JP2014220534A - 半導体装置の製造方法 - Google Patents

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昌利 福田
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】温度サイクル等の印加時にアンダーフィル樹脂の剥離を抑制し、半導体チップの
断線不良等を防止することを可能にした半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置10は、配線基板1と、この配線基板1上に
搭載された半導体チップ積層体2と、半導体チップ積層体の各半導体チップ間に充填され
たアンダーフィル4層と、半導体チップ積層体2等の外側に被覆・形成されたモールド樹
脂硬化物の封止層8とを備える。アンダーフィル層4は、アミン系の硬化剤を含むアンダ
ーフィル樹脂の硬化物であり、Tgが65℃以上100℃以下の硬化物により構成されて
いる。
【選択図】図1

Description

本発明の実施形態は、半導体装置の製造方法に関する。
近年、電子機器の高機能化および小型化の要求に伴い、半導体集積回路の高密度実装技
術の開発が進められている。そのような実装技術の一つとして、半導体チップ上に別の半
導体チップをフェイスダウンで搭載するチップオンチップ型のシステムインパッケージが
ある。このようなチップオンチップ構造は、半導体パッケージの小型化、動作の高速化、
省電力化に有効であることから着目されている。
チップオンチップ型の構造において半導体チップ間の接続は、通常、微小なバンプを介
したフリップチップ方式で行われている。そして、接続部を湿度などの周囲の環境から保
護し、かつ機械的な強度を確保するために、半導体チップ間には樹脂材料を注入してアン
ダーフィル層を形成している(例えば、特許文献1参照。)。
しかしながら、従来からのチップオンチップ型の半導体装置では、低温−高温の温度サ
イクルを繰り返すと、上段の半導体チップの側面と、アンダーフィル層を構成するアンダ
ーフィル樹脂との間で剥離が生じやすかった。そして、この剥離がアンダーフィル樹脂内
を亀裂となって伝播し、下段の半導体チップの内部配線を切断するなどの不良が発生する
ことがあった。
WO2008/054011公報
本発明の目的は、温度サイクル等の印加時にアンダーフィル樹脂の剥離を抑制し、半導
体チップの断線不良等を防止することを可能にした半導体装置を提供することにある。
実施形態の半導体装置の製造方法は、少なくとも一方の主面に配線層を有する配線基板
の前記主面上に、2つ以上の半導体チップを所定の間隔をおいて重ね、前記半導体チップ
のそれぞれを互いにバンプを介して電気的に接続し、前記半導体チップのそれぞれの間を
アンダーフィル層で充填し、かつ前記半導体チップそれぞれの側面の少なくとも一部を前
記アンダーフィル層で覆い、前記半導体チップ積層体の外側であって、前記主面側をモー
ルド樹脂で被覆する半導体装置の製造方法であって、前記アンダーフィル層は、アミン系
の硬化剤を用いた樹脂硬化物を含み、かつ前記樹脂硬化物のガラス転移温度(Tg)が6
5℃以上100℃以下であることを特徴とする。
第1の実施形態の半導体装置を示す断面図である。 第2の実施形態の半導体装置を示す断面図である。
以下、実施形態の半導体装置について、図面を参照して説明する。
(第1の実施形態)
図1は、第1の実施形態の半導体装置を示す断面図である。
図1に示す半導体装置10は、一方の主面である表面(図1では上面)に配線回路(図
示を省略。)を有する配線基板1と、この配線基板1の前記表面に搭載されて電気的に接
続された半導体チップ積層体2を備えており、FBGA(Fine pitch Ball Grid Array)
パッケージの形態を有する。
半導体チップ積層体2は、フェイスアップに配置された第1の半導体チップ2aの上に
、第1の半導体チップ2aよりも小面積の第2の半導体チップ2bの回路面(素子回路面
)が対向するように配置され、バンプ3を介して接続された構造を有する。第1および第
2の半導体チップ2a、2bの厚さは、いずれも350μm以下となっている。
また、バンプ3は、Sn−Agはんだ(融点221℃)、Sn−Cuはんだ(融点22
7℃)等のはんだや、Au、Sn(融点232℃)等の金属材料からなり、バンプ径は5
〜50μmで配列のピッチは10〜100μmとなっている。第1および第2の半導体チ
ップ2a、2bと接続するバンプ3の接続には、熱圧着やリフロー等が用いられている。
そして、半導体チップ積層体2において、第1の半導体チップ2aと第2の半導体チッ
プ2bとの間の隙間には、熱硬化性樹脂材料が充填されアンダーフィル層4が形成されて
いる。ここで、アンダーフィル層4を構成するアンダーフィル樹脂は、アミン系の硬化剤
を含有するエポキシ系樹脂の硬化物からなり、この硬化物のTgは65℃以上100℃以
下となっている。硬化物の好ましいTgは65℃以上95℃以下であり、より好ましいT
gは65℃以上90℃以下である。
硬化剤として、アミン系以外の例えば酸無水物系の化合物が配合された樹脂を使用して
アンダーフィル層4を形成した場合には、温度サイクル印加時において半導体チップ側面
でのアンダーフィル樹脂の剥離を抑制することができない。また、アンダーフィル樹脂の
硬化物のTgが100℃を超える場合にも、同様に、温度サイクル印加時のアンダーフィ
ル樹脂の剥離を抑制することができない。なお、アンダーフィル樹脂の剥離抑制の観点で
は、樹脂硬化物のTgが低いほど効果がある。
アンダーフィル樹脂のTgの測定は、TMA(熱機械分析)により行うことができる。
TMAは、試料の温度を一定のプログラムによって変化させながら、圧縮、引張り、曲げ
等の非振動的荷重を加え、その物質の変形を温度または時間の関数として測定する方法で
ある。温度変化に対応して試料の熱膨張や軟化等の変形が起こると、変形に伴う変位量が
、プローブの位置変化量として変位検出部で計測される。実施形態に記載されたTgは、
TMA法により測定されたものである。
なお、Tgの測定は、DMA(動的粘弾性測定)により行うことも可能である。
また、半導体チップ間に充填されるアンダーフィル樹脂には、熱膨張率をシリコンチッ
プのそれに近づけるために、シリカ粉末等の無機充填材(フィラー)が含有されている。
実施形態において、アンダーフィル樹脂に含有されるフィラーは、平均粒径が0.5μm
未満で最大粒径が3.0μm以下のものである。フィラーの平均粒径は好ましくは0.4
μm未満であり、さらに好ましくは0.3μm未満である。なお、平均粒径は、レーザー
回折散乱法により測定されたものとする。
アンダーフィル樹脂に含有されるフィラーの平均粒径が0.5μm以上である場合には
、フィラーによって狭い隙間へのアンダーフィル樹脂の流動が妨げられるため、実施形態
のチップオンチップ型の半導体装置において、半導体チップ2a、2b間の狭い隙間(5
〜50μm)にアンダーフィル樹脂が充填しにくく、ボイドや偏析がなく均一な組成のア
ンダーフィル層4を形成することが難しい。
アンダーフィル層は、チップオンチップ型の半導体装置に限らず、基板上にチップを搭
載するフリップチップBGA(以下、FC−BGAと示す。)にも設けられる。そして、
このようなFC−BGAのアンダーフィル樹脂としても、アミン系硬化剤を含有し、硬化
物のTgが100℃以下のエポキシ系樹脂が使用されているが、そのような樹脂(以下、
FC−BGA用樹脂と示す。)は、実施形態で使用されるアンダーフィル樹脂に比べて、
粒径の大きい(平均粒径0.5μm以上、最大粒径3μm以上)フィラー(シリカ粉末)
を含有する。したがって、FC−BGA用樹脂は、実施形態で使用されるアンダーフィル
樹脂に比べて、流動性が悪い。そのため、従来からのFC−BGA用樹脂は、基板と半導
体チップとの間の比較的広い隙間(50〜70μm)には充填可能であるが、実施形態の
半導体装置10における半導体チップ2a、2b間の狭い隙間(5〜50μm)には充填
しにくく、未充填が発生した。
実施形態に使用されるアンダーフィル樹脂と従来からのFC−BGA用樹脂の流動性を
調べた結果を、以下に記載する。なお、実施形態のアンダーフィル樹脂は、平均粒径が0
.3μmで最大粒径が3.0μmのシリカ粉末を50質量%の割合で含有する後述するア
ンダーフィル樹脂Gである。また、FC−BGA用樹脂としては、アミン系硬化剤を含有
し、平均粒径が0.6μmで最大粒径が3.0μmのシリカ粉末を50質量%の割合で含
有する、硬化物のTgが100℃のエポキシ系樹脂を使用した。
(流動性の比較実験)
2枚のガラス板を20μmの隙間を作るように固定し、その隙間に実施形態のアンダー
フィル樹脂とFC−BGA用樹脂をそれぞれ浸透させ、所定の距離(20mm)だけ浸透
するのに要する時間を測定した。なお、ガラス板は110℃に加熱した。
測定の結果、実施形態のアンダーフィル樹脂とFC−BGA用樹脂の充填時間はともに
300秒であり、同じであった。しかし、FC−BGA用樹脂では、浸透後にフローマー
クが見られた。フローマークとは、樹脂中のフィラーや他の成分の偏析等によって、不均
一になった部分が筋状に見えるものであり、樹脂の流動性が悪い場合に発生する。フロー
マークが発生すると、流動の先端形状が乱れ、浸透時にエアを巻き込んでボイドが発生し
易くなるので好ましくない。この実験により、実施形態のアンダーフィル樹脂がFC−B
GA用樹脂に比べて流動性が良好であることが確かめられた。
第1の実施形態の半導体装置10において、半導体チップ積層体2は、以下に示すよう
に配線基板1の上に搭載され、電気的に接続されている。半導体チップ積層体2の下段側
の第1の半導体チップ2aの下面が、配線基板1上にダイアタッチ材5により固定され、
この第1の半導体チップ2aの上面(素子回路面)の周辺部に配置された接続パッド21
aと配線基板1の接続端子1aとが、金線等のボンディングワイヤ6により接続されてい
る。配線基板1の裏面には、はんだボール等により形成された外部接続用端子7が配設さ
れている。
そして、半導体チップ積層体2、および半導体チップ積層体2と配線基板1との前記接
続部の外側を覆うように、モールド樹脂の硬化物からなる封止層8が形成されている。
封止層8を構成するモールド樹脂としては、エポキシ系の樹脂が使用される。硬化物の
物性値が以下に示す範囲のモールド樹脂を使用することが好ましい。なお、これらの物性
値は、前記したTMAの測定により得られた値とする。
Tg:130〜200℃
Tg未満の温度における熱膨張率(CTE1):0.8〜1.4ppm/℃
Tg以上の温度における熱膨張率(CTE2):3.0〜4.9ppm/℃
弾性率:15〜30GPa
硬化物の物性値が前記範囲にあるモールド樹脂を使用した場合は、封止層8による熱応
力の緩和効果が高く、特にパッケージ全体の反りを低減させるという優れた効果がある。
第1の実施形態においては、アミン系の硬化剤を含有し、硬化物のTgが65℃以上1
00℃以下のアンダーフィル樹脂によりアンダーフィル層4を構成することにより、温度
サイクル印加時の第2の半導体チップ2b側面でのアンダーフィル樹脂の剥離を抑制し、
第1の半導体チップ2aの内部配線の切断等の断線不良を防止することができる。
一般に、温度サイクル印加時のアンダーフィル樹脂の剥離は、半導体チップ(第2の半
導体チップ2b)の側面とアンダーフィル樹脂との間に働く引き剥がし応力に起因して発
生すると考えられる。アンダーフィル樹脂の硬化物のTgを100℃以下に下げることは
、前記した引き剥がし応力の低減に効果がある。また、アンダーフィル樹脂にアミン系の
硬化剤を含有させることは、半導体チップ側面へのアンダーフィル樹脂の密着力を増大さ
せる効果がある。実施形態では、これら2つの効果を合わせることで、アンダーフィル樹
脂の剥離を防止することができる。
なお、図1に示す第1の実施形態において、半導体チップ積層体2の上にさらに別の半
導体チップ(メモリチップ等)を積層した構造とすることもできる。すなわち、半導体チ
ップ積層体2の第2の半導体チップ2bの上に第3の半導体チップをフェイスアップ(素
子回路面を上側)にして積層し、ダイアタッチ材等で固定するとともに、ボンディングワ
イヤにより接続した形態を採ることもできる。
次に、このような第1の実施形態の具体的な実施例について説明する。
実施例1〜11、比較例1〜6
(アンダーフィル樹脂A〜L)
まず、エポキシ系樹脂に、表1に示す粒径(平均粒径および最大粒径)のフィラー(シ
リカ粉末)を同表に示す配合割合(質量%)となるように混合し、さらに表1に示す硬化
剤を添加・混合してなるアンダーフィル樹脂A〜Lを用意した。
アンダーフィル樹脂A〜Lについては、TMAによって求めたTg、熱膨張率(CTE
1、CTE2)および曲げ弾性率(25℃)を、それぞれ表1に示す。なお、TMA測定に
は、MAC SCIENCE社製の熱機械分析装置を用いた。
Figure 2014220534
(半導体装置の製造)
次に、第1の半導体チップ2aと第2の半導体チップ2bとの間の隙間に充填する樹脂
として、表1に示すA〜Lの各樹脂を使用し、さらに以下に示す物性値を有するaおよび
bの2種類のモールド樹脂を使用して封止層8を形成し、図1に示す半導体装置10を製
造した。モールド樹脂の物性値は、TMA法により測定された値である。
なお、第1の半導体チップ2aのサイズは7.5mm×7.1mm、第2の半導体チッ
プ2bのサイズは5.9mm×5.2mmであり、厚さはいずれも150μmであった。
また、これらの半導体チップ間を接続するバンプ3は、Sn−Cuはんだバンプであり、
バンプ径は30μm、ピッチは60μmとした。モールド樹脂aの物性値は、Tgが13
0℃、CTE1が0.8ppm/℃、CTE2が3.0ppm/℃、25℃における曲げ弾
性率が30GPaであった。また、モールド樹脂bの物性値は、Tgが200℃、CTE
1が1.4ppm/℃、CTE2が4.9ppm/℃、25℃における曲げ弾性率が15G
Paであった。
(信頼性試験)
実施例1〜11および比較例1〜6で得られた半導体装置10の信頼性を、温度サイク
ル試験(−55℃/125℃)で確認した。これらの半導体装置10に、−55℃/12
5℃の温度サイクルを500サイクル加えた後、第2の半導体チップ2bの側面とアンダ
ーフィル樹脂との間の剥離の有無を、断面解析して調べた。結果を表2に示す。
Figure 2014220534
表2の結果から、実施例1〜11においては、アミン系の硬化剤を含み、かつ硬化物の
Tgが65℃以上100℃以下であるアンダーフィル樹脂B〜Iを用いてアンダーフィル
層4が形成されているので、温度サイクル試験(TCT)でアンダーフィル層4の剥離が
生じることがなく、信頼性の高い半導体装置10が得られることが確かめられた。
(第2の実施形態)
図2は、第2の実施形態の半導体装置を示す断面図である。
図2に示す第2の実施形態の半導体装置10は、一方の主面である表面(図2では上面
)に配線回路を有し、裏面に金めっき等により形成された外部接続用端子7を有する配線
基板1の表面に、第1から第4までの4個の半導体チップ2a、2b、2c、2dが互い
に所定の間隔をおいて配置された半導体チップ積層体2が実装された構造を有する。なお
、第1の半導体チップ2a、第2の半導体チップ2b、第3の半導体チップ2cおよび第
4の半導体チップ2dの厚さは、いずれも50μm以下となっている。
配線基板1の表面には、金めっき層からなる接続端子1aが形成され、この接続端子1
aの上に、最下段の半導体チップである第1の半導体チップ2aが、第1のバンプ接続部
3aを介して接続されている。また、この第1の半導体チップ2aの上に、第2の半導体
チップ2bが配置されており、第2の半導体チップ2bと第1の半導体チップ2aとは、
第2のバンプ接続部3bを介して接続されている。また、第2の半導体チップ2bの上に
第3の半導体チップ2cが配置され、第2の半導体チップ2bと第3の半導体チップ2c
とは、第3のバンプ接続部3cを介して接続されており、さらに第3の半導体チップ2c
の上に第4の半導体チップ2dが配置され、これらの半導体チップは第4のバンプ接続部
3dを介して接続されている。
第2のバンプ接続部3b、第3のバンプ接続部3c、および第4のバンプ接続部3dで
は、各半導体チップの下段側にSn−Agはんだ(融点221℃)やSn−Cuはんだ(
融点227℃)等のはんだバンプが、上段側にAu等のバンプがそれぞれ形成され、これ
らのバンプが接合一体化されている。バンプ径は5〜50μmで配列のピッチは10〜1
00μmとなっている。
また、第1の半導体チップ2a、第2の半導体チップ2bおよび第3の半導体チップ2
cには、それぞれ表裏を貫通するTSV(Through Silicon Via)と呼ばれるビア(図示
を省略。)が設けられており、積層された第1の半導体チップ2aから第4の半導体チッ
プ2dまでが相互に電気的に接続されている。
そして、このようにバンプを介して接続された第1の半導体チップ2aと配線基板1と
の隙間、および第1の半導体チップ2aから第4の半導体チップ2dまでの各半導体チッ
プ間の隙間には、それぞれ熱硬化性樹脂材料が充填されており、アンダーフィル層4が形
成されている。アンダーフィル層4は、第1の実施形態と同様に、フィラーおよびアミン
系の硬化剤を含有するエポキシ系樹脂(アンダーフィル樹脂)の硬化物から構成されてお
り、この硬化物のTgは65℃以上100℃以下となっている。硬化物の好ましいTgは
65℃以上95℃以下であり、より好ましいTgは65℃以上90℃以下である。アンダ
ーフィル樹脂は、フィラーとして、平均粒径が0.5μm未満で最大粒径が3.0μm以
下のシリカ粉末を含有することが好ましい。
アンダーフィル樹脂の充填は、第1の半導体チップ2aから第4の半導体チップ2dま
で4個の半導体チップを全て積層・配置した後、配線基板1と第1の半導体チップ2aと
の隙間、および各半導体チップ間の隙間に一括して充填してもよいし、あるいは、下段側
から順に半導体チップを積層し、形成された隙間に順にアンダーフィル樹脂を充填しても
よい。
半導体チップ積層体2は、配線基板1の接続端子1aに第1のバンプ接続部3aを介し
て接続され、さらに配線基板1の配線回路を通じて、裏面に形成された外部接続用端子7
に接続されている。
そして、半導体チップ積層体2および半導体チップ積層体2と配線基板1との前記接続
部の外側を覆うように、モールド樹脂の硬化物からなる封止層8が形成されている。モー
ルド樹脂としては、硬化物が第1の実施形態と同様な物性値を有するエポキシ系樹脂の使
用が好ましい。
このように構成される第2の実施形態においては、温度サイクル印加時に半導体チップ
側面でのアンダーフィル樹脂の剥離を抑制することができる。
以上説明した少なくとも一つの実施形態によれば、チップオンチップ型の半導体装置に
おいて、アミン系の硬化剤を含有するエポキシ系樹脂の硬化物(Tgが65℃以上100
℃以下)でアンダーフィル層4を構成することにより、温度サイクル印加時に上段側の半
導体チップ側面でのアンダーフィル樹脂の剥離を抑制することができ、信頼性を向上させ
ることができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示し
たものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、
その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省
略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要
旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…配線基板、2…半導体チップ積層体、2a…第1の半導体チップ、2b…第2の半
導体チップ、2c…第3の半導体チップ、2d…第4の半導体チップ、3…バンプ、3a
…第1のバンプ接続部、3b…第2のバンプ接続部、3c…第3のバンプ接続部、3d…
第4のバンプ接続部、4…アンダーフィル層、5…ダイアタッチ材、6…ボンディングワ
イヤ、7…外部接続用端子、8…封止層、10…半導体装置。

Claims (1)

  1. 少なくとも一方の主面に配線層を有する配線基板の前記主面上に、2つ以上の半導体チ
    ップを所定の間隔をおいて重ね、
    前記半導体チップのそれぞれを互いにバンプを介して電気的に接続し、
    前記半導体チップのそれぞれの間をアンダーフィル層で充填し、かつ前記半導体チップ
    それぞれの側面の少なくとも一部を前記アンダーフィル層で覆い、
    前記半導体チップ積層体の外側であって、前記主面側をモールド樹脂で被覆する半導体
    装置の製造方法であって、
    前記アンダーフィル層は、アミン系の硬化剤を用いた樹脂硬化物を含み、かつ前記樹脂
    硬化物のガラス転移温度(Tg)が65℃以上100℃以下であることを特徴とする半導
    体装置の製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335740A (ja) * 2006-06-16 2007-12-27 Sony Computer Entertainment Inc 半導体装置および半導体装置の製造方法
WO2008123414A1 (ja) * 2007-03-30 2008-10-16 Sumitomo Bakelite Co., Ltd. フリップチップ半導体パッケージ用の接続構造、ビルドアップ層材料、封止樹脂組成物および回路基板
JP2010111747A (ja) * 2008-11-05 2010-05-20 Shin-Etsu Chemical Co Ltd アンダーフィル剤組成物
JP2010141043A (ja) * 2008-12-10 2010-06-24 Elpida Memory Inc 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007335740A (ja) * 2006-06-16 2007-12-27 Sony Computer Entertainment Inc 半導体装置および半導体装置の製造方法
WO2008123414A1 (ja) * 2007-03-30 2008-10-16 Sumitomo Bakelite Co., Ltd. フリップチップ半導体パッケージ用の接続構造、ビルドアップ層材料、封止樹脂組成物および回路基板
JP2010111747A (ja) * 2008-11-05 2010-05-20 Shin-Etsu Chemical Co Ltd アンダーフィル剤組成物
JP2010141043A (ja) * 2008-12-10 2010-06-24 Elpida Memory Inc 半導体装置

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