JP2007335740A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体装置10は、基板20と半導体チップ30との間の隙間を充填するアンダーフィル70と、基板20の一部を覆う封止樹脂層40と備える。封止樹脂層40は、半導体チップ30の裏面が封止樹脂層40から露出するように、半導体チップ30の側面30aを側面30aにはみ出したアンダーフィル70を介して封止する封止部40aと、側面30aにはみ出したアンダーフィル70の上方の領域に設けられ、封止樹脂層40の上面40bより低い凹部40cとを有する。これにより、フィレット70aが封止樹脂層40から受ける力が減少し、半導体チップ30からアンダーフィル70に含まれるフィレット70aが剥離することを抑制することができる。
【選択図】図1
Description
図1(A)は、第1の実施の形態に係る半導体装置10の概略構成を示す斜視図である。図1(B)は、図1(A)のA−A’線上の断面構造を示す断面図である。半導体装置10は、基板20と、表面をフェイスダウンした状態で基板20にフリップチップ実装されたLSIなどの半導体チップ30と、半導体チップ30の周囲を封止する封止樹脂層40とを備える。本実施の形態に係る半導体装置10は、基板20の裏面に複数のハンダボール50がアレイ状に配設されたBGA(Ball Grid Array)型の半導体パッケージ構造を有する。
図3は、第1の実施の形態の半導体装置の製造方法を概略を示すフロー図である。まず、多層配線構造を有する基板を形成し(S10)、この基板の上に半導体チップを実装する(S20)。続いて、半導体チップを封止樹脂で封止する(S30)。最後に、ハンダボール、キャパシタなどを基板の裏面に実装する(S40)。
図4から図8は、第1の実施の形態の半導体装置10の基板20の形成方法を示す工程断面図である。
図9(A)および図9(B)は、第1の実施の形態に係る半導体装置10の半導体チップ30の実装方法を示す工程断面図である。
図10(A)、図10(B)、図10(C)は、第1の実施の形態に係る半導体装置10の封止樹脂層40の形成方法を示す工程図である。同様に、図11(A)、図11(B)は、第1の実施の形態に係る半導体装置10の封止樹脂層40の形成方法を示す工程図である。
第1の実施の形態では、半導体装置10の封止樹脂層40に設けられた凹部40cは、半導体チップ30を囲むように全周に設けられている場合について説明したが、必ずしもこれに限るものではなく、例えば、部分的に凹部を設けてもよい。より好ましくは、半導体チップ30の角部の外側に凹部を部分的に設けるとよい。
図13(A)は、第3の実施の形態に係る半導体装置14の概略構成を示す斜視図である。図13(B)は、図13(A)のB−B’線上の断面構造を示す断面図である。以下、第3の実施の形態に係る半導体装置14について説明するが、上述の各実施の形態に係る半導体装置と同様な構成については適宜省略し、各実施の形態に係る半導体装置と異なる構成について説明する。
図14(A)は、第4の実施の形態に係る半導体装置16の概略構成を示す斜視図である。図14(B)は、図14(A)のC−C’線上の断面構造を示す断面図である。以下、第4の実施の形態に係る半導体装置16について説明するが、上述の各実施の形態に係る半導体装置と同様な構成については適宜省略し、各実施の形態に係る半導体装置と異なる構成について説明する。
図17(A)は、第5の実施の形態に係る半導体装置18の概略構成を示す斜視図である。図17(B)は、図17(A)のD−D’線上の断面構造を示す断面図である。以下、第5の実施の形態に係る半導体装置18について説明するが、上述の各実施の形態に係る半導体装置と同様な構成については適宜省略し、各実施の形態に係る半導体装置と異なる構成について説明する。
Claims (6)
- 基板と、
前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
前記基板と前記半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、
前記基板と前記半導体チップとの間の隙間を充填する充填材と、
前記基板の一部を覆うとともに前記半導体チップの裏面が露出するように、前記半導体チップの側面を、該側面にはみ出した前記充填材を介して封止する樹脂材と、
を備え、
前記樹脂材は、前記側面にはみ出した前記充填材の上方の領域に設けられ、前記樹脂材の上面より低い凹部が形成されていることを特徴とする半導体装置。 - 前記凹部は、前記樹脂材のうち前記半導体チップの角部に隣接する領域に部分的に設けられていることを特徴とする請求項1に記載の半導体装置。
- 基板と、
前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
前記基板と前記半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、
前記基板と前記半導体チップとの間の隙間を充填する充填材と、
前記基板の一部を覆うとともに前記半導体チップの裏面が露出するように、前記半導体チップの側面を、前記充填材を介さずに封止する樹脂材と、
を備えることを特徴とする半導体装置。 - 基板と、
前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
前記基板と前記半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、
前記基板と前記半導体チップとの間の隙間を充填する充填材と、
前記基板の一部を前記半導体チップの裏面が露出するように覆う樹脂材と、
前記半導体チップと前記樹脂材との間に充填され前記基板の変形を抑える補強材と、
を備え、
前記補強材は、前記樹脂材より剛性が高く前記半導体チップの側面を該側面にはみ出した前記充填材を介して封止することを特徴とする半導体装置。 - 基板と、
前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
前記基板と前記半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、
前記基板と前記半導体チップとの間の隙間を充填する充填材と、
前記基板の一部を、前記半導体チップの裏面が露出するように、前記半導体チップの側面に接することなく覆う樹脂材と、
を備え、
前記充填材は、前記樹脂材と前記側面との間を充填するように前記側面にはみ出した状態で前記半導体チップの側面を封止することを特徴とする半導体装置。 - 配線パターンが設けられた基板に表面をフェイスダウンした半導体チップをフリップチップ実装する工程と、
前記基板と前記半導体チップとの間の隙間を充填材で充填する工程と、
樹脂成型時に前記半導体チップの裏面と接するチップ接触面が該チップ接触面の周囲に位置する樹脂成型面に対して凹部である上型と前記基板が載置された下型とを押圧した状態で、前記上型と前記基板との間に形成された空間に封止樹脂を充填する工程と、
を備え、
前記封止樹脂を充填する工程において、
封止樹脂の上面より低い凹部を形成するために前記チップ接触面の近傍の樹脂成型面に溝成型部が設けられている前記上型であって、前記下型に押圧された状態で前記半導体チップの側面の上端部を遮蔽する前記上型を用いることを特徴とする半導体装置の製造方法。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010245468A (ja) * | 2009-04-10 | 2010-10-28 | Denso Corp | モールドパッケージの実装構造および実装方法 |
US8614517B2 (en) | 2010-11-11 | 2013-12-24 | Sony Corporation | Semiconductor device and method of manufacturing the same |
US8749073B2 (en) | 2010-06-09 | 2014-06-10 | Shinko Electric Industries Co., Ltd. | Wiring board, method of manufacturing the same, and semiconductor device |
JP2014220534A (ja) * | 2014-08-26 | 2014-11-20 | 株式会社東芝 | 半導体装置の製造方法 |
CN104701269A (zh) * | 2013-12-04 | 2015-06-10 | 台湾积体电路制造股份有限公司 | 叠层封装件结构中的翘曲控制 |
KR20180011864A (ko) * | 2015-06-24 | 2018-02-02 | 인텔 코포레이션 | 패키지 구조체들 내에 트렌치들을 형성하는 방법들 및 이에 의해 형성되는 구조체들 |
CN109390293A (zh) * | 2017-08-03 | 2019-02-26 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11220077A (ja) * | 1997-10-15 | 1999-08-10 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
JP2002009096A (ja) * | 2000-06-20 | 2002-01-11 | Apic Yamada Corp | 樹脂封止方法及び樹脂封止装置 |
-
2006
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11220077A (ja) * | 1997-10-15 | 1999-08-10 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
JP2002009096A (ja) * | 2000-06-20 | 2002-01-11 | Apic Yamada Corp | 樹脂封止方法及び樹脂封止装置 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010245468A (ja) * | 2009-04-10 | 2010-10-28 | Denso Corp | モールドパッケージの実装構造および実装方法 |
US8749073B2 (en) | 2010-06-09 | 2014-06-10 | Shinko Electric Industries Co., Ltd. | Wiring board, method of manufacturing the same, and semiconductor device |
US8614517B2 (en) | 2010-11-11 | 2013-12-24 | Sony Corporation | Semiconductor device and method of manufacturing the same |
CN104701269A (zh) * | 2013-12-04 | 2015-06-10 | 台湾积体电路制造股份有限公司 | 叠层封装件结构中的翘曲控制 |
US10170434B2 (en) | 2013-12-04 | 2019-01-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Warpage control in package-on-package structures |
US10535616B2 (en) | 2013-12-04 | 2020-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Warpage control in package-on-package structures |
JP2014220534A (ja) * | 2014-08-26 | 2014-11-20 | 株式会社東芝 | 半導体装置の製造方法 |
KR20180011864A (ko) * | 2015-06-24 | 2018-02-02 | 인텔 코포레이션 | 패키지 구조체들 내에 트렌치들을 형성하는 방법들 및 이에 의해 형성되는 구조체들 |
KR102513240B1 (ko) * | 2015-06-24 | 2023-03-24 | 인텔 코포레이션 | 패키지 구조체들 내에 트렌치들을 형성하는 방법들 및 이에 의해 형성되는 구조체들 |
CN109390293A (zh) * | 2017-08-03 | 2019-02-26 | 日月光半导体制造股份有限公司 | 半导体封装装置及其制造方法 |
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