JP2007335740A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2007335740A
JP2007335740A JP2006167624A JP2006167624A JP2007335740A JP 2007335740 A JP2007335740 A JP 2007335740A JP 2006167624 A JP2006167624 A JP 2006167624A JP 2006167624 A JP2006167624 A JP 2006167624A JP 2007335740 A JP2007335740 A JP 2007335740A
Authority
JP
Japan
Prior art keywords
semiconductor chip
substrate
semiconductor device
sealing resin
filler
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006167624A
Other languages
English (en)
Other versions
JP4963879B2 (ja
Inventor
Fujio Kanayama
富士夫 金山
Tomoshi Oide
知志 大出
Mitsuru Adachi
充 足立
Yuji Nishitani
祐司 西谷
Tetsunaga Niimi
哲永 新美
Hidetoshi Kusano
英俊 草野
Atsuo Sasaki
敦夫 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Interactive Entertainment Inc
Sony Corp
Original Assignee
Sony Corp
Sony Computer Entertainment Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, Sony Computer Entertainment Inc filed Critical Sony Corp
Priority to JP2006167624A priority Critical patent/JP4963879B2/ja
Publication of JP2007335740A publication Critical patent/JP2007335740A/ja
Application granted granted Critical
Publication of JP4963879B2 publication Critical patent/JP4963879B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19106Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】半導体装置における半導体チップを適切に保護し、半導体チップが周囲の環境から受ける影響を抑制する。
【解決手段】半導体装置10は、基板20と半導体チップ30との間の隙間を充填するアンダーフィル70と、基板20の一部を覆う封止樹脂層40と備える。封止樹脂層40は、半導体チップ30の裏面が封止樹脂層40から露出するように、半導体チップ30の側面30aを側面30aにはみ出したアンダーフィル70を介して封止する封止部40aと、側面30aにはみ出したアンダーフィル70の上方の領域に設けられ、封止樹脂層40の上面40bより低い凹部40cとを有する。これにより、フィレット70aが封止樹脂層40から受ける力が減少し、半導体チップ30からアンダーフィル70に含まれるフィレット70aが剥離することを抑制することができる。
【選択図】図1

Description

本発明は、基板に実装された半導体チップが封止された半導体装置、およびその製造方法に関する。
近年、コンピュータ、携帯電話、PDA(Personal Digital Assistance)などの電子機器の小型化、高機能化・高速化に伴い、こうした電子機器向けのIC(集積回路)、LSI(大規模集積回路)などの半導体チップを搭載した半導体装置のさらなる小型化、高速化および高密度化が要求されている。半導体装置の小型化、高速化および高密度化は、消費電力の増加を招き、単位体積当たりの発熱量も増加する傾向にある。
従来、半導体チップの実装構造として、半導体チップの電極が形成された面をフェイスダウンにした状態で、基板にハンダバンプを用いてフリップチップ実装する構造が知られている。フリップチップ実装された半導体装置は、半導体チップおよび基板の熱膨張率の差異によっては、発熱によりハンダバンプによる接合部に応力が発生し、接続信頼性を低下させるという問題がある。
特許文献1には、半導体チップと基板との間にエポキシ樹脂からなるアンダーフィルを充填し硬化することで、ハンダバンプにかかる応力が緩和され、接続信頼性を向上する半導体装置が開示されている。
特開2001−257288号公報
しかしながら、半導体チップとアンダーフィルとの接合状態によっては、半導体チップとアンダーフィルとが接する領域において剥離する可能性がある。例えば、使用により半導体チップが発熱を繰り返すことでアンダーフィルと接する領域に発生する応力が繰り返し変化し、剥離を起こしやすくすることが考えられる。また、封止樹脂を用いて半導体チップをモールド成形により封止する際に、使用する型の形状や成型方法によって、半導体チップとアンダーフィルとが接する領域に力が加わることで剥離を起こしやすくすることも考えられる。
本発明はこうした課題に鑑みてなされたものであり、その目的は、半導体装置における半導体チップを適切に保護し、半導体チップが周囲の環境から受ける影響を抑制する技術を提供する。
上記課題を解決するために、本発明のある態様の半導体装置は、基板と、基板に表面をフェイスダウンした状態で実装された半導体チップと、基板と半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、基板と半導体チップとの間の隙間を充填する充填材と、基板の一部を覆うとともに半導体チップの裏面が露出するように、半導体チップの側面を、該側面にはみ出した充填材を介して封止する樹脂材と、を備える。樹脂材は、側面にはみ出した充填材の上方の領域に設けられ、樹脂材の上面より低い凹部が形成されている。
この態様によると、樹脂材は、半導体チップの側面にはみ出した充填材の上方の領域に樹脂材の上面より低い凹部が形成されているので、充填材の上方の樹脂材の量が少なくなり、例えば、基板が反った場合には、充填材が樹脂材から受ける力が減少し、半導体チップから充填材が剥離することを抑制することができる。
本発明の別の態様もまた、半導体装置である。この装置は、基板と、基板に表面をフェイスダウンした状態で実装された半導体チップと、基板と半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、基板と半導体チップとの間の隙間を充填する充填材と、基板の一部を覆うとともに半導体チップの裏面が露出するように、半導体チップの側面を、充填材を介さずに封止する樹脂材と、を備える。
この態様によると、樹脂材が半導体チップの側面を充填材を介さずに封止するので、例えば、基板が反った場合には、充填材が樹脂材から力を受けることは実質的にはないため、半導体チップの側面から充填材が剥離することを防止することができる。また、半導体チップの側面の封止を充填材を用いずに樹脂材で行うので、充填材と樹脂材との密着性を考慮する必要がなくなるため、充填材や樹脂材、製造方法の選択に幅が広がり、半導体装置の設計が容易となる。
本発明のさらに別の態様もまた、半導体装置である。この装置は、基板と、基板に表面をフェイスダウンした状態で実装された半導体チップと、基板と半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、基板と半導体チップとの間の隙間を充填する充填材と、基板の一部を半導体チップの裏面が露出するように覆う樹脂材と、半導体チップと樹脂材との間に充填され基板の変形を抑える補強材と、を備える。補強材は、樹脂材より剛性が高く半導体チップの側面を該側面にはみ出した充填材を介して封止する。
この態様によると、基板の一部を覆う樹脂材より剛性が高く、半導体チップと樹脂材との間に充填されることで基板の変形を抑える補強材により、基板が反りにくくなる。また、補強材は樹脂材より剛性が高いため、例えば、基板が反るような方向に力が加わっても、樹脂材の方が補強材より変形しやすい。一方、充填材と接する補強材は樹脂材より剛性が高いため変形しにくく、補強材から充填材が受ける力を抑えることができ、基板が反ったりした場合に半導体チップから充填材が剥離することを抑制することができる。
本発明のさらに別の態様もまた、半導体装置である。この装置は、基板と、基板に表面をフェイスダウンした状態で実装された半導体チップと、基板と半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、基板と半導体チップとの間の隙間を充填する充填材と、基板の一部を、半導体チップの裏面が露出するように、半導体チップの側面に接することなく覆う樹脂材と、を備える。充填材は、樹脂材と側面との間を充填するように側面にはみ出した状態で半導体チップの側面を封止する。
この態様によると、充填材は、その上方に樹脂材がない状態で、かつ、樹脂材と半導体チップの側面との間を充填するように側面にはみ出した状態で半導体チップの側面を封止するため、例えば、基板が反った場合には、充填材が樹脂材から受ける力が減少し、半導体チップから充填材が剥離することを抑制することができる。
なお、上述の充填材としては、例えば、隙間に浸透しやすく所定の条件により硬化するエポキシ樹脂が好ましいが、これに限られるものではなく、基板と半導体チップとの間に生じる熱的応力や物理的応力に対する接続信頼性、絶縁性、低温硬化および短時間硬化による製造容易性等を考慮して適宜選択すればよい。
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
本発明によれば、半導体装置における半導体チップを適切に保護し、半導体チップが周囲の環境から受ける影響を抑制することができる。
以下、本発明に係る実施の形態を図面を参照して説明する。
(第1の実施の形態)
図1(A)は、第1の実施の形態に係る半導体装置10の概略構成を示す斜視図である。図1(B)は、図1(A)のA−A’線上の断面構造を示す断面図である。半導体装置10は、基板20と、表面をフェイスダウンした状態で基板20にフリップチップ実装されたLSIなどの半導体チップ30と、半導体チップ30の周囲を封止する封止樹脂層40とを備える。本実施の形態に係る半導体装置10は、基板20の裏面に複数のハンダボール50がアレイ状に配設されたBGA(Ball Grid Array)型の半導体パッケージ構造を有する。
本実施の形態において、半導体チップ30の表面とは、実装される基板20と電気的に接合される導通部が設けられている面をいう。そして、半導体チップ30は、その表面をフェイスダウンした状態で基板20に実装されることで、半導体チップ30と基板20との導通経路が短くなり、半導体装置10を小型化することができる。また、基板20の裏面とは、半導体チップ30が実装される面と反対の面をいう。
半導体装置10を、図1(A)および図1(B)を参照して詳述する。半導体装置10は、前述の基板20と半導体チップ30の他に、半導体チップ30の外部電極となるハンダバンプ32と基板20のC4バンプ27とがハンダ付けされたことで基板20と半導体チップ30とを電気的に接合する接合部材と、基板20と半導体チップ30との間の隙間を充填する充填材としてのアンダーフィル70と、半導体チップ30の周囲に形成され、半導体チップ30を封止する封止樹脂層40とを備える。
半導体装置10は、半導体チップ30と基板20との間の隙間がアンダーフィル70により充填されることで、温度サイクル時に基板20と半導体チップ30との熱膨張率の差によりハンダ接合部分に生じるストレスを分散することができ、温度変化に対する動作安定性が改善される。
また、基板20は、その裏面にボールランド部29が設けられており、それぞれのボールランド部29にハンダボール50が接合されている。さらに、基板20は、その裏面に電極パッド23が設けられており、それぞれの電極パッド23にキャパシタ60が実装されている。
基板20と半導体チップ30との間の隙間に充填されたアンダーフィル70は、ハンダ接合部や半導体チップ30の保護を目的としており、隙間を充填する適度な粘性を持つことが好ましい。しかし、アンダーフィル70は、その粘性や表面張力、製造方法によって基板20と半導体チップ30との間から半導体チップ30の側面30aにはみ出したフィレット70aを有する。そこで、基板20の一部を覆う封止樹脂層40は、半導体チップ30の側面30aをフィレット70aを介して封止することで、光、熱、湿度などの環境から半導体チップ30を保護することができる。
具体的には、本実施の形態に係る封止樹脂層40は、半導体チップ30の裏面が封止樹脂層40から露出するように、半導体チップ30の側面30aをフィレット70aを介して封止する封止部40aと、側面30aにはみ出したフィレット70aの上方の領域に設けられ、封止樹脂層40の上面40bより低い凹部40cとを有する。
これにより、封止樹脂層40は、封止樹脂層40の上面40bより低い凹部40cが設けれているので、フィレット70aの上方の封止樹脂層40の量が少なくなり、例えば、基板が反った場合には、フィレット70aが封止樹脂層40から受ける力が減少し、半導体チップ30からアンダーフィル70に含まれるフィレット70aが剥離することを抑制することができる。その結果、半導体装置10における半導体チップ30を適切に保護し、半導体チップ30が周囲の環境から受ける影響を抑制することができるので、半導体チップ30の動作安定性が向上する。
特に、本実施の形態に係る半導体装置10のように、放熱性の観点からヒートシンクの配置を考慮し半導体チップ30の裏面が封止樹脂層40から露出する構成を採用している場合、封止樹脂層40で半導体チップ30全体を覆うことができないため、前述の構成によりフィレット70aが側面30aより剥離しないようにすることで、半導体装置10における半導体チップ30を適切に保護し、半導体チップ30が周囲の環境から受ける影響を抑制することができる。
なお、封止樹脂層40は、アレイ状の配設された複数のハンダボール50のうち、最外位置にあるハンダボール50よりも外側まで基板20を被覆していることが望ましい。これによれば、封止樹脂層40によって基板20の強度が向上するため、基板20の反りが抑制される。このように、封止樹脂層40は基板20の補強材としての機能も果たすため、基板20がより一層薄型化しても、半導体装置10全体の強度を確保することができる。
キャパシタ60は、半導体チップ30の直下の基板20の裏面に接続されている。これにより、半導体チップ30からキャパシタ60までの配線経路を短縮することができ、配線抵抗の低減が図られる。なお、キャパシタ60の設置場所は、半導体チップ30の直下の基板20の裏面に限られない。例えば、配線経路が十分短くできる範囲内であれば、半導体チップ30の直下から外れた基板20の裏面に設置してもよい。あるいは、配線経路が十分短くできる範囲内で、キャパシタ60を基板20の表面に設置し、封止樹脂層40によりキャパシタ60を封止してもよい。
図2は、本実施の形態に係る基板20の構造を詳細に示す断面図である。基板20は、層間絶縁膜と配線層とが交互に積層された多層配線構造を有する。複数の配線層22が層間絶縁膜24を介して積層されている。配線層22には、例えば銅が用いられる。層が異なる配線層22間は、層間絶縁膜24に設けられたビアプラグ26により電気的に接続されている。基板20の裏面の配線層22aの周囲には、耐熱性に優れた樹脂材料からなるソルダーレジスト膜28が形成され、基板20にハンダ付けを行う際に、必要な箇所以外にハンダが付着しないように最下層の層間絶縁膜24aがコーティングされる。
また、基板20の裏面には、ハンダボール50が接合されるボールランド部29がアレイ状に複数配設されている。また、キャパシタ60を実装する電極部分には、錫(Sn)、銀(Ag)、銅(Cu)またはこれらの合金からなる電極パッド23が形成されている。一方、半導体チップが実装される側にあたる基板20の表面には、電解メッキにより形成されたニッケル(Ni)、鉛(Pd)、金(Au)またはこれらの合金からなる電極パッド25がアレイ状に複数配設され、各電極パッド25の上に、錫、鉛またはこれらの合金からなるC4(Controlled Collapse Chip Connection)バンプ27が設けられている。
このように、本実施の形態の基板20は、コアレスとすることにより、例えば、6層構造で300μm程度まで薄型化が可能である。基板20を薄くすることにより、配線抵抗が低減するため、半導体装置10の動作速度の高速化が図られる。
(半導体装置の製造方法)
図3は、第1の実施の形態の半導体装置の製造方法を概略を示すフロー図である。まず、多層配線構造を有する基板を形成し(S10)、この基板の上に半導体チップを実装する(S20)。続いて、半導体チップを封止樹脂で封止する(S30)。最後に、ハンダボール、キャパシタなどを基板の裏面に実装する(S40)。
以下に、基板の形成方法、半導体チップの実装方法および封止樹脂の形成方法についてより詳しく述べる。
(1.基板の形成方法)
図4から図8は、第1の実施の形態の半導体装置10の基板20の形成方法を示す工程断面図である。
まず、図4(A)および図4(B)に示すように、銅基板100の上に、レジスト膜102を塗布し、レーザー光の照射により所定の開口を有する形状にパターニングする。次に、図4(C)に示すように、レジスト膜102をマスクとして、ニッケル(Ni)、鉛(Pd)、金(Au)またはこれらの合金などからなる電極パッド25を電解メッキにより銅基板100の上に形成する。
次に、図5(A)に示すように、レジスト膜102を除去した後、図5(B)に示すように、銅基板100の上に層間絶縁膜24を形成する。次に、図5(C)に示すように、層間絶縁膜24の所定の領域をレーザー光により除去してビアホール112を形成する。このように、本実施の形態に係る半導体装置10は、各ビアホール112がレーザー加工により形成されるため、ドリル加工の場合と比較して製造コストを低減させることができる。
次に、図6(A)に示すように、層間絶縁膜24の表面上、ビアホール112の側壁および底部に銅からなるシード層120を無電解メッキにより形成する。シード層120は、後述する銅の電解メッキ時において、銅が成長するための核となる。次に、図6(B)に示すように、シード層120の上に、レジスト膜122を塗布し、レーザー光の照射により所定の開口を有する形状にパターニングする。
次に、図6(C)に示すように、レジスト膜122をマスクとして、ビアホール112に電解メッキにより銅を埋め込んでビアプラグ26を形成するとともに、層間絶縁膜24の上に配線層22を形成する。ビアプラグ26により、異なる層間の配線層22が電気的に接続される。次に、図6(D)に示すように、レジスト膜122を除去した後、エッチングによりレジスト膜122の下に存在するシード層120を除去するとともに、配線層22の最表面を除去することにより配線層22の表面を浄化する。
以上説明した図4から図6に示すプロセスを繰り返すことにより、図7(A)に示すような多層配線構造を構築することができる。
続いて、図7(B)に示すように、レジスト膜(図示せず)をマスクとして、最表面の配線層22が露出するように、ソルダーレジスト膜28を層間絶縁膜24の上に形成する。次に、図7(C)に示すように、銅基板100を除去するとともに、BGAボールが接合されるボールランド部29の表面に、有機表面保護コーティング材(OSP)21を被覆する。
次に、図8(A)に示すように、フリップチップ実装用のC4バンプ27を電極パッド25の上にハンダ付けするとともに、キャパシタを実装する電極部分に錫(Sn)、銀(Ag)、銅(Cu)またはこれらの合金からなる電極パッド23をハンダ付けにより形成する。次に、図8(B)に示すように、C4バンプ27をプレスにより平坦化する。なお、図8(B)に示すC4バンプ27の平坦化は、機械研磨で行ってもよい。
以上の工程により、本実施の形態で用いられる基板20が形成される。なお、図8(B)は、図2に示した基板20と天地が反対になっている。
これによれば、例えば、層間絶縁膜が6層の構成の場合に、基板の厚さを300μm程度まで薄型化することができる。また、ビア形成において、レーザー加工を用いているため、製造コストを抑制することができる。
(2.半導体チップの実装方法)
図9(A)および図9(B)は、第1の実施の形態に係る半導体装置10の半導体チップ30の実装方法を示す工程断面図である。
まず、図9(A)に示すように、半導体チップ30の外部電極端子が設けられた表面をフェイスダウンにした状態で、各ハンダバンプ32とそれらに対応するC4バンプ27とをハンダ付けすることにより、半導体チップ30をフリップチップ実装する。次に、図9(B)に示すように、半導体チップ30と基板20との間にアンダーフィル70を充填する。
以上の工程により、ハンダ接合部分から生じるストレスがアンダーフィル70により分散された状態で、基板20に半導体チップ30がフリップチップ実装される。
(3.封止樹脂形成方法)
図10(A)、図10(B)、図10(C)は、第1の実施の形態に係る半導体装置10の封止樹脂層40の形成方法を示す工程図である。同様に、図11(A)、図11(B)は、第1の実施の形態に係る半導体装置10の封止樹脂層40の形成方法を示す工程図である。
まず、この樹脂形成方法で用いられる上型200および下型210の構成について説明する。上型200は、溶融した封止樹脂の流通路となるランナー202を備える。ランナー202は、上型200と下型210とが型合わせされたときに形成されるキャビティ220への開口部を有する。上型200の成型面は、樹脂成型時に半導体チップ30の裏面と接するチップ接触面207と、チップ接触面207の周囲に位置し、封止樹脂層40を成型するための樹脂成型面206とを含む。樹脂成型面206は、図1(A)に示す封止樹脂層40の上面より低い凹部40cを形成するための溝形成部206aが、チップ接触面207の近傍に設けられている。
本実施の形態では、チップ接触面207は、樹脂成型面206に対して凹部である。樹脂成型時にチップ接触面207が半導体チップ30の裏面と接することにより、樹脂成型時に封止樹脂が半導体チップ30の裏面に流れ込みことが阻止される。また、上型200には、ポンプなどの吸引機構と連通する吸引穴204が設けられている。なお、上型における凸部とは、成型面を上にした状態での凹凸関係をいう。一方、下型210は、プランジャー212が往復運動可能に形成されたポット214を有する。
このような上型200および下型210を用いて、図10(A)に示すように、半導体チップ30が実装された基板20を下型210に載置する。また、リリースフィルム230を上型200と下型210との間に設置する。
次に、図10(B)に示すように、ポット214の中に、封止樹脂を固形化した樹脂タブレット240を投入する。また、吸引機構を作動させることにより、リリースフィルム230と上型200との間の空気を排気して、リリースフィルム230を上型200に密着させる。次に、図10(C)に示すように、上型200と下型210とを型合わせし押圧された状態でクランプする。溝形成部206aは、型合わせの状態で半導体チップ30の側面30aの上端部を遮蔽するように樹脂成型面206に形成されている。
次に、図11(A)に示すように、樹脂タブレット240を加熱して溶融させた状態で、プランジャー212をポット214に押し込むことにより、液体状の封止樹脂241をキャビティ220内に導入する。上型200と基板20との間に形成された空間を封止樹脂241で充填した後、一定時間加熱して封止樹脂241を固化させる。本実施の形態に係る半導体装置の製造方法では、熱硬化性の封止樹脂を用いているが、冷却することで固化する封止樹脂を用いてもよい。
次に、図11(B)に示すように、上型200と下型210とを引き離し、封止樹脂層40が形成された基板20を取り出す。
以上説明した封止樹脂形成方法によれば、半導体チップ30の周囲に、半導体チップ30を封止する封止樹脂層40が形成され、半導体チップ30の裏面が露出する。かつ、封止樹脂層40は、その上面40bより低い凹部40cが形成される。
また、封止樹脂241をキャビティ220の内面等に接触させることなく封止樹脂層40を成型することができる。また、封止樹脂層40を成型した基板20をリリースフィルム230により容易に離型することができるため、上型200にエジェクターピン等を設けなくて済む。このため、金型構造を簡素化できるので、半導体装置の製造コストを低下させることができる。また、半導体装置に最適な封止樹脂材料を使用することができるため、半導体装置設計の自由度を高めることができる。
(第2の実施の形態)
第1の実施の形態では、半導体装置10の封止樹脂層40に設けられた凹部40cは、半導体チップ30を囲むように全周に設けられている場合について説明したが、必ずしもこれに限るものではなく、例えば、部分的に凹部を設けてもよい。より好ましくは、半導体チップ30の角部の外側に凹部を部分的に設けるとよい。
図12は、第2の実施の形態に係る半導体装置12の概略構成を示す斜視図である。以下、第2の実施の形態に係る半導体装置12について説明するが、第1の実施の形態に係る半導体装置10と同様な構成については適宜省略し、第1の実施の形態に係る半導体装置10と異なる構成について説明する。
第1の実施の形態に係る半導体装置10のように半導体チップ30が方形の場合、基板20が反ったとき、半導体チップ30の角部近傍の封止樹脂層40には応力がかかりやすいため、他の場所と比較してフィレット70aが封止樹脂層40から受ける力も大きくなりやすい。
そこで、第2の実施の形態に係る半導体装置12は、半導体チップ30の角部に隣接する領域の封止樹脂層40に凹部140cが部分的に設けられているので、基板20の反りを抑えるために効果的な封止樹脂層40はあまり減らさずに、封止樹脂層40からフィレット70aが受ける力を部分的に緩和することができる。つまり、基板20を含めた半導体装置12全体の強度を確保しつつ、基板20が反った場合に半導体チップ30の角部近傍のフィレット70aが封止樹脂層40から受ける力を緩和することができる。
その結果、半導体装置12における半導体チップ30を適切に保護し、半導体チップ30が周囲の環境から受ける影響を抑制することができるので、半導体チップ30の動作安定性が向上する。
(第3の実施の形態)
図13(A)は、第3の実施の形態に係る半導体装置14の概略構成を示す斜視図である。図13(B)は、図13(A)のB−B’線上の断面構造を示す断面図である。以下、第3の実施の形態に係る半導体装置14について説明するが、上述の各実施の形態に係る半導体装置と同様な構成については適宜省略し、各実施の形態に係る半導体装置と異なる構成について説明する。
本実施の形態に係る半導体装置14は、アンダーフィル70が半導体チップ30の側面30aにはみ出していない点が第1の実施の形態に係る半導体装置10と相違する大きな点である。つまり、半導体装置14において、封止樹脂層40は、半導体チップ30の裏面が封止樹脂層40から露出するように半導体チップ30の側面30aをアンダーフィル70を介さずに封止部40aにおり封止する。
そのため、例えば、基板が反った場合には、アンダーフィル70が封止樹脂層40から力を受けることは実質的にはないため、半導体チップ30の側面30aからフィレットが剥離することでハンダ接合部分が露出することを防止することができる。また、半導体チップの側面の封止をアンダーフィル70を用いずに封止樹脂層40で行うので、アンダーフィル70と封止樹脂層40との密着性を考慮する必要がなくなるため、アンダーフィル70や封止樹脂層40の選択、およびそれらの製造工程の選択に幅が広がり、半導体装置の設計が容易となる。
(第4の実施の形態)
図14(A)は、第4の実施の形態に係る半導体装置16の概略構成を示す斜視図である。図14(B)は、図14(A)のC−C’線上の断面構造を示す断面図である。以下、第4の実施の形態に係る半導体装置16について説明するが、上述の各実施の形態に係る半導体装置と同様な構成については適宜省略し、各実施の形態に係る半導体装置と異なる構成について説明する。
本実施の形態に係る半導体装置16は、半導体チップ30と封止樹脂層40との間に充填され基板20の変形を抑える補強材44を備える点が第1の実施の形態に係る半導体装置10と相違する大きな点である。補強材44は、封止樹脂層40より剛性が高く、半導体チップ30の側面30aを側面30aにはみ出したフィレット70aを介して封止する封止部44aを有する。
補強材44は、基板20の一部を覆う封止樹脂層40より剛性が高いため、半導体チップ30と封止樹脂層40との間に充填されることで基板20が反りにくくなる。そのため、基板の反りによりフィレット70aが補強材44から受ける力が減少し、半導体チップ30の側面30aからフィレット70aが剥離することを抑制することができる。また、補強材44は封止樹脂層40より剛性が高いため、例えば、基板が反るような方向に力が加わっても、封止樹脂層40の方が補強材44より変形しやすい。一方、フィレット70aと接する補強材44は封止樹脂層40より剛性が高いため変形しにくく、補強材44からフィレット70aが受ける力を抑えることができ、基板が反った場合であっても半導体チップ30の側面30aからフィレット70aが剥離することを抑制することができる。
次に、本実施の形態に係る半導体装置16の製造方法について図15、図16を参照して説明する。図15(A)、図15(B)、図15(C)は、第4の実施の形態に係る半導体装置16の封止樹脂層40の形成方法を示す工程図である。同様に、図16(A)、図16(B)、図16(C)は、第4の実施の形態に係る半導体装置16の封止樹脂層40の形成方法を示す工程図である。なお、以下の説明では、第1の実施の形態に係る半導体装置10の製造方法と同様の内容については適宜省略して説明する。
以下では、半導体装置の製造方法において第1の実施の形態と異なる樹脂形成方法について説明する。はじめに、この樹脂形成方法で用いられる上型300の構成について説明する。下型210の構成は第1の実施の形態と同様である。上型300は、溶融した封止樹脂の流通路となるランナー302を備える。ランナー302は、上型300と下型210とが型合わせされたときに形成されるキャビティ320への開口部を有する。上型300の成型面は、樹脂成型時に半導体チップ30の裏面と接するチップ接触面307と、チップ接触面307の周囲に位置し、封止樹脂層40を成型するための樹脂成型面306とを含む。樹脂成型面306は、補強材44をポッティングする溝部を形成するための溝形成部306aが、チップ接触面307の近傍に設けられている。
本実施の形態では、チップ接触面307は、樹脂成型面306に対して凹部である。樹脂成型時にチップ接触面307が半導体チップ30の裏面と接することにより、樹脂成型時に封止樹脂が半導体チップ30の裏面に流れ込みことが阻止される。また、上型300には、ポンプなどの吸引機構と連通する吸引穴304が設けられている。一方、下型210は、プランジャー212が往復運動可能に形成されたポット214を有する。
このような上型300および下型210を用いて、図15(A)に示すように、半導体チップ30が実装された基板20を下型210に載置する。また、リリースフィルム230を上型300と下型210との間に設置する。
次に、図15(B)に示すように、ポット214の中に、封止樹脂を固形化した樹脂タブレット240を投入する。また、吸引機構を作動させることにより、リリースフィルム230と上型300との間の空気を排気して、リリースフィルム230を上型300に密着させる。次に、図15(C)に示すように、上型300と下型210とを型合わせし押圧された状態でクランプする。溝形成部306aは、型合わせの状態で溶融した封止樹脂がフィレット70aに到達しないために下型210と接するように樹脂成型面306に形成されている。
次に、図16(A)に示すように、樹脂タブレット240を加熱して溶融させた状態で、プランジャー212をポット214に押し込むことにより、液体状の封止樹脂241をキャビティ320内に導入する。上型300と基板20との間に形成された空間を封止樹脂241で充填した後、一定時間加熱して封止樹脂241を固化させる。本実施の形態に係る半導体装置の製造方法では、熱硬化性の封止樹脂を用いているが、冷却することで固化する封止樹脂を用いてもよい。
次に、図16(B)に示すように、上型300と下型210とを引き離す。次に、図16(C)に示すように、半導体チップ30と封止樹脂層40との間に形成された溝部にポッティング装置46により補強材44を充填し、フィレット70aおよび半導体チップ30の側面を封止する。以上の方法により、前述の半導体装置16を製造することができる。
(第5の実施の形態)
図17(A)は、第5の実施の形態に係る半導体装置18の概略構成を示す斜視図である。図17(B)は、図17(A)のD−D’線上の断面構造を示す断面図である。以下、第5の実施の形態に係る半導体装置18について説明するが、上述の各実施の形態に係る半導体装置と同様な構成については適宜省略し、各実施の形態に係る半導体装置と異なる構成について説明する。
本実施の形態に係る半導体装置18は、半導体チップ30の側面30aが封止樹脂層40ではなくアンダーフィル70により覆われている点が第1の実施の形態に係る半導体装置10と相違する大きな点である。つまり、半導体装置18において、封止樹脂層40は、半導体チップ30の裏面が封止樹脂層40から露出するように、半導体チップ30の側面30aに接することなく基板20の一部を覆っている。また、アンダーフィル70は、封止樹脂層40と側面30aとの間を充填するように側面30aにはみ出した状態で半導体チップ30の側面30aを封止する。
半導体装置18によれば、アンダーフィル70は、その上方に封止樹脂層40がない状態で、かつ、封止樹脂層40と半導体チップ30の側面30aとの間を充填するように側面30aにはみ出した状態で半導体チップ30の側面30aを封止するため、例えば、基板20が反った場合には、アンダーフィル70が封止樹脂層40から受ける力が減少し、半導体チップ30からアンダーフィル70が剥離することを抑制することができる。
半導体装置18を製造する方法については、種々あるが、例えば、第4の実施の形態で説明した図16(C)の工程において、補強材44の代わりにアンダーフィル70と同様の材料で溝部を充填する、といったようなアンダーフィル70を2回の工程に分けて充填することで半導体装置18を製造することができる。また、図9(B)に示す半導体チップ30の実装工程においてアンダーフィル70を充填することをせず、封止樹脂成形工程の後に前述の図16(C)の工程において一度にアンダーフィル70を充填することで半導体装置18を製造してもよい。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
例えば、上述の各実施の形態では、基板20は、コアレスな多層配線構造を有するが、本発明の技術思想は、コアを有する多層配線基板にも適用可能である。
また、各実施形態の半導体装置の製造方法は、上述のようなリリースフィルムを用いる手法に限定されない。例えば、リリースフィルムを用いない周知のトランスファーモールド法によっても各実施形態の半導体装置を製造することができる。
図1(A)は、第1の実施の形態に係る半導体装置10の概略構成を示す斜視図である。図1(B)は、図1(A)のA−A’線上の断面構造を示す断面図である。 本実施の形態に係る基板の構造を詳細に示す断面図である。 第1の実施の形態に係る半導体装置の製造方法を概略を示すフロー図である。 図4(A)〜図4(C)は、第1の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。 図5(A)〜図5(C)は、第1の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。 図6(A)〜図6(D)は、第1の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。 図7(A)〜図7(C)は、第1の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。 図8(A)および図8(B)は、第1の実施の形態に係る半導体装置の基板の形成方法を示す工程断面図である。 図9(A)および図9(B)は、第1の実施の形態に係る半導体装置の半導体チップの実装方法を示す工程断面図である。 図10(A)〜図10(C)は、第1の実施の形態に係る半導体装置の封止樹脂層の形成方法を示す工程図である。 図11(A)および図11(B)は、第1の実施の形態に係る半導体装置の封止樹脂層の形成方法を示す工程図である。 第2の実施の形態に係る半導体装置の概略構成を示す斜視図である。 図13(A)は、第3の実施の形態に係る半導体装置の概略構成を示す斜視図である。図13(B)は、図13(A)のB−B’線上の断面構造を示す断面図である。 図14(A)は、第4の実施の形態に係る半導体装置の概略構成を示す斜視図である。図14(B)は、図14(A)のC−C’線上の断面構造を示す断面図である。 図15(A)〜図15(C)は、第4の実施の形態に係る半導体装置の封止樹脂層の形成方法を示す工程図である。 図16(A)〜図16(C)は、第4の実施の形態に係る半導体装置の封止樹脂層の形成方法を示す工程図である。 図17(A)は、第5の実施の形態に係る半導体装置の概略構成を示す斜視図である。図17(B)は、図17(A)のD−D’線上の断面構造を示す断面図である。
符号の説明
10 半導体装置、 20 基板、 30 半導体チップ、 30a 側面、 40 封止樹脂層、 40a 封止部、 40b 上面、 40c 凹部、 44 補強材、 70 アンダーフィル、 70a フィレット、 200 上型、 206 樹脂成型面、 206a 溝形成部、 207 チップ接触面、 210 下型。

Claims (6)

  1. 基板と、
    前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
    前記基板と前記半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、
    前記基板と前記半導体チップとの間の隙間を充填する充填材と、
    前記基板の一部を覆うとともに前記半導体チップの裏面が露出するように、前記半導体チップの側面を、該側面にはみ出した前記充填材を介して封止する樹脂材と、
    を備え、
    前記樹脂材は、前記側面にはみ出した前記充填材の上方の領域に設けられ、前記樹脂材の上面より低い凹部が形成されていることを特徴とする半導体装置。
  2. 前記凹部は、前記樹脂材のうち前記半導体チップの角部に隣接する領域に部分的に設けられていることを特徴とする請求項1に記載の半導体装置。
  3. 基板と、
    前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
    前記基板と前記半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、
    前記基板と前記半導体チップとの間の隙間を充填する充填材と、
    前記基板の一部を覆うとともに前記半導体チップの裏面が露出するように、前記半導体チップの側面を、前記充填材を介さずに封止する樹脂材と、
    を備えることを特徴とする半導体装置。
  4. 基板と、
    前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
    前記基板と前記半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、
    前記基板と前記半導体チップとの間の隙間を充填する充填材と、
    前記基板の一部を前記半導体チップの裏面が露出するように覆う樹脂材と、
    前記半導体チップと前記樹脂材との間に充填され前記基板の変形を抑える補強材と、
    を備え、
    前記補強材は、前記樹脂材より剛性が高く前記半導体チップの側面を該側面にはみ出した前記充填材を介して封止することを特徴とする半導体装置。
  5. 基板と、
    前記基板に表面をフェイスダウンした状態で実装された半導体チップと、
    前記基板と前記半導体チップとの間に設けられ、該基板と該半導体チップとを電気的に接合する接合部材と、
    前記基板と前記半導体チップとの間の隙間を充填する充填材と、
    前記基板の一部を、前記半導体チップの裏面が露出するように、前記半導体チップの側面に接することなく覆う樹脂材と、
    を備え、
    前記充填材は、前記樹脂材と前記側面との間を充填するように前記側面にはみ出した状態で前記半導体チップの側面を封止することを特徴とする半導体装置。
  6. 配線パターンが設けられた基板に表面をフェイスダウンした半導体チップをフリップチップ実装する工程と、
    前記基板と前記半導体チップとの間の隙間を充填材で充填する工程と、
    樹脂成型時に前記半導体チップの裏面と接するチップ接触面が該チップ接触面の周囲に位置する樹脂成型面に対して凹部である上型と前記基板が載置された下型とを押圧した状態で、前記上型と前記基板との間に形成された空間に封止樹脂を充填する工程と、
    を備え、
    前記封止樹脂を充填する工程において、
    封止樹脂の上面より低い凹部を形成するために前記チップ接触面の近傍の樹脂成型面に溝成型部が設けられている前記上型であって、前記下型に押圧された状態で前記半導体チップの側面の上端部を遮蔽する前記上型を用いることを特徴とする半導体装置の製造方法。
JP2006167624A 2006-06-16 2006-06-16 半導体装置および半導体装置の製造方法 Expired - Fee Related JP4963879B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006167624A JP4963879B2 (ja) 2006-06-16 2006-06-16 半導体装置および半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006167624A JP4963879B2 (ja) 2006-06-16 2006-06-16 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2007335740A true JP2007335740A (ja) 2007-12-27
JP4963879B2 JP4963879B2 (ja) 2012-06-27

Family

ID=38934901

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006167624A Expired - Fee Related JP4963879B2 (ja) 2006-06-16 2006-06-16 半導体装置および半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4963879B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245468A (ja) * 2009-04-10 2010-10-28 Denso Corp モールドパッケージの実装構造および実装方法
US8614517B2 (en) 2010-11-11 2013-12-24 Sony Corporation Semiconductor device and method of manufacturing the same
US8749073B2 (en) 2010-06-09 2014-06-10 Shinko Electric Industries Co., Ltd. Wiring board, method of manufacturing the same, and semiconductor device
JP2014220534A (ja) * 2014-08-26 2014-11-20 株式会社東芝 半導体装置の製造方法
CN104701269A (zh) * 2013-12-04 2015-06-10 台湾积体电路制造股份有限公司 叠层封装件结构中的翘曲控制
KR20180011864A (ko) * 2015-06-24 2018-02-02 인텔 코포레이션 패키지 구조체들 내에 트렌치들을 형성하는 방법들 및 이에 의해 형성되는 구조체들
CN109390293A (zh) * 2017-08-03 2019-02-26 日月光半导体制造股份有限公司 半导体封装装置及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220077A (ja) * 1997-10-15 1999-08-10 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2002009096A (ja) * 2000-06-20 2002-01-11 Apic Yamada Corp 樹脂封止方法及び樹脂封止装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220077A (ja) * 1997-10-15 1999-08-10 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2002009096A (ja) * 2000-06-20 2002-01-11 Apic Yamada Corp 樹脂封止方法及び樹脂封止装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245468A (ja) * 2009-04-10 2010-10-28 Denso Corp モールドパッケージの実装構造および実装方法
US8749073B2 (en) 2010-06-09 2014-06-10 Shinko Electric Industries Co., Ltd. Wiring board, method of manufacturing the same, and semiconductor device
US8614517B2 (en) 2010-11-11 2013-12-24 Sony Corporation Semiconductor device and method of manufacturing the same
CN104701269A (zh) * 2013-12-04 2015-06-10 台湾积体电路制造股份有限公司 叠层封装件结构中的翘曲控制
US10170434B2 (en) 2013-12-04 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
US10535616B2 (en) 2013-12-04 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
JP2014220534A (ja) * 2014-08-26 2014-11-20 株式会社東芝 半導体装置の製造方法
KR20180011864A (ko) * 2015-06-24 2018-02-02 인텔 코포레이션 패키지 구조체들 내에 트렌치들을 형성하는 방법들 및 이에 의해 형성되는 구조체들
KR102513240B1 (ko) * 2015-06-24 2023-03-24 인텔 코포레이션 패키지 구조체들 내에 트렌치들을 형성하는 방법들 및 이에 의해 형성되는 구조체들
CN109390293A (zh) * 2017-08-03 2019-02-26 日月光半导体制造股份有限公司 半导体封装装置及其制造方法

Also Published As

Publication number Publication date
JP4963879B2 (ja) 2012-06-27

Similar Documents

Publication Publication Date Title
KR101982040B1 (ko) 팬-아웃 반도체 패키지
JP4827851B2 (ja) 半導体装置および半導体装置の製造方法
JP4589269B2 (ja) 半導体装置およびその製造方法
JP5598787B2 (ja) 積層型半導体装置の製造方法
JP5932056B2 (ja) 基板コア層を製造する方法
JP5183949B2 (ja) 半導体装置の製造方法
KR20100044703A (ko) 반도체 장치 및 그 제조 방법
JP6816964B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
TWI495026B (zh) 晶片封裝基板和結構及其製作方法
JP2010177597A (ja) 半導体モジュールおよび携帯機器
KR20110085481A (ko) 적층 반도체 패키지
JP4963879B2 (ja) 半導体装置および半導体装置の製造方法
JP6764666B2 (ja) 半導体装置及び半導体装置の製造方法
JP2008218979A (ja) 電子パッケージ及びその製造方法
CN110571201B (zh) 一种高散热扇出型三维异构双面塑封结构及其制备方法
US20070020812A1 (en) Circuit board structure integrated with semiconductor chip and method of fabricating the same
CN110459521B (zh) 覆晶封装基板和电子封装件
JP5404513B2 (ja) 半導体装置の製造方法
JP2009135391A (ja) 電子装置およびその製造方法
JP4335263B2 (ja) 半導体装置および半導体装置の製造方法
JP6713289B2 (ja) 半導体装置及び半導体装置の製造方法
JP4887170B2 (ja) 半導体装置の製造方法
JP2005340448A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
CN210575901U (zh) 具有高散热性的板级扇出封装结构
JP2011054670A (ja) 半導体モジュールおよびその製造方法、ならびに携帯機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090409

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090813

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20101126

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101214

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120321

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120327

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150406

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees