KR20100044703A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20100044703A
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semiconductor device
heat sink
reinforcing material
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히데토시 쿠사노
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소니 주식회사
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Abstract

과제
기판과 방열판의 접착 면적을 충분히 확보함과 함께, 여분의 접착재료의 누출에 기인하는 이상을 해소할 수 있는 반도체 장치를 제공한다.
해결 수단
코어리스 기판(2)과, 코어리스 기판(2)에 플립 칩 실장된 반도체 칩(3)과, 반도체 칩(3)과 TIM재(17)를 통하여 접합됨과 함께 밀봉 수지층(4)과 실 밴드재(18)를 통하여 접합된 리드(5)를 구비하고, 리드(5)의 밀봉 수지층(4)과의 접합면에 복수의 딤플(16a)을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 상세하게는, 반도체 칩과 고열전도성 재료를 통하여 접합된 방열판을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 컴퓨터, 휴대 전화, PDA(Personal Digital Assistance) 등의 전자 기기의 소형화, 고기능화 및 고속화가 진행되고 있다. 그 때문에, 이러한 전자 기기용의 IC(집적 회로), LSI(대규모적 집적 회로) 등의 반도체 칩을 탑재한 반도체 장치의 더한층의 소형화, 고속화 및 고밀도화가 요구되고 있다. 그리고, 반도체 장치의 소형화, 고속화 및 고밀도화는, 소비 전력의 증가를 초래하고, 단위 체적당의 발열량도 증가하는 경향에 있다.
그런데, 반도체 칩의 실장 구조로서, 반도체 칩의 전극이 형성된 면을 페이스 다운한 상태에서, 기판에 솔더 범프를 이용하여 플립 칩 실장하는 구조가 알려져 있다. 그러나, 플립 칩 실장된 반도체 장치는, 반도체 칩 및 기판의 열팽창 계 수의 차이에 의해서는, 발열에 의해 솔더 범프에 의한 접합부에 응력이 발생하고, 접속 신뢰성을 저하시킨다는 문제가 생기는 일도 있다.
그래서, 서로 열팽창 계수가 다른 반도체 칩 및 기판을 솔더 범프 등의 접속부재에 의해 접속한 경우에, 접속 부분에 응력이 생긴다는 문제에 대응하기 위해, 특허문헌1에 기재된 기술이 제안되어 있다.
구체적으로는, 특허문헌1에서는, 열팽창 계수가 기판의 열팽창 계수와 동일 또는 개략 동일한 값을 갖는 부재(리드)로 패키징하는 기술이 제안되어 있다. 그리고, 이러한 기술에 의해, 기판에 마련된 복수의 패드의 각각과 반도체 칩에 마련된 복수의 입력단자의 각각을 접합하는 접합 부재에 응력이 생기는 것을 억제한다고 하는 것이다.
이하, 도면을 참조하여, 특허문헌1에 기재된 기술에 관해 설명을 행한다.
도 15는 종래의 반도체 장치를 설명하기 위한 모식도이고, 여기서 도시하는 반도체 장치(101)는, 배선 기판(102)과, 반도체 칩(103)과, 반도체 칩의 윗면에 마련된 리드(104)를 구비한다.
배선 기판(102)은, 복수의 패드(105)를 갖고 있고, 이 패드(105)는 배선 기판(102)의 표면 또는 내층에 배치된 배선과 접속되어 있다.
반도체 칩(103)은, 배선 기판(102)에 표면을 페이스 다운한 상태에서 플립 칩 실장되어 있다. 또한, 복수의 입출력 단자(106)가 반도체 칩의 하면(표면)에 마련되어 있고, 입출력 단자의 각각은 격자형상으로 배열되고, 배선 기판(102)상의 복수의 패드(105)의 각각과 대응하는 위치에 마련되어 있다. 또한, 복수의 입출력 단자(106)와 복수의 패드(105)가 대응하는 것끼리는 솔더(107)에 의해 접속되어 있다.
리드(104)는, 오목부가 마련되어 있고, 단면(斷面)이 오목 모양의 형상을 나타냄과 함께, 오목부의 저면에 반도체 칩(103)의 윗면이 고열전도성 접착재(108)에 의해 접착되어 있다. 또한, 리드(104)의 단연(端緣)은 접착재료(109)에 의해 배선 기판(102)의 윗면에 접착되어 있다. 따라서, 리드(104), 접착재료(109) 및 배선 기판(102)에 의해, 반도체 칩(103)은 완전히 밀봉된 상태를 구성하고 있다.
여기서, 리드는 구리 또는 횡동으로 구성되어 있고, 구리의 열팽창 계수는 16.5×10-6/℃이고, 황동의 열팽창 계수는 17.3×10-6/℃이고, 배선 기판(102)의 열팽창 계수(15 내지 20×10-6/℃)와 거의 동일한 값이다.
이와 같이, 특허문헌1에 기재된 기술에서는, 배선 기판의 열팽창 계수와 동일 또는 거의 동일한 열팽창 계수를 갖는 재료로 리드를 구성함에 의해, 솔더(107)에 응력이 가하여지는 것을 억제하고 있다.
그런데, 반도체 칩을 배선 기판에 플립 칩 실장한 경우에는, 배선 기판과 반도체 칩과의 전기 접속 부분을 보호하기 위해, 일반적으로 언더필재에 의해 보강이 이루어지고 있다. 구체적으로는, 에폭시 수지 등을 주성분으로 한 액상의 언더필재를 배선 기판과 반도체 칩의 간극에 충전한 후에, 열을 인가하여 언더필재를 경화함에 의해, 배선 기판과 반도체 칩과의 전기적 접속 부분의 보강을 실현하고 있다.
그러나, 언더필재를 경화하기 위한 가열의 영향으로, 배선 기판에 휘어짐이 생겨 버리고, 배선 기판과 리드의 간격은, 패키지마다 다르고, 또한, 패키지 내에서도 편차가 생기고 있다. 그 때문에, 리드를 확실하게 배선 기판에 고정하기 위해서는, 배선 기판과 리드 사이에 도포하는 접착재료의 분량을 많게 하여야 하며, 그 결과, 접착재료 누출의 문제가 생기고 있다.
즉, 배선 기판과 리드의 간격에 편차가 있는 경우에, 배선 기판과 리드의 간격이 작은 것을 상정하여 접착재료를 도포한 경우에는, 접착재료의 분량이 불충분하게 되어, 리드의 고정이 불충분하게 되어 버릴 우려가 있다. 그 때문에, 배선 기판과 리드의 간격이 큰 것을 상정하여 많은 분량의 접착재료를 도포하게 되여, 접착재료의 누출, 패키지 불량이 생기거나, 에어 벤트가 찌부러지거나 한다는 여러 문제가 생기고 있다.
그래서, 리드와 배선 기판의 충분한 접속을 확보하면서, 접착재료가 패키지 외형으로부터 누출하지 않도록 하기 위해, 도 16에서 도시하는 바와 같이, 리드에 리드 사이즈보다도 한층 작은 접착용 오목부(120)를 형성하고 있다.
즉, 배선 기판과 리드의 간격이 큰 것을 상정하여 많은 분량의 접착재료를 도포하여 접착재료가 누출하였다고 하여도, 누출한 접착재료를 접착용 오목부(120)에 고정함으로써 패키지 불량이 생기거나, 에어 벤트가 찌부러지거나 한다는 여러 문제에 대응하고 있다. 또한, 도 16중 부호 A는 누출한 접착재료를 나타내고 있다.
특허문헌1 : 일본 특개평11-354677호 공보
그러나, 차세대의 반도체 패키지로서는, 코어리스 기판을 이용하는 것이 상정되고 있다. 그리고, 코어리스 기판을 이용한 경우에는, 종래의 기판(코어재(C)를 갖는 기판)보다도 휘어짐 변형량이 커져 버린다고 생각되기 때문에, 접착용 오목부가 마련된 리드를 이용하였다고 하여도, 접착재료의 누출에 충분히 대응할 수 없을 가능성이 생각된다.
또한, 휘어짐 변형량이 커짐으로써 코어리스 기판과 리드의 접착 면적이 작아져서, 코어리스 기판에 리드가 충분히 고정되지 않는다는 것도 생각된다.
본 발명은 이상의 점을 감안하여 창안된 것으로서, 기판과 방열판의 접착 면적을 충분히 확보함과 함께, 여분의 접착재료의 누출에 기인하는 이상을 해소할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 하는 것이다.
상기한 목적을 달성하기 위해, 본 발명에 관한 반도체 장치는, 기판과, 해당 기판에 표면을 페이스 다운한 상태에서 실장된 반도체 칩과, 상기 기판의 반도체 칩 탑재 영역의 주변 영역에 마련된 보강재와, 상기 반도체 칩과 고열전도성 재료를 통하여 접합됨과 함께 상기 보강재와 접착재료를 통하여 접합됨에 의해 상기 반도체 칩 및 상기 보강재상에 배치되고, 상기 보강재와의 접합면에 요철부가 마련된 방열판을 구비한다.
여기서, 방열판의 보강재와의 접합면에 마련된 요철부에 의해, 여분의 접착 재료를 고정할 수 있고, 여분의 접착재료의 누출에 기인하는 이상을 해소할 수 있다. 또한, 방열판의 보강재와의 접합면에 마련된 요철부에 의해, 방열판과 접착재료의 접촉 면적이 증대하고, 기판과 방열판의 접착 면적을 충분히 확보할 수 있다.
또한, 상기한 목적을 달성하기 위해, 본 발명에 관한 반도체 장치의 제조 방법은, 배선 패턴이 마련된 기판에 표면을 페이스 다운한 반도체 칩을 플립 칩 실장하는 공정과, 플립 칩 실장된 반도체 칩의 주변 영역에 보강재를 형성하는 공정과, 상기 반도체 칩의 이면에 고열전도성 재료를 도포함과 함께 상기 보강재 표면에 접착재료를 도포한 후에, 반도체 칩 및 보강재상에, 상기 보강재와의 접합면에 요철부가 마련된 방열판을 접합하는 공정을 구비한다.
여기서, 보강재와의 접합면에 요철부가 마련된 방열판을 접합함에 의해, 여분의 접착재료를 요철부에 고정할 수 있고, 여분의 접착재료의 누출에 기인하는 이상을 해소할 수 있다. 또한, 방열판과 접착재료의 접촉 면적이 증대하고, 기판과 방열판의 접착 면적을 충분히 확보할 수 있다.
본 발명을 적용한 반도체 장치 및 그 제조 방법에서는, 기판과 방열판의 접착 면적을 충분히 확보할 수 있고, 나아가서는, 여분의 접착재료의 누출에 기인하는 이상도 해소할 수 있다.
이하, 본 발명의 실시의 형태에 관해 도면을 참조하면서 설명하고, 본 발명의 이해에 제공한다.
도 1은 본 발명을 적용한 반도체 장치의 한 예를 설명하기 위한 모식도이다. 여기서 도시하는 반도체 장치(1)는, 코어리스 기판(2)과, 표면을 페이스 다운한 상태에서 코어리스 기판(2)에 플립 칩 실장된 LSI 등의 반도체 칩(3)과, 반도체 칩(3)의 주위를 밀봉하는 밀봉 수지층(4)과, 반도체 칩(3)상에 배치된 리드(5)를 갖는다.
여기서, 본 실시예에서 도시하는 반도체 장치(1)는, 코어리스 기판(2)의 이면(裏面)에 복수의 솔더 볼(6)이 어레이형상으로 배설된 BGA(Ball Grid Array)형의 반도체 패키지 구조를 갖고 있는 경우를 예로 들고 있다. 또한,「코어리스 기판(2)의 이면」이란, 반도체 칩(3)이 실장된 면과는 반대측의 면을 의미하고 있다.
또한, 「반도체 칩(3)의 표면」이란, 실장되는 코어리스 기판(2)과 전기적으로 접합되는 도통부가 마련되어 있는 면을 의미하고 있다. 그리고, 반도체 칩(3)이, 그 표면을 페이스 다운한 상태에서 코어리스 기판에 실장됨으로써, 반도체 칩(3)과 코어리스 기판(2)의 도통 경로의 단축화가 도모되고, 반도체 장치의 소형화가 실현되게 된다.
또한, 반도체 칩(3)의 플립 칩 실장은, 코어리스 기판(2)과 반도체 칩(3)을 솔더 범프를 이용한 C4(Controlled Collapse Chip Connection) 기술에 의해 전기적으로 접속하고 있다.
또한, 반도체 칩(3)과 코어리스 기판(2)의 간극에는 언더필재(도시 생략)가 충전되어 있다. 또한, 언더필재가 충전됨으로써, 온도 사이클시에 코어리스 기판(2)과 반도체 칩(3)의 열팽창 계수의 차에 의해 솔더 접합 부분에 생기는 스트레 스를 분산할 수가 있어서, 온도 변화에 대한 동작 안정성이 개선되게 된다.
이와 같이, 언더필재는 솔더 접합부의 보호를 목적으로 하고 있고, 간극을 충전하는 적당한 점성을 갖는 것이 바람직하다. 그러나, 언더필재는, 그 점성이나 표면장력, 제조 방법에 의해 코어리스 기판(2)과 반도체 칩(3)의 간극으로부터 반도체 칩(3)의 측면으로 비어져 나오는 것이 충분히 생각된다. 그래서, 후술하는 밀봉 수지층(4)는, 반도체 칩의 측면으로 비어져 나온 언더필재를 통하여 밀봉하는 것이 바람직하고, 이러한 구성을 채용함으로써, 광, 열 및 습도 등의 환경으로부터 반도체 칩(3)을 보호할 수 있다.
또한, 코어리스 기판(2)은, 그 이면에 볼 랜드부(도시 생략)가 마련되어 있고, 각각의 볼 랜드부에 솔더 볼(6)이 접합되어 있다. 또한, 코어리스 기판(2)은, 그 이면에 전극 패드(도시 생략)가 마련되어 있고, 각각의 전극 패드에 커패시터(9)가 실장되어 있다.
도 2는 본 실시 예의 코어리스 기판(2)의 구조를 상세히 설명하기 위한 모식적인 단면도이다. 여기서 도시하는 코어리스 기판(2)은, 층간 절연막(10)과 배선층(11)이 교대로 적층된 다층 배선 구조를 갖고 있고, 복수의 배선층(11)이 층간 절연막(10)을 통하여 적층되어 있다. 또한, 배선층(11)으로는, 예를 들면 구리 재료가 사용되고 있고, 층이 다른 배선층(11) 사이는, 층간 절연막(10)에 마련된 비어 플러그(12)에 의해 전기적으로 접속되어 있다. 또한, 코어리스 기판(2)의 이면의 배선층(11a)의 주위에는, 내열성에 우수한 수지 재료로 이루어지는 솔더 레지스트층(13)이 형성되고, 코어리스 기판(2)에 솔더링을 행할 때에, 필요한 개소 이외 에 솔더가 부착하지 않도록 최하층의 층간 절연막(10a)이 코팅되어 있다.
또한, 코어리스 기판(2)의 이면에는, 솔더 볼(6)이 접합된 볼 랜드부(7)가 어레이형상으로 복수 배설되어 있다. 또한, 커패시터(9)를 실장한 전극 부분에는, 주석(Sn), 은(Ag), 구리(Cu) 또는 이들의 합금으로 이루어지는 전극 패드(14)가 형성되어 있다.
한편, 반도체 칩(3)이 실장되는 측에 해당하는 코어리스 기판(2)의 표면에는, 전해 도금에 의해 형성된 니켈(Ni), 납(Pb), 금(Au) 또는 이들의 합금으로 이루어지는 전극 패드(15)가 어레이형상으로 복수 마련되어 있다. 또한, 전극 패드(15)의 위에, 주석, 납 또는 이들의 합금으로 이루어지는 C4 범프(22)가 마련되어 있다.
이와 같이, 본 실시예에서는 코어리스 기판을 이용함에 의해, 예를 들면 6층 구조였다고 하여도 300㎛ 정도까지 박형화가 가능해진다. 또한, 기판을 얇게 함으로써 배선 저항이 저감하기 때문에, 반도체 장치의 동작 속도의 고속화가 기대될 수 있다.
또한, 커패시터(9)는, 반도체 칩(3)의 바로 아래쪽의 코어리스 기판(2)의 이면에 접속되어 있다. 이로써, 반도체 칩(3)으로부터 커패시터(9)까지의 배선 경로를 단축할 수 있고, 배선 저항의 저감을 도모할 수 있다. 또한, 커패시터(9)의 설치 장소는, 반드시 반도체 칩(3)의 바로 아래의 코어리스 기판의 이면으로 한정되는 것은 아니다. 예를 들면, 배선 경로가 충분히 단축될 수 있는 범위라면, 반도체 칩(3)의 바로 아래로부터 벗어난 코어리스 기판(2)의 이면에 설치하여도 좋다. 또 는, 배선 경로가 충분히 단축될 수 있는 범위 내에서, 커패시터(9)를 코어리스 기판(2)의 표면에 설치하여도 좋다.
또한, 밀봉 수지층(4)은, 반도체 칩(3)과 개략 동일 두께가 되도록 구성되어 있다. 또한, 밀봉 수지층(4)은, 어레이형상으로 배설된 복수의 솔더 볼(6)중, 최외 위치에 있는 솔더 볼(6)보다도 외측까지 코어리스 기판(2)을 피복하고 있는 것이 바람직하다. 밀봉 수지층(4)에 의해 코어리스 기판(2)의 강도가 향상하기 때문에, 코어리스 기판(2)의 휘어짐을 억제할 수 있고, 결과로서, 솔더 볼(6)의 전기적 접속성의 향상이 기대될 수 있기 때문이다.
또한, 리드(5)는, 고열전도성 재료(예를 들면 구리 재료)로 구성되어 있고, 반도체 칩(3)의 이면에 도포된 고열전도성 재료인 TIM(Thermal Interface Material)재(17)를 통하여 반도체 칩(3)과 접합되어 있다. 또한, 밀봉 수지층(4)의 표면에 도포된 접착재료(실 밴드재)(18)에 의해 밀봉 수지층(4)과 접합되어 있다.
여기서, 본 실시 예의 TIM재는, 수지재에 열전도성 필러가 혼입되어 이루어지는 것이고, 수지재로서는, 예를 들면, 부가(附加)경화형 실리콘 조성물을 들 수 있다. 또한, 부가경화형 실리콘 조성물이란, 베이스 폴리머로서 액상 실리콘을 포함하는 경화형 실리콘 조성물로 이루어지고, 그 경화형 실리콘 조성물에 예를 들면 열경화성의 접착 부여 성분을 첨가한 것이다. 구체적으로는, 알콕시실릴기(基)를 갖는 오르가노하이드로디엔실록산을 함유하는 부가경화형 실리콘 고무 조성물(예를 들면, 특공소53-21026호 공보 참조)이나, 에폭시기를 갖는 오르가노하이드로디엔실록산을 함유하는 부가경화형 실리콘 고무 조성물(예를 들면, 특공소53-13508호 공 보 참조) 등이 알려져 있다.
또한, 열전도성 필러는, 반도체 칩(3)과 리드(5)의 사이에서 열을 전달하는 매개로서 기능하는 것이다. 구체적으로는, 예를 들면, 은(Ag), 알루미늄(Al), 산화 알루미늄(Al2O3), 이산화 규소(SiO2) 등의 입자나 분상(粉狀) 물질이라는 필러재로 이루어지는 것을 들 수 있다. 단, 열전도성 필러는, 이들 필러재의 어느 하나로 이루어지는 것이라도 좋고, 입경이 다른 복수의 필러재로 이루어지는 것이라도 좋다.
또한, 열전도성 필러는, 열전도를 매개하는 기능 외에, 반도체 칩(3)과 리드(5)의 간격을 유지하는 스페이서로서의 기능도 갖고 있다. 그리고, 그 스페이서로서의 기능에 의해, 열전도성 필러가 혼입된 TIM재, 즉, 반도체 칩(3)과 리드(5)의 사이에 개재하는 TIM재의 두께가 정해지는 것이다.
또한, 리드(5)의 밀봉 수지층(4)과의 접합면에는 복수의 딤플(오목부)(16a)이 형성되어 있다. 즉, 리드(5)의 밀봉 수지층(4)과의 접합면에 요철부가 마련되어 있다.
이하, 상기한 바와 같이 구성된 반도체 장치의 제조 방법에 관해 설명을 행한다. 즉, 본 발명을 적용한 반도체 장치의 제조 방법의 한 예에 관해 설명을 행한다.
도 3은 본 발명을 적용한 반도체 장치의 제조 방법의 한 예의 개략을 도시하는 플로우도 이고, 우선, 다층 배선 구조를 갖는 코어리스 기판을 형성하고(S10), 이 코어리스 기판의 위에 반도체 칩을 실장한다(S20). 다음에, 반도체 칩을 밀봉 수지로 밀봉하고(S30), 리드를 탑재한다(S40). 그 후, 솔더 볼, 커패시터 등을 코어리스 기판의 이면에 실장한다(S50).
이하, 코어리스 기판의 형성 방법, 반도체 칩의 실장 방법 및 밀봉 수지의 형성 방법에 관해 상세히 설명을 행한다.
[코어리스 기판의 형성 방법]
우선, 도 4의 (a) 및 도 4의 (b)에서 도시하는 바와 같이, 구리 기판(50)의 위에, 레지스트막(52)을 도포하고, 레이저광의 조사에 의해 레지스트막(52)을 소정의 개구를 갖는 형상으로 패터닝한다. 다음에, 도 4의 (c)에서 도시하는 바와 같이, 레지스트막(52)을 마스크로 하여, 니켈(Ni), 납(Pb), 금(Au) 또는 이들의 합금 등으로 이루어지는 전극 패드(15)를 전해 도금법에 의해 구리 기판(50)의 위에 형성한다.
다음에, 도 5의 (a)에서 도시하는 바와 같이, 레지스트막(52)을 제거한 후, 도 5의 (b)에서 도시하는 바와 같이, 구리 기판(50)의 위에 층간 절연막(10)을 형성한다. 다음에, 도 5의 (c)에서 도시하는 바와 같이, 층간 절연막(10)의 소정의 영역을 레이저광에 의해 제거하여 비어 홀(62)을 형성하다. 또한, 각 비어 홀(62)이 레이저 가공에 의해 형성됨에 의해, 드릴 가공의 경우와 비교하면 제조 비용의 저감이 실현되게 된다.
다음에, 도 6의 (a)에서 도시하는 바와 같이, 층간 절연막(10)의 표면상, 비어 홀(62)의 측면 및 저부에 구리로 이루어지는 시드층(70)을 무전해 도금법에 의해 형성한다. 시드층(70)은, 후술하는 구리의 전해 도금시에 있어서, 구리가 성장 하기 위한 핵(核)이 되는 것이다. 계속해서, 도 6의 (b)에서 도시하는 바와 같이, 시드층(70)의 위에, 레지스트막(72)을 도포하고, 레이저광의 조사에 의해 소정의 개구를 갖는 형상으로 패터닝한다.
다음에, 도 6의 (c)에서 도시하는 바와 같이, 레지스트막(72)을 마스크로 하여, 비어 홀(62)에 전해 도금법에 의해 구리를 매입하여 비어 플러그(12)를 형성함과 함께, 층간 절연막(10)의 위에 배선층(11)을 형성한다. 비어 플러그(12)에 의해, 다른 층 사이의 배선층(11)이 전기적으로 접속되게 된다. 계속해서, 도 6의 (d)에서 도시하는 바와 같이, 레지스트막(72)을 제거한 후, 에칭에 의해 레지스트막(72)의 아래에 존재하는 시드층(70)을 제거함과 함께, 배선층(11)의 최표면을 제거함에 의해 배선층(11)의 표면을 정화(淨化)한다.
이상 설명한 도 4부터 도 6에서 도시하는 프로세스를 반복함에 의해, 도 7의 (a)에서 도시하는 바와 가은 다층 배선 구조의 코어리스 기판을 구축할 수 있다.
계속해서, 도 7의 (b)에서 도시하는 바와 같이, 레지스트막(도시 생략)을 마스크로 하여, 최표면의 배선층(11)이 노출하도록, 솔더 레지스트층(13)을 층간 절연막(10)의 위에 형성한다. 다음에, 도 7의 (c)에서 도시하는 바와 같이, 구리 기판(50)을 제거함과 함께, BGA 볼이 접합되는 볼 랜드부(7)의 표면에, 유기 표면 보호 코팅재(OSP)(21)를 피복한다.
다음에, 도 8의 (a)에서 도시하는 바와 같이, 플립 칩 실장용의 C4 범프(22)를 전극 패드(15)의 위에 솔더링한다. 또한, 커패시터를 실장하는 전극 부분에 주석(Sn), 은(Ag), 구리(Cu) 또는 이들의 합금으로 이루어지는 전극 패드(14)를 솔더 링에 의해 형성한다. 계속해서, 도 8의 (b)에서 도시하는 바와 같이, C4 범프(22)를 프레스에 의해 평탄화한다. 또한, 도 8의 (b)에서 도시하는 C4 범프의 평탄화는, 기계 연마로 행하여도 좋다.
이상의 공정에 의해, 본 실시예에서 이용하는 코어리스 기판(2)이 형성되게 된다. 또한, 도 8의 (b)에서 도시하는 코어리스 기판은, 도 2에서 도시하는 코어리스 기판과는 천지(天地)가 반대로 되어 있다.
[반도체 칩의 실장 방법]
우선, 도 9의 (a)에서 도시하는 바와 같이, 반도체 칩(3)의 외부 전극 단자가 마련된 표면을 페이스 다운으로 한 상태에서, 각 솔더 범프(32)와 그들에 대응하는 C4 범프(22)를 솔더링함에 의해, 반도체 칩(3)을 플립 칩 실장한다. 다음에, 도 9의 (b)에서 도시하는 바와 같이, 반도체 칩(3)과 코어리스 기판(2)의 사이에 언더필재(40)를 충전한다.
이상의 공정에 의해, 솔더 접합부에서 생기는 스트레스가 언더필재(40)에 의해 분산된 상태에서, 코어리스 기판(2)에 반도체 칩(3)이 플립 칩 실장되게 된다.
[밀봉 수지 형성 방법]
우선, 본 밀봉 수지 형성 방법에서 이용되는 상형(200)은, 용융한 밀봉 수지의 유통로가 되는 러너(202)를 구비한다. 러너(202)는, 상형(200)과 하형(210)이 다이 매칭된 때에 형성되는 캐비티(220)로의 개구부를 갖는다.
여기서, 상형(200)의 성형면은, 수지 성형시에 반도체 칩(3)의 이면과 접하는 칩 접촉면(207)과, 칩 접촉면(207)의 주위에 위치하고, 밀봉 수지층(4)을 성형 하기 위한 수지 성형면(206)을 포함한다. 또한, 수지 성형시에 칩 접촉면(207)이 반도체 칩(3)의 이면과 접함에 의해, 수지 성형시에는 밀봉 수지가 반도체 칩(3)의 이면에 유입되는 일은 없다. 또한, 상형(200)에는, 펌프 등의 흡인기구와 연통하는 흡인구멍(204)이 마련되어 있다.
한편, 하형(210)은, 플런저(212)가 왕복 운동 가능하게 형성된 포트(214)를 갖는다.
이와 같은 상형(200) 및 하형(210)을 이용하여, 도 10의 (a)에서 도시하는 바와 같이, 반도체 칩(3)이 실장된 코어리스 기판(2)을 하형(210)에 재치한다. 또한, 릴리스 필름(230)을 상형(200)과 하형(210) 사이에 설치한다.
다음에, 도 10의 (b)에서 도시하는 바와 같이, 포트(214)중에, 밀봉 수지를 고형화한 수지 태블릿(240)을 투입한다. 또한, 흡인기구를 작동시킴에 의해, 릴리스 필름(230)과 상형(200) 사이의 공기를 배기하여, 릴리스 필름(230)을 상형(200)에 밀착시킨다. 계속해서, 도 10의 (c)에서 도시하는 바와 같이, 상형(200)과 하형(210)을 다이 매칭하여 가압된 상태에서 클램프한다.
다음에, 도 11의 (a)에서 도시하는 바와 같이, 수지 태블릿(240)을 가열하여 용융시킨 상태에서, 플런저(212)를 포트(214)에 압입함에 의해, 액체상(液體狀)의 밀봉 수지(241)를 캐비티(220) 내에 도입한다. 상형(200)과 코어리스 기판(2) 사이에 형성된 공간을 밀봉 수지(241)로 충전한 후, 일정 시간 가열하여 밀봉 수지(241)를 고화시킨다. 또한, 본 실시예에서는, 열경화성의 밀봉 수지를 예로 들어 설명을 행하고 있지만, 냉각함으로써 고화되는 밀봉 수지를 사용하여도 좋다.
다음에, 도 11의 (b)에서 도시하는 바와 같이, 상형(200)과 하형(210)을 떼어놓아, 밀봉 수지층(4)이 형성된 코어리스 기판(2)을 취출한다.
이상 설명한 밀봉 수지 형성 방법에 의하면, 반도체 칩(3)의 주위에 반도체 칩(3)을 밀봉하는 밀봉 수지층(4)을 형성할 수 있다.
또한, 밀봉 수지(241)를 캐비티(220)의 내면 등에 접촉시키는 일 없이 밀봉 수지층(4)을 성형할 수 있다. 또한, 밀봉 수지층(4)을 성형한 코어리스 기판(2)을 릴리스 필름(230)에 의해 용이하게 이형할 수 있기 때문에, 상형(200)에 이젝터 핀 등을 마련하지 않고 끝난다. 이 때문에, 금형 구조를 간소화할 수 있기 때문에, 반도체 장치의 제조 비용을 저하시킬 수 있다, 또한, 반도체 장치에 최적의 밀봉 수지 재료를 사용할 수 있기 때문에, 반도체 장치 설계의 자유도를 높일 수 있다.
[리드의 부착 방법]
우선, 반도체 칩(3)의 이면에 TIM재(17)를 도포함과 함께, 밀봉 수지층(4)의 표면에 접착재료(실 밴드재)(18)를 도포한다. 계속해서, 밀봉 수지층(4)과의 접합면에 딤플(16a)이 마련된 리드(5)를 반도체 칩(3)의 이면 및 밀봉 수지층(4)의 표면에 접합함에 의해, 도 1에서 도시하는 바와 같은 반도체 장치(1)를 얻을 수 있다.
본 발명을 적용한 반도체 장치(1)에서는, 리드(5)의 밀봉 수지층(4)과의 접합면에 복수의 딤플(16a)이 마련되어 있어서, 여분의 실 밴드재(18)에 대해서는 딤플(16a)에서 흡수할 수 있다. 따라서, 실 밴드재(18)가 리드 밖이나 코어리스 기판 밖으로 누출하는 일이 없고, 실 밴드재(18)의 누출에 기인하는 이상을 해소할 수 있다. 또한, 딤플(16a)이 마련됨에 의해, 리드(5)와 실 밴드재(18)의 접촉 면적이 증대하고, 코어리스 기판(2)과 리드(5)의 강고한 접합이 실현되게 된다.
도 12는 본 발명을 적용한 반도체 장치의 변형예1을 설명하기 위한 모식도이고, 여기서 도시하는 반도체 장치(1)에서는, 리드(5)의 밀봉 수지층(4)과의 접합면에 오목부(16b)가 마련되어 있다. 여기서, 오목부(16b)는, 리드(5)의 주변 영역으로부터 중앙 영역을 향하여 그 깊이가 깊어지도록 구성되어 있다. 그 밖의 구성은 본 발명을 적용한 반도체 장치의 한 예와 마찬가지이다.
본 발명을 적용한 반도체 장치의 변형예1에서는, 리드(5)의 밀봉 수지층(4)과의 접합면에, 주변 영역으로부터 중앙 영역을 향하여 그 깊이가 깊어지도록 구성된 오목부(16b)가 마련되어 있고, 여분의 실 밴드재(18)에 대해서는, 중앙 영역측으로 누출되게 된다. 즉, 밀봉 수지층(4)과 리드(5) 사이의 여분의 실 밴드재(18)는, 피하는 폭이 크고 압력이 집중하지 않는 중앙 영역측으로 누출되게 된다. 따라서, 실 밴드재(18)가 리드 밖이나 코어리스 기판 밖으로 누출하는 일이 없고, 실 밴드재(18)의 누출에 기인하는 이상을 해소할 수 있다.
도 13은 본 발명을 적용한 반도체 장치의 변형예2를 설명하기 위한 모식도이고, 여기서 도시하는 반도체 장치(1)에서는, 리드의 밀봉 수지층(4)과의 접합면에 복수의 관통구멍(16c)이 형성되어 있다. 또한, 여기서의 관통구멍(16c)은 요철부의 한 예이다. 그 밖의 구성은 본 발명을 적용한 반도체 장치의 한 예와 마찬가지이다.
본 발명을 적용한 반도체 장치의 변형예2에서는, 리드(5)의 밀봉 수지(4)와 의 접합면에 복수의 관통구멍(16c)이 마련되어 있고, 여분의 실 밴드재(18)에 대해서는 관통구멍(16c)에서 흡수할 수 있다. 따라서, 실 밴드재(18)가 리드 밖이나 코어리스 기판 밖으로 누출하는 일이 없고, 실 밴드재(18)의 누출에 기인하는 이상을 해소할 수 있다. 또한, 관통구멍(16c)이 마련됨에 의해, 리드(5)와 실 밴드재(18)의 접촉 면적이 증대하고, 코어리스 기판(2)과 리드(5)의 강고한 접합이 실현되게 된다.
또한, 관통구멍(16c)은 에어 벤트로서의 기능도 다할 수 있기 때문에, 에어 고임의 저감을 도모할 수 있고, 흡습 리플로우 처리 등일 때에 있어서의 팝콘 현상에도 충분히 대응하는 것이 가능해진다. 그러나, 리드(5) 표면에는 여러가지의 표시(인쇄)를 시행하는 것이 일반적으로 행하여지고 있고, 관통구멍(16c)이 표시(인쇄)의 장애가 될 수 있는 것도 생각된다. 이러한 경우에는, 관통구멍(16c)을 마련하는 것이 아니라, 상기한 본 발명을 적용한 반도체 장치와 같이, 딤플(16a)을 마련하는 편이 바람직하다.
도 14는 본 발명을 적용한 반도체 장치의 변형예3을 설명하기 위한 모식도이고, 여기서 도시하는 반도체 장치(1)에서는, 밀봉 수지층(4)에 돌기부(19)가 마련되어 있다. 그 밖의 구성은 본 발명을 적용한 반도체 장치의 한 예와 마찬가지이다.
본 발명을 적용한 반도체 장치의 변형예3에서는, 돌기부(19)가 마련됨에 의해, 밀봉 수지층(4)과 실 밴드재(18)의 접촉 면적이 증대하고, 코어리스 기판(2)과 리드(5)의 강고한 접합이 실현되게 된다. 또한, 밀봉 수지층(4)을 상형(200)과 하 형(210)의 공간에 밀봉 수지(241)를 충전함에 의해 성형하고 있기 때문에, 돌기부(19)도 용이하게 성형할 수 있다.
또한, 본 실시예에서는, 수지 재료로 형성된 보강재를 예로 들어 설명을 행하고 있지만, 보강재는 반드시 수지 재료로 형성될 필요는 없고, 금속재료로 이루어지는 보강재를 접합한 구성으로 하여도 좋다.
도 1은 본 발명을 적용한 반도체 장치의 한 예를 설명하기 위한 모식도.
도 2는 코어리스 기판의 구조를 상세히 설명하기 위한 모식적인 단면도.
도 3은 본 발명을 적용한 반도체 장치의 제조 방법의 한 예의 개략을 도시하는 플로우도.
도 4는 본 발명을 적용한 반도체 장치의 제조 방법의 한 예를 설명하기 위한 모식도1.
도 5는 본 발명을 적용한 반도체 장치의 제조 방법의 한 예를 설명하기 위한 모식도2.
도 6은 본 발명을 적용한 반도체 장치의 제조 방법의 한 예를 설명하기 위한 모식도3.
도 7은 본 발명을 적용한 반도체 장치의 제조 방법의 한 예를 설명하기 위한 모식도4.
도 8은 본 발명을 적용한 반도체 장치의 제조 방법의 한 예를 설명하기 위한 모식도5.
도 9는 본 발명을 적용한 반도체 장치의 제조 방법의 한 예를 설명하기 위한 모식도6.
도 10은 본 발명을 적용한 반도체 장치의 제조 방법의 한 예를 설명하기 위한 모식도7.
도 11은 본 발명을 적용한 반도체 장치의 제조 방법의 한 예를 설명하기 위 한 모식도8.
도 12는 본 발명을 적용한 반도체 장치의 변형예1을 설명하기 위한 모식도.
도 13은 본 발명을 적용한 반도체 장치의 변형예2를 설명하기 위한 모식도.
도 14는 본 발명을 적용한 반도체 장치의 변형예3을 설명하기 위한 모식도.
도 15는 종래의 반도체 장치를 설명하기 위한 모식도1.
도 16은 종래의 반도체 장치를 설명하기 위한 모식도2.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 장치 2 : 코어리스 기판
3 : 반도체 칩 4 : 밀봉 수지층
5 : 리드 6 : 솔더 볼
7, 9 : 커패시터 10 : 층간 절연막
10a : 최하층의 층간 절연막 11 : 배선층
11a : 이면의 배선층 12 : 비어 플러그
13 : 솔더 레지스트층 14 : 전극 패드
15 : 전극 패드 16a : 딤플
16b : 오목부 16c : 관통구멍
17 : TIM재 18 : 실 밴드재
21 : 유기 표면 보호 코팅재 22 : C4 범프
32 : 솔더 범프 40 : 언더필
50 : 구리 기판 52 : 레지스트막
62 : 비어 홀 70 : 시드층
72 : 레지스트막 200 : 상형
202 : 러너 204 : 흡인구멍
206 : 수지 성형면 207 : 칩 접촉면
212 : 플런저 214 : 포트
220 : 캐비티 230 : 릴리스 필름
240 : 수지 태블릿 241 : 밀봉 수지

Claims (5)

  1. 기판과,
    해당 기판에 표면을 페이스 다운한 상태에서 실장된 반도체 칩과,
    상기 기판의 반도체 칩 탑재 영역의 주변 영역에 마련된 보강재와,
    상기 반도체 칩과 고열전도성 재료를 통하여 접합됨과 함께 상기 보강재와 접착재료를 통하여 접합됨에 의해 상기 반도체 칩 및 상기 보강재상에 배치되고, 상기 보강재와의 접합면에 요철부가 마련된 방열판을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 방열판의 상기 보강재와의 접합면에, 상기 방열판의 주변 영역으로부터 중앙 영역을 향하여 그 깊이가 깊어지는 바닥이 있는 오목부가 마련된 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 방열판의 상기 보강재와의 접합면에, 관통구멍이 마련된 것을 특징으로 하는 반도체 장치.
  4. 제 1항, 제 2항 또는 제 3항에 있어서,
    상기 보강재의 상기 방열판과의 접합면에 요철부가 마련된 것을 특징으로 하는 반도체 장치.
  5. 배선 패턴이 마련된 기판에 표면을 페이스 다운한 반도체 칩을 플립 칩 실장하는 공정과,
    플립 칩 실장된 반도체 칩의 주변 영역에 보강재를 형성하는 공정과,
    상기 반도체 칩의 이면에 고열전도성 재료를 도포함과 함께 상기 보강재 표면에 접착재료를 도포한 후에, 반도체 칩 및 보강재상에, 상기 보강재와의 접합면에 요철부가 마련된 방열판을 접합하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101368719B1 (ko) * 2012-07-31 2014-03-03 주식회사 영일프레시젼 반도체 패키지용 방열판
KR20140074851A (ko) * 2012-12-10 2014-06-18 인텔 코포레이션 초박형 및 기타 로우-ｚ 제품을 가능하게 하는 랜드사이드 보강 캐패시터
KR20160121764A (ko) * 2015-04-09 2016-10-20 삼성전자주식회사 방열막을 구비한 반도체 패키지 및 그 제조방법

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102792441B (zh) * 2010-03-12 2016-07-27 富士通株式会社 散热结构及其制造方法
US20120104591A1 (en) * 2010-10-29 2012-05-03 Conexant Systems, Inc. Systems and methods for improved heat dissipation in semiconductor packages
US20130049188A1 (en) * 2011-08-25 2013-02-28 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TIM Within Recesses of MUF Material
US9287191B2 (en) * 2011-10-12 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
US9412717B2 (en) * 2011-11-04 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for molded underfills in flip chip packaging
US9006889B2 (en) 2011-11-11 2015-04-14 Skyworks Solutions, Inc. Flip chip packages with improved thermal performance
JP6008582B2 (ja) * 2012-05-28 2016-10-19 新光電気工業株式会社 半導体パッケージ、放熱板及びその製造方法
JP2014063844A (ja) * 2012-09-20 2014-04-10 Sony Corp 半導体装置、半導体装置の製造方法及び電子機器
KR102005234B1 (ko) 2012-09-25 2019-07-30 삼성전자주식회사 가이드 벽을 갖는 반도체 패키지
CN103021887B (zh) * 2012-12-31 2015-04-22 无锡中微高科电子有限公司 有散热要求fc电路的气密性封帽方法
US8901732B2 (en) * 2013-03-12 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package and method
US9831190B2 (en) 2014-01-09 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package with warpage control structure
JP6421432B2 (ja) * 2014-03-31 2018-11-14 日本電気株式会社 半導体装置およびその製造方法
JP6312527B2 (ja) * 2014-05-23 2018-04-18 新日本無線株式会社 放熱板を備えた電子部品の実装構造
JP6379815B2 (ja) * 2014-07-31 2018-08-29 富士電機株式会社 半導体装置およびその製造方法
US10155896B2 (en) 2015-06-30 2018-12-18 Laird Technologies, Inc. Thermal interface materials with low secant modulus of elasticity and high thermal conductivity
US10692797B2 (en) 2015-06-30 2020-06-23 Laird Technologies, Inc. Thermal interface materials with low secant modulus of elasticity and high thermal conductivity
US9828539B2 (en) 2015-06-30 2017-11-28 Laird Technologies, Inc. Thermal interface materials with low secant modulus of elasticity and high thermal conductivity
US10109547B2 (en) 2016-01-29 2018-10-23 Taiwan Semiconductor Manufacturing Company, Llc Semiconductor device and method of manufacture
US10420255B2 (en) * 2016-09-14 2019-09-17 Jtekt Corporation Electronic control device
DE102016117841A1 (de) * 2016-09-21 2018-03-22 HYUNDAI Motor Company 231 Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung
WO2018067150A1 (en) 2016-10-06 2018-04-12 Hewlett-Packard Development Company, L.P. Adhesive sealing of thermal interface materials
US10177060B2 (en) * 2016-10-21 2019-01-08 Powertech Technology Inc. Chip package structure and manufacturing method thereof
CN110476245B (zh) * 2017-03-31 2023-08-01 株式会社村田制作所 模块
US10529645B2 (en) * 2017-06-08 2020-01-07 Xilinx, Inc. Methods and apparatus for thermal interface material (TIM) bond line thickness (BLT) reduction and TIM adhesion enhancement for efficient thermal management
KR102442622B1 (ko) * 2017-08-03 2022-09-13 삼성전자주식회사 반도체 소자 패키지
JP2019057546A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体記憶装置
JP7000129B2 (ja) * 2017-11-15 2022-01-19 芝浦メカトロニクス株式会社 成膜装置
CN108520866A (zh) * 2018-04-27 2018-09-11 宁波江丰电子材料股份有限公司 焊接结构及半导体零件
JP2019200240A (ja) * 2018-05-14 2019-11-21 キヤノン株式会社 光プリントヘッドを備える画像形成装置
US11581240B2 (en) * 2018-12-21 2023-02-14 Intel Corporation Liquid thermal interface material in electronic packaging
US10643924B1 (en) * 2019-05-01 2020-05-05 Yuci Shen Heat-dissipating lid with reservoir structure and associated lidded flip chip package allowing for liquid thermal interfacing materials
US11621211B2 (en) * 2019-06-14 2023-04-04 Mediatek Inc. Semiconductor package structure
US11948855B1 (en) 2019-09-27 2024-04-02 Rockwell Collins, Inc. Integrated circuit (IC) package with cantilever multi-chip module (MCM) heat spreader
US11749631B2 (en) * 2020-05-20 2023-09-05 Apple Inc. Electronic package including a hybrid thermal interface material and low temperature solder patterns to improve package warpage and reliability
CN111863627B (zh) * 2020-06-29 2022-04-19 珠海越亚半导体股份有限公司 集成无源器件封装结构及其制作方法和基板
CN112599653B (zh) * 2020-12-04 2023-03-10 杭州大和热磁电子有限公司 一种适于冷热交变的热电模块及其制作方法
CN115116985A (zh) * 2021-03-19 2022-09-27 华为技术有限公司 用于抑制电磁辐射的芯片封装散热组件
US20220406681A1 (en) * 2021-06-18 2022-12-22 Taiwan Semiconductor Manufacturing Company Limited Package assembly including liquid alloy thermal interface material and methods of forming the same
CN114823573B (zh) * 2022-06-24 2022-09-09 威海市泓淋电力技术股份有限公司 一种散热型封装结构及其形成方法
TWI830448B (zh) * 2022-10-19 2024-01-21 同欣電子工業股份有限公司 晶片封裝結構及其製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5760465A (en) * 1996-02-01 1998-06-02 International Business Machines Corporation Electronic package with strain relief means
JP2814985B2 (ja) * 1996-04-25 1998-10-27 日本電気株式会社 固体電解コンデンサの製造方法
JPH10242355A (ja) * 1997-02-25 1998-09-11 Hitachi Ltd 半導体集積回路装置
JPH11345905A (ja) * 1998-06-02 1999-12-14 Mitsubishi Electric Corp 半導体装置
JP3070579B2 (ja) 1998-06-10 2000-07-31 日本電気株式会社 半導体装置の実装構造および実装方法
JP2000012744A (ja) * 1998-06-19 2000-01-14 Fujitsu Ltd 半導体装置及びその製造方法
JP3519285B2 (ja) * 1998-09-28 2004-04-12 松下電器産業株式会社 半導体装置
JP3395164B2 (ja) * 1998-11-05 2003-04-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体装置
JP3277996B2 (ja) * 1999-06-07 2002-04-22 日本電気株式会社 回路装置、その製造方法
US6233960B1 (en) * 1999-10-12 2001-05-22 International Business Machines Corporation Spot cooling evaporator cooling system for integrated circuit chip modules
JP2002151613A (ja) * 2000-11-09 2002-05-24 Kyocera Corp 半導体素子収納用パッケージ
TW574750B (en) * 2001-06-04 2004-02-01 Siliconware Precision Industries Co Ltd Semiconductor packaging member having heat dissipation plate
KR100446290B1 (ko) * 2001-11-03 2004-09-01 삼성전자주식회사 댐을 포함하는 반도체 패키지 및 그 제조방법
JP4568472B2 (ja) * 2002-11-29 2010-10-27 東レ・ダウコーニング株式会社 銀粉末の製造方法および硬化性シリコーン組成物
TWI278975B (en) * 2003-03-04 2007-04-11 Siliconware Precision Industries Co Ltd Semiconductor package with heatsink
JP4255842B2 (ja) * 2004-01-09 2009-04-15 パナソニック株式会社 半導体装置
JP4986435B2 (ja) * 2005-10-12 2012-07-25 株式会社ソニー・コンピュータエンタテインメント 半導体装置、半導体装置の作成方法
JP4155999B2 (ja) * 2006-06-02 2008-09-24 株式会社ソニー・コンピュータエンタテインメント 半導体装置および半導体装置の製造方法
CN101114624A (zh) * 2006-07-27 2008-01-30 矽品精密工业股份有限公司 散热型半导体封装件及其散热结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101368719B1 (ko) * 2012-07-31 2014-03-03 주식회사 영일프레시젼 반도체 패키지용 방열판
KR20140074851A (ko) * 2012-12-10 2014-06-18 인텔 코포레이션 초박형 및 기타 로우-ｚ 제품을 가능하게 하는 랜드사이드 보강 캐패시터
KR20160121764A (ko) * 2015-04-09 2016-10-20 삼성전자주식회사 방열막을 구비한 반도체 패키지 및 그 제조방법

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