CN115116985A - 用于抑制电磁辐射的芯片封装散热组件 - Google Patents

用于抑制电磁辐射的芯片封装散热组件 Download PDF

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Abstract

本申请提供一种用于抑制电磁辐射的芯片封装散热组件，涉及芯片技术领域。用于在不受散热器至PCB之间高度尺寸限定，能保障电磁辐射抑制效果。该芯片封装散热组件用于对芯片组进行封装及散热，该芯片封装散热组件包括：用于承载芯片组的基板、加固结构和散热器，加固结构和芯片组设置在基板的同一表面上，且加固结构环绕在芯片组的外围，散热器用于覆盖在芯片组的远离基板的一侧并与芯片组接触；其中，加固结构的与散热器相对的第一区域，和散热器的与加固结构相对的第二区域中的至少一个区域内开设有沿芯片组环绕的一层或者多层槽组，每层槽组包括一个或多个槽。采用槽形成的电磁辐射抑制结构可以避免受到这个芯片封装散热组件高度的影响。

Description

用于抑制电磁辐射的芯片封装散热组件
技术领域
本申请涉及芯片技术领域，尤其涉及一种用于抑制电磁辐射的芯片封装散热组件、电子设备、加固结构及散热器。
背景技术
随着芯片速率从10Gbps到25Gbps，再到56Gbps以及更高速率的演进，芯片辐射的电磁波也会不断增强，超过限值的电磁辐射对周围其他部件或者设备的正常工作造成影响，因此需要对辐射的电磁波进行抑制。
图1所示的结构中包含了用于对芯片辐射的电磁噪声进行抑制的电磁辐射抑制结构6，在该图1中，芯片22和加固结构24被承载在基板21的同一表面上，基板21电连接在印制电路板(printed circuit board，PCB)1上，电磁辐射抑制结构6设置在散热器25的朝向PCB1的表面上，这里的电磁辐射抑制结构6是通过在散热器25的朝向PCB1的表面生长金属柱而形成。
其中，电磁辐射抑制结构6是一种电磁带隙结构(electromagnetic band gap，EBG)，电磁辐射抑制结构6的朝向PCB1的表面形成理想磁导体(Perfect MagneticConductor，PMC)边界，PCB1的朝向散热器25的表面形成理想电导体(Perfect ElectricalConductor，PEC)边界，进而通过该电磁辐射抑制结构6抑制芯片辐射的电磁波朝外辐射。
然后，图1所示的方案的抑制效果会受散热器25与PCB1之间的高度尺寸的限定。例如，图2中的曲线Q1是图1中所示散热器25与PCB1之间的高度H＝5mm时的屏蔽效能(Shielding Effectiveness，SE)的曲线，曲线Q2是图1中所示散热器25与PCB1之间的高度H＝5.7mm时的SE的曲线，曲线Q3是图1中所示散热器25与PCB1之间的高度H＝6.5mm时的SE的曲线。由图2可以看出，该电磁带隙结构6的电磁屏蔽抑制效果随着高度H的增加，电磁屏蔽抑制效果严重衰减。
发明内容
本申请提供一种用于抑制电磁辐射的芯片封装散热组件、电子设备、加固结构及散热器，用于解决现有技术中存在着的芯片封装散热组件的电磁波抑制效果受散热器至PCB之间高度尺寸影响的问题。
为了解决上述技术问题，本申请采用如下技术方案：
第一方面，本申请提供了一种芯片封装散热组件，该芯片封装散热组件用于对芯片组进行封装及散热，该芯片封装散热组件包括：用于承载芯片组的基板、加固结构和散热器，加固结构和芯片组设置在基板的同一表面上，且加固结构环绕在芯片组的外围，散热器用于覆盖在芯片组的远离基板的一侧并与芯片组接触；其中，芯片组包括一个芯片或者多个堆叠的芯片，加固结构的与散热器相对的第一区域，和散热器的与加固结构相对的第二区域中的至少一个区域内开设有沿芯片组环绕的一层或者多层槽组，每层槽组包括一个或多个槽。本申请提供的芯片封装散热组件，通常在芯片封装散热组件中，加固结构和散热器由金属材料制得，通过在加固结构或者散热器结构中的至少一个结构上开槽，当电流通过该槽时，就会表现为一种并联谐振LC电路，该并联谐振LC电路在谐振频率附近，阻抗接近无穷大，等效为开路，可以抑制电流朝散热器或者加固结构的边缘扩散，进而抑制芯片辐射的电磁波朝空间辐射，形成一种电磁辐射抑制结构，起到电磁抑制效果。
另外，由于该槽开设在加固结构的与散热器相对的第一区域，和/或散热器的与加固结构相对的第二区域中，这样的话，散热器的与加固结构相对的面，和加固结构的与散热器相对的面中的一个面形成PMC边界，另一个面形成PEC边界，即使芯片组的与基板相垂直的方向尺寸较大，也不会影响PMC边界与PEC边界之间的距离，从而对该电磁辐射抑制结构(指的是槽)的电磁辐射抑制效果基本没有影响。所以，本申请实施例的提供的芯片封装散热组件中的电磁辐射抑制结构的结构简单，且电磁辐射抑制效果基本不会受到芯片高度尺寸的影响。
在第一方面可能的实现方式中，每层槽组的深度等于所要抑制的电磁波频率对应的波长的四分之一。基于电磁谐振机理，将槽的深度设计为等于所要抑制的电磁波频率对应的波长的四分之一，这样的话，可以很好的抑制相对应频率的电磁波。
在第一方面可能的实现方式中，至少一个区域内形成有多层槽组，且多层槽组沿远离芯片组的方向间隔设置。通过在加固结构和/或散热器上间隔设置多层槽组，这样一来，可以形成多个并联谐振LC电路，从而，会进一步地提高电磁辐射抑制效果。
在第一方面可能的实现方式中，多层槽组中的至少两层槽组的槽深不相等。比如，多层槽组包括两层槽组，其中一层槽组的深度等于所要抑制的第一电磁波频率对应的波长的四分之一，另一层槽组的深度等于所要抑制的第二电磁波频率对应的波长的四分之一，这样的话，多层槽组形成的电磁辐射抑制结构，就可以抑制多个不同频率的电磁波，以扩宽抑制频段，提高电磁辐射抑制效果。
在第一方面可能的实现方式中，至少一层槽组内填充有介电材料和导电材料中的至少一种。当在槽组内填充介电材料时，相比槽内为空气，可以降低所要抑制的电磁波的频率，以使该电磁辐射抑制可以应用于低频段的芯片组件中。当在槽组内填充导电材料时，可以引入更多的损耗，提高电磁辐射抑制效果。
在第一方面可能的实现方式中，至少一层槽组内填充有电磁屏蔽材料和电磁吸波材料中的至少一种。当在槽组内填充电磁屏蔽材料时，通过电磁屏蔽材料对电磁波的屏蔽，可以进一步地提高电磁辐射抑制效果；当在槽组内填充电磁吸波材料时，通过电磁吸波材料对投射到它表面的电磁波能量的吸收，也可以进一步地提高电磁辐射抑制效果。
在第一方面可能的实现方式中，至少一层槽组包括多个槽，且每相邻两个槽之间的间距为小于或等于所要抑制的电磁波频率对应的波长的四分之一。可以这样理解，若每相邻两个槽之间的间距大于所要抑制的电磁波频率对应的波长的四分之一时，无法对电磁辐射进行抑制，电磁波就可以穿过相邻两个槽之间的间隙辐射出去。
在第一方面可能的实现方式中，第二区域形成有一层或者多层槽组，且槽组是通过在散热器的与加固结构的相对的表面开槽形成。也就是说，通过在散热器的表面上开槽，以抑制芯片辐射的电磁波朝空间辐射，在大部分场景中，槽深度较小，基本在1mm左右，相比在散热器上设置金属环，以形成槽结构的方式，从制造工艺上讲，开槽相比设置金属环，更容易实现。
在第一方面可能的实现方式中，第一区域形成有一层或者多层槽组，且槽组是通过在加固结构的与散热器的相对的表面开槽形成。和上述在散热器上开槽的原因相同，在加固结构上开槽相比通过设置金属环形成槽的方式，更容易在工艺上实现。
在第一方面可能的实现方式中，加固结构的与散热器相对的第一区域，以及散热器的与加固结构相对的第二区域均形成有一层或者多层槽组，且加固结构上的一层或者多层槽组，与散热器上的一层或者多层槽组错开设置。这样的话，加固结构和散热器上的槽均可以起到电磁辐射抑制的效果。
在第一方面可能的实现方式中，加固结构上的一层或者多层槽组，相对散热器上的一层或者多层槽组，更靠近芯片组设置。可以这样理解，加固结构上的所有槽组位于靠近芯片组的一侧，散热器上的所有槽组位于远离芯片组的一侧。从制造工艺上讲，相比加固结构上的槽组和散热器上的槽组间隔布设，更容易实现。
在第一方面可能的实现方式中，加固结构上的一层或者多层槽组，相对散热器上的一层或者多层槽组，更远离芯片组设置。和上述加固结构上的所有槽组位于靠近芯片组的一侧，散热器上的所有槽组位于远离芯片组的一侧相同，可以降低制造工艺难度。在第一方面可能的实现方式中，加固结构包括多个子加固结构，且多个子加固结构沿芯片组的外围间隔设置，相邻两个子加固结构之间的间距为小于或等于所要抑制的电磁波频率对应的波长的四分之一。将加固结构设置成多个不连续的子加固结构，再将相邻两个子加固结构之间的间距为小于或等于所要抑制的电磁波频率对应的波长的四分之一，与上述的槽组相配合，可以进一步提高电磁辐射抑制效果。
在第一方面可能的实现方式中，当该芯片封装散热组件包括多层槽组的情况下，这些多层槽组的槽深呈线性变化。这样的话，可以进一步地扩宽抑制频段范围，提高电磁辐射抑制效果。
第二方面，本申请提供了一种电子设备，该电子设备包括：印制电路板、芯片组和芯片封装散热组件，芯片组设置在基板上，芯片组包括一个或者多个芯片，芯片封装散热组件为上述第一方面任一实施方式涉及的芯片封装散热组件，印制电路板与基板电连接。
本申请提供的电子设备，由于包括了上述第一方面任一实施方式的芯片封装散热组件。这样的话，散热器的与加固结构相对的面，和加固结构的与散热器相对的面中的一个面形成PMC边界，另一个面形成PEC边界，即使芯片的与基板相垂直的方向尺寸较大，也不会影响PMC边界与PEC边界之间的距离，从而对该电磁辐射抑制结构(指的是槽)的电磁辐射抑制效果基本没有影响。
在第二方面可能的实现方式中，印制电路板的与散热器相对的第三区域具有多个金属环，多个金属环环绕在基板的外围，相邻两个金属环之间形成一层第三槽组，第三槽组具有一层或者多层，每层第三槽组包括一个或沿芯片组环绕的多个槽。
通过在印制电路板上形成第三槽组，可以进一步地提高电磁辐射抑制效果。
在第二方面可能的实现方式中，第三槽组具有多层，且多层第三槽组沿远离基板的方向间隔设置。这样一来，可以形成多个并联谐振LC电路，从而，会进一步地提高电磁辐射抑制效果。
在第二方面可能的实现方式中，多层第三槽组中的至少两层第三槽组的槽深不相等。多层槽组形成的电磁辐射抑制结构，就可以抑制多个不同频率的电磁波，以扩宽抑制频段，提高电磁辐射抑制效果。
在第二方面可能的实现方式中，第三槽组内填充有介电材料、导电材料、电磁吸波材料以及电磁屏蔽材料中的至少一种。
当在第三槽组内填充介电材料时，相比槽内为空气，可以降低所要抑制的电磁波的频率，以使该电磁辐射抑制可以应用于低频段的芯片组件中。当在第三槽组内填充导电材料时，可以引入更多的损耗，提高电磁辐射抑制效果。当在第三槽组内填充电磁屏蔽材料时，通过电磁屏蔽材料对电磁波的屏蔽，可以进一步地提高电磁辐射抑制效果；当在第三槽组内填充电磁吸波材料时，通过电磁吸波材料对投射到它表面的电磁波能量的吸收，也可以进一步地提高电磁辐射抑制效果。
其中，本申请第二方面及第二方面各种可能的实现方式所能取得的效果可参见第一方面以及第一方面各种可能的实现方式的效果。
第三方面，本申请提供了一种加固结构，该加固结构用于芯片封装散热组件中，芯片封装散热组件包括：用于承载芯片组的基板、用于覆盖在芯片组的远离基板的一侧的散热器，该加固结构用于环绕在芯片组的外围，加固结构的用于与散热器相对的第一区域内形成有一层或者多层第一槽组，每层第一槽组包括一个或多个槽。
本申请提供的加固结构，可以应用在芯片封装散热组件中，并且与散热器相配合，以对芯片组辐射的电磁波进行抑制。
在第三方面可能的实现方式中，第一槽组的深度等于所要抑制的电磁波频率对应的波长的四分之一。
在第三方面可能的实现方式中，第一槽组内填充有介电材料、导电材料、电磁吸波材料以及电磁屏蔽材料中的至少一种。
在第三方面可能的实现方式中，第一槽组具有多层，多层第一槽组中的至少两层槽组的槽深不相等。
其中，本申请第三方面及第三方面各种可能的实现方式所能取得的效果可参见第一方面以及第一方面各种可能的实现方式的效果。
第四方面，本申请提供了一种散热器，该散热器用于芯片封装散热组件中，芯片封装散热组件包括：用于承载芯片组的基板、设置在基板上且环绕在芯片组的外围的加固结构，该散热器用于覆盖在芯片组的远离基板的一侧，散热器的用于与加固结构相对的第二区域内形成有一层或者多层第二槽组，每层第二槽组包括一个或多个槽。
本申请提供的散热器，也可以应用在芯片封装散热组件中，并且与加固结构相配合，以对芯片组辐射的电磁波进行抑制。
在第四方面可能的实现方式中，第二槽组的深度等于所要抑制的电磁波频率对应的波长的四分之一。
在第四方面可能的实现方式中，第二槽组内填充有介电材料、导电材料、电磁吸波材料以及电磁屏蔽材料中的至少一种。
在第四方面可能的实现方式中，第二槽组具有多层，多层第二槽组中的至少两层槽组的槽深不相等。
其中，本申请第四方面及第四方面各种可能的实现方式所能取得的效果可参见第一方面以及第一方面各种可能的实现方式的效果。
第五方面，本申请提供了一种电路板，该电路板用于承载设置有芯片组的基板，且该电路板与设置在芯片组一侧的散热器相对布设，其中，该电路板的与散热器相对的区域具有多个金属环，多个金属环环绕在基板的外围，相邻两个金属环之间形成一层第三槽组，第三槽组具有一层或者多层，每层第三槽组包括一个或沿芯片组环绕的多个槽。
本申请提供的电路板，比如，可以是印制电路板，通过在该电路板上形成多个金属环，以使相邻两个金属环之间形成槽，若将该电路板用于承载设置有芯片组的基板时，通过该槽覆盖在芯片组上的散热器相配合，以使电路板上的金属环的相对散热器的面成为PMC边界，散热器的相对线路板的面成为PEC边界，进而可以对芯片组辐射的电磁波进行抑制。
附图说明
图1为现有技术中具有电磁辐射抑制结构的电子设备的部分结构示意图；
图2为采用图1所示电磁辐射抑制结构，散热器至PCB之间不同时的屏蔽效能的测试曲线图；
图3为本申请实施例电子设备的部分结构示意图；
图4为本申请实施例电子设备的部分结构的详细示意图；
图5为图4的俯视图；
图6为本申请实施例电子设备的部分结构的分解图；
图7为本申请实施例加固结构的立体图；
图8为本申请实施例第一槽组的电磁辐射抑制原理图；
图9为本申请实施例电子设备的部分结构的详细示意图；
图10为本申请实施例电子设备的部分结构的详细示意图；
图11为本申请实施例电子设备的部分结构的详细示意图；
图12a为本申请实施例加固结构的结构示意图；
图12b为本申请实施例加固结构的结构示意图；
图12c为本申请实施例加固结构的结构示意图；
图12d为本申请实施例加固结构的结构示意图；
图12e为本申请实施例加固结构的结构示意图；
图13为本申请实施例电子设备的部分结构的详细示意图；
图14为本申请实施例电子设备的部分结构的详细示意图；
图15为本申请实施例电子设备的部分结构的详细示意图；
图16为本申请实施例电子设备的部分结构的详细示意图；
图17为本申请实施例第一槽组具有多个的示意图；
图18a为本申请实施例第一槽组的断面图；
图18b为本申请实施例第一槽组的断面图；
图18c为本申请实施例第一槽组的断面图；
图18d为本申请实施例第一槽组的断面图；
图18e为本申请实施例第一槽组的断面图；
图19为本申请实施例电子设备的部分结构的详细示意图；
图20为本申请实施例电子设备的部分结构的详细示意图；
图21为本申请实施例电子设备的部分结构的详细示意图；
图22为本申请实施例电子设备的部分结构的详细示意图；
图23a为本申请实施例电子设备的屏蔽效能的测试曲线图；
图23b为本申请实施例电子设备的屏蔽效能的测试曲线图；
图23c为本申请实施例电子设备的屏蔽效能的测试曲线图；
图24为本申请实施例电子设备的屏蔽效能的测试曲线图；
图25为本申请实施例电子设备的部分结构的详细示意图；
图26为本申请实施例电子设备的部分结构的详细示意图；
图27为本申请实施例电子设备的部分结构的详细示意图；
图28为本申请实施例电子设备的部分结构的详细示意图；
图29为本申请实施例电子设备的部分结构的详细示意图；
图30为本申请实施例电子设备的部分结构的详细示意图；
图31为本申请实施例电子设备的部分结构的详细示意图。
附图标记：
1-PCB；2-电子元器件；3-电连接结构；21-基板；22-芯片；23-可控塌陷芯片连接焊点；24-加固结构；25-散热器；261-环状槽组、第一槽组；261-第一层第一槽组、262-第二层第一槽组、263-第三层第一槽组；262-环状槽组、第二槽组；2621-第一层第二槽组；27-TIM层；28-填充层；29-盖板；5-第三槽组；6-电磁辐射抑制结构；7-金属环。
具体实施方式
本申请实施例提供一种电子设备。该电子设备可以是服务器(server)、数据中心(Data Center)，也可以是手机(mobile phone)、平板电脑(pad)、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)设备、增强现实(augmented reality，AR)，还可以是家用电器等设备。本申请实施例对上述电子设备的具体形式不做特殊限制。
图3所示的是一种电子设备的部分结构图，该电子设备包括印制电路板(printedcircuit board，PCB)1和芯片22，以及芯片封装散热组件。本申请中涉及的“芯片”可以是裸芯片(die)，也可以是通过塑封或者盖板等封装形式已经封装好的芯片，芯片可以是高速芯片，例如，速率大于10Gbps。该芯片封装散热组件用于对芯片22进行封装和散热。这里的芯片22可以是一个，也可以是多个，当具有多个芯片时，这些多个芯片沿与PCB1相垂直的方向堆叠，以构成芯片组。
图4所示的是图3的详细结构图，结合图3和图4，芯片封装散热组件包括基板21，芯片21被承载在基板21上，基板21通过电连接结构3与PCB1电连接，从而使得芯片22能够与PCB1上的其他芯片或者其他电子元器件2(例如晶体管、二极管、电阻、电容、电感等)实现互连。
在一个可选择的实施方式中，该电连接结构3可以是球阵列(ball grid array，BGA)。
在一些实施方式中，芯片22可以通过可控塌陷芯片连接焊点(controlledcollapse chip connection，C4)23集成在基板21上，也可以通过微凸点(micro bump，uBump)集成在基板21上。
继续结合图3和图4，该芯片封装散热组件还包括散热器25，该散热器设置在芯片22的远离基板21的一侧(即图中所示的芯片22的上表面)，并与芯片22接触，用于给芯片22散热。这里的散热器25可以是如图4所示的翅片型结构，也可以是其他结构。散热器25可以通过金属材料制得，比如，铁、铜等。
继续结合图4，散热器25通过导热界面材料(thermal interface material，TIM)层27覆盖在芯片22的上表面上。这样的话，芯片22散发的热量会通过TIM层27传导至散热器25上，通过具有较大热传导面积的散热器25将热量扩散出去，实现对芯片22的降温，保证芯片22的正常运行。尤其是对于具有较大功耗的芯片，或者对堆叠的多个芯片，散热效果更好。这样的封装形式可以称为裸片(die)封装。
此外，为了使散热器25与芯片22接触得更加牢固可靠，还可以通过连接件(图中未示出，例如可以是螺栓)将散热器25与PCB1固定。
在图4的裸片封装中，为了抑制芯片22和基板21因为热变形造成较大的翘曲，该芯片封装散热组件还包括设置在基板21上的加固结构24，且加固结构24环绕在芯片22的外围。示例的，加固结构24可以通过粘接胶(adhesive)层粘附在基板21上。在本申请中，加固结构是指由刚度比较大的材料(如金属)做成的结构，或者具有在应用过程中变形方向与基板21和芯片22变形方向相反的特性的结构。由于本申请一些实施例中会在加固结构中开槽，会对加固结构的性能造成一点影响，此时，可以通过材料的选择或者加厚加固材料等手段来弥补。加固结构24的具体实现为现有技术，本申请并不赘述，例如，可以选择合适的材料做成加强环(ring)的形式设置在芯片22周围的基板21上，形状也并不限定，通常可以是跟芯片形状类似的矩形，但也不限定使用其他形状。此外，加固结构也可以做成加强筋(rib)的形式(例如，由几段彼此独立的直线结构组成多个加强筋)设置在芯片22周围的基板21上。
在具体应用时，芯片组的各个芯片22会辐射电磁波，并且会通过加固结构与散热器之间的间隙传播出去。参见图4，以芯片组只包括一个芯片的情况为例，散热器25的朝向芯片22一侧的面，和加固结构24的朝向散热器24一侧的面之间具有间隙L，在实际应用中，由于散热器与加固结构通常都为金属结构，该间隙L会成为芯片辐射的电磁波朝外辐射的路径，也就是说，芯片22辐射的电磁波会从该间隙L穿过后往外辐射。
参见图4-图7，其中，图5是图4的俯视图，图6是图4的分解图，图7是加固结构24的立体图，为了抑制芯片22辐射的电磁波朝外部辐射，本实施例在加固结构24的与散热器25相对的第一区域内形成有沿芯片22环绕的一层或者多层环状槽组261，每层环状槽组包括一个或多个槽。其中，每层环状槽组可以包括一个或多个槽，如果只包括一个槽，则这个槽各个部分都是连通的，如果包括多个槽，则各个槽之间可以不连通，但整体上形成一个环状的结构。每层环状槽组形状可以是各种环状，例如，可以是矩形、圆形、多边形或者其他不规则的结构。参见图7，在图7所示的实施例中，共有两层环状槽组261，且每层环状槽组261只包括环绕在芯片的周围的一个槽。为了说明方便，本申请将位于加固结构中的环状槽称为第一槽组261。
参考图4，由于加固结构上具有第一槽组261，加固结构24的与散热器25相对的面形成PMC边界，散热器25的与加固结构24相对的面形成PEC边界。当芯片22辐射的电磁波穿过PMC边界和PEC边界之间时，会通过设置的第一槽组261将电磁波阻拦，以起到电磁辐射抑制作用。
具体的，图8示出了形成在加固结构24上的第一槽组261的电磁辐射抑制原理，在图8的(a)中，示出了包含有一个第一槽组261的加固结构的一部分，假设芯片处于图8的(a)结构的左侧，那么当芯片辐射的电磁波流经图8的(a)所示结构时，图8的(a)中的带有箭头的虚线示为电磁波流经的大概方向。当电磁波流经该第一槽组261时，会在第一槽组26的开口处形成电荷累积，因此可用电容C来描述，而电流在第一槽组261的底面和侧面之间来回流动，形成电流环路，因此可以用电感L来描述。也就是说，第一槽组261的底部金属面可等效为短路，该第一槽组261的开口处相当于开路。图8的(b)为图8的(a)形成的并联LC谐振电路。这样的话，该第一槽组261在谐振频率附近，阻抗无穷大，进而可以抑制电流朝加固结构24的边缘扩散，以使电磁波无法向自由空间辐射，起到电磁辐射抑制作用。
同时，本方案在PEC边界与PMC边界之间的距离在一定有效范围(如3.5mm)内都能取得好的效果，这样，即便出现芯片堆叠的方式，增加了PEC边界与PMC边界之间的距离，仍然能在不改变加固结构以及散热器结构的情况下取得好的效果。例如，参见图9，图9所示的实施例中，芯片封装散热组件用于对两个堆叠的裸芯片22进行封装和散热。这种场景下，即便由于裸芯片22数量的增加，使得散热器25与PCB1之间的间距由图4中的H1增大至图9中的H2，这两个距离通常仍会落入有效范围(例如，H1可以是1mm左右，H2为1.8mm左右)，因此，仍能能够抑制电磁辐射，同时，加固结构以及散热器结构也不需要改变，可以复用以前的设计，这样，设计简单，降低了成本。当然，如果实际中H2超过了有效范围(例如，大于3.5mm)，则可以通过增加加固结构24的高度尺寸T1，或者通过增加图9所示的散热器25的与加固结构24相对部分的高度尺寸T2等各种方式来减少PEC边界与PMC边界之间的距离，使得该距离仍然在有效范围内，从而起到抑制电磁辐射的效果。
图10所示了另一种电子设备的结构图，该电子设备的芯片封装散热组件包括多层形成在加固结构24上的第一槽组261，多层第一槽组261沿远离芯片22的方向间隔设置，这样一来，可以通过多层第一槽组261形成的多个并联LC谐振电路进一步提高电磁辐射抑制效果。
在图10中，多层第一槽组261的槽深相等，比如，要抑制的电磁波频率为f1时，那么，这些多层第一槽组261的槽深均等于电磁波频率为f1时所对应的波长的四分之一。这样，当频率为f1的电磁波传输到第一槽组261时，会跟第一槽组261发生LC谐振，形成高阻抗，阻挡电磁波向外辐射，从而很好地抑制了特定频率的电磁波。
图11所示了另一种电子设备的结构图，和图10相比，多层第一槽组的槽深不相等，比如，在图10中，示例了相邻的第一层第一槽组2611、第二层第一槽组2612和第三层第一槽组2613，且第一层第一槽组2611、第二层第一槽组2612和第三层第一槽组2613的槽深均不相等。比如，第一层第一槽组2611的槽深等于电磁波频率为f1时所对应的波长的四分之一，第二层第一槽组2612的槽深等于电磁波频率为f2时所对应的波长的四分之一，第三层第一槽组2613的槽深等于电磁波频率为f3时所对应的波长的四分之一，这样的话，就可扩宽所要抑制的电磁波的频带宽度，提高电磁辐射抑制效果。
基于上述实施例，当第一槽组261形成在加固结构24上时，加固结构24不仅抑制芯片22和基板21的翘曲程度，还兼顾有抑制电磁波辐射的作用，一个结构兼顾两种功能，尤其对于结构较小的芯片组件，具有很好的实用性能。
如图10和图11所示，本申请中，第一槽组261可以形成在加固结构24的与散热器25相对的第一区域，该第一槽组261是在加固结构24的朝向散热器25的表面开设(比如，刻蚀)形成。
加固结构24具有多种不同结构，比如，如图12a所示，加固结构24可以为矩形环状结构；再比如，如图12b所示，加固结构24可以为圆环结构；再比如，如图12c所示，加固结构24可以为多边形环状结构(如六边形)。
在上述的图12a、图12b和图12c所示的结构中，加固结构24都是围绕芯片的一体结构，并且，开设在加固结构24上的第一槽组261也是沿加固加固24的周向连续开设。
结合图12d，加固结构24是围绕芯片的一体结构，但是，第一槽组261是由多段不连通的槽形成，且每相邻两个槽之间具有间距d1。
还有，加固结构24也可以是图12e所示，加固结构24包括多个彼此独立的子加固结构241，这些多个子加固结构241沿芯片的外围间隔设置(也就是，不连续设计)，且每相邻两个子加固结构241之间的间距为d2。
需要说明的是：上述的图12d的间距d1和图12e的间距d2可以小于或者等于所要抑制电磁波频率所对应波长的四分之一，以防止电磁波从相邻两个子加固结构241之间穿过，以及防止电磁波从相邻两个槽之间穿过。
结合图12e，当子加固结构241环绕为矩形结构时，处于任一条边长上的相邻两个子加固结构241之间的间距d2小于或者等于所要抑制电磁波频率所对应波长的四分之一，处于相邻两边的夹角处的两个子加固结构241之间的间距d2可以沿图12e所示的X和Y方向进行分解，其中在X方向和Y方向上的分解量均要小于或者等于所要抑制电磁波频率所对应波长的四分之一。
继续结合图12e，当在该结构的加固结构上形成第一槽组261时，由于加固结构24是由多个彼此独立的子加固结构241形成，进而每一层第一槽组261也是由多个槽形成，并且和图12d相同，每相邻两个槽之间的间距可以小于等于所要抑制电磁波频率所对应波长的四分之一。
图13所示了另一种电子设备的结构图，在该电子设备中，散热器25的与加固结构24相对的第二区域形成有一个或多个环状槽组262，为了说明方便，本申请中称位于散热器中的一个或多个环状槽262为第二槽组262。第二槽组262的具体设置可参考第一槽组261的设置，例如，散热器25可以包括一层或多层第二槽组262，每层第二槽组262也可以包括一个或多个槽等。此外，每个槽组的形状以及包括多个槽时每个槽之间的距离等都可以参考上述有关第一槽组的描述。
图14所示了另一种电子设备的结构图，图14相比图13所示的结构相比，包含了堆叠的多个芯片22。
与图9所示的实施例类似，本实施例中，也形成PMC边界以及PEC边界。由图13和图14得知，由于第二槽组262开设在散热器25上，这样的话，散热器25的与加固结构24相对的面形成PMC边界，加固结构24的与散热器25相对的面形成PEC边界。由于一个或者多个第二槽组262的存在，基于跟第一槽组261抑制电磁辐射一样的原理，第二槽组26也能够抑制电磁辐射。此外，即使当裸芯片22的数量增加使得散热器25与PCB1之间的间距由图13中的H1增大至图14中的H2，H1和H2两个距离通常仍会落入电磁辐射抑制有效范围，因此，仍能能够抑制电磁辐射，和上述第一槽组261抑制电磁辐射一样，加固结构以及散热器结构也不需要改变，可以复用以前的设计，若H2超过了有效范围(例如，大于3.5mm)，也可以通过增加加固结构24的高度尺寸T1，或者通过增加图14所示的散热器25的与加固结构24相对部分的高度尺寸T2等各种方式来减少PEC边界与PMC边界之间的距离，使得该距离仍然在有效范围内，从而起到抑制电磁辐射的效果。
当多层第二槽组262形成在散热器25上时，可以如图15所示，多层第二槽组262的深度不相等，以扩宽所要抑制的电磁波的频段宽度，提高电磁辐射抑制效果。
若第二槽组262具有多层时，可以是沿着远离芯片22的方向，多层第二槽组262的槽深逐渐增大，或者，如图15所示，沿着远离芯片22的方向，多层第二槽组262的槽深逐渐减小。
在一些可实现的实施方式中，如图13、图14和图15所示，第二槽组262形成在散热器25的与加固结构24相对的第二区域，该第二槽组262是在散热器25的朝向加固结构24的表面开设(比如，刻蚀)形成。
第二槽组262形成在散热器25上，这样的话，散热器25上不仅具有对芯片进行散热的功能，还兼顾有抑制电磁波辐射的作用，同样的，也是一个结构兼顾两种功能。
图16所示了另一种电子设备的结构图，在该电子设备中，不仅在加固结构24的与散热器25相对的第一区域形成有第一槽组261，另外，在散热器25的与加固结构24相对的第二区域也形成有第二槽组262。
另外，如图16所示，当在加固结构24上具有第一槽组261，且在散热器25上还具有第二槽组262时，加固结构14上的一个或多个第一槽组261和散热器25上的一个或多个第二槽组262间隔设置。如图16所示，所有的第一槽组261位于一侧(图中为更靠近芯片的内侧)，所有的第二组位于另一侧(图中为更远离芯片的外侧)；在其他示例中，多个第一槽组261与多个第二槽组262也可以交叉间隔设置。
在上述所示的具有第一槽组或者第二槽组的电子设备中，当第一槽组或者第二槽组内为空气介质时，基于电磁谐振机理，将第一槽组261以及第二槽组262的深度设计为等于所要抑制的电磁波频率对应的波长的四分之一，这样的话，可以很好地抑制相对应频率的电磁波。
需要说明的是：本申请涉及的第一槽组和第二槽组的深度设计为等于所要抑制的电磁波频率对应的波长的四分之一指的是：第一槽组和第二槽组的深度完全等于所要抑制的电磁波频率对应的波长的四分之一；或者，第一槽组和第二槽组的深度接近所要抑制的电磁波频率对应的波长的四分之一，具体数据可以通过仿真或者测试来找到满足性能要求的具体值。
在具体加工时，如图17，第一槽组或者第二槽组中的槽的槽宽S可以为0.5mm至2mm，相邻层之间的两个槽组之间的间距d3可以是0.3mm至1mm。上述仅给出了槽宽S和相邻两个槽之间的间距d3一种可选择的实施例，当然，也可以选取其他数值。
在本申请的实施例中，对第一槽组261和第二槽组262的横断面的形状不做特殊限定，可以是图18a所示的矩形结构，也可以是图18b所示的扇形结构，也可以是图18c所示的圆形结构，也可以是图18d所示的三角形结构，也可以是图18e所示的梯形结构。当然，也可以是其他结构。
当第一槽组261和第二槽组262内为空气介质时，上述的图18a、图18b和图18c，以及图18d和图18e所示的槽深h为所要抑制的电磁波频率对应的波长的四分之一。
为了进一步提高电磁辐射抑制效果，可以在第一槽组261以及第二槽组262中的任意一个或者多个中填充具有介电材料的填充层28，比如，该介电材料可以采用钛酸钡(BaTiO3)、钛酸铅(PbTiO3)等。
在图19中，加固结构24上形成有第一槽组261，该第一槽组261内填充有具有介电材料的填充层28。
图20中，散热器25上形成有第二槽组262，该第二槽组262内填充有具有介电材料的填充层28。图21中，加固结构24上形成有第一槽组261，以及散热器25上形成有第二槽组262，该第一槽组261和第二槽组262内均填充有具有介电材料的填充层28。图22中，散热器25的朝向加固结构24的区域具有朝加固结构24延伸的多个金属环7，相邻两个金属环7之间形成第二槽组262，并且该第二槽组262内填充有具有介电材料的填充层28。
当上述的第一槽组261或者第二槽组262内填充有介电材料时，根据公式
Figure BDA0002985219380000101
槽深h不变时，相比槽内为空气时，相对介电常数εr增大，这样电磁辐射抑制的频率f0就会减小，从而使该电磁辐射抑制可以应用于更低频段的芯片组件中。
另外，可以根据公式
Figure BDA0002985219380000102
调节该介电材料的相对介电常数εr，或者改变槽深h，改变电磁辐射抑制的频率f0。上述公式中的C为光速。并且，介电材料的相对介电常数εr越大，电磁辐射抑制的频率f0越低，槽深h越大，电磁辐射抑制的频率f0越低。也就是说，在对相同频率的电磁波进行抑制时，采用填充有填充层的第一槽组的槽深比不填充填充层的槽深浅，从工艺角度讲，开设槽深较浅的槽会更容易一些，在一些可选择的实施方式中，槽深可以为1mm左右。
在具体实施时，示例的，芯片在f1至f2带宽内工作，这样的话，上述公式的
Figure BDA0002985219380000111
另外，也可以在第一槽组261以及第二槽组262中的任意一个或者多个中填充具有导电材料的填充层28，比如，填充石墨烯，导电橡胶等。利用导电材料引入更多的损耗，以提高电磁辐射抑制效果。
还有，在一些可选择的实施方式中，填充层28内不仅具有介电材料，也具有电导率小于10的导电材料，比如，石墨烯。
图23a、图23b和图23c给出了三种仿真数据。该仿真数据是当在加固结构上形成第一槽组时得到的。
图23a的分析结果如下：
在图23a中，曲线(11)为在槽深为1mm，且在第一槽组内填充电导率为1S/m(西门子/米)、相对介电常数为8的填充层时的屏蔽效能(Shielding Effectiveness，SE)的曲线。
在图23a中，曲线(12)为在槽深为1.5mm，且在第一槽组内填充电导率为1S/m、相对介电常数为8的填充层时的SE的曲线。
在图23a中，曲线(13)为在槽深为2mm，且在第一槽组内填充电导率为1S/m、相对介电常数为8的填充层时的SE的曲线。
由图23a中的曲线(11)、曲线(12)和曲线(13)可以看出，在电导率和相对介电常数相等时，槽深越深，抑制的频率越小。
图23b的分析结果如下：
在图23b中，曲线(21)为在槽深为2mm，且在第一槽组内填充电导率为1S/m、相对介电常数为4的填充层时的SE的曲线。
在图23b中，曲线(22)为在槽深为2mm，且在第一槽组内填充电导率为1S/m、相对介电常数为8的填充层时的SE的曲线。
在图23b中，曲线(23)为在槽深为2mm，且在第一槽组内填充电导率为1S/m、相对介电常数为12的填充层时的SE的曲线。
由图23b中的曲线(21)、曲线(22)和曲线(23)可以看出，在槽深和电导率相等时，相对介电常数越大，抑制的频率越小。
图23c的分析结果如下：
在图23c中，曲线(31)为在槽深为1mm，且在第一槽组内填充电导率为0S/m、相对介电常数为8的填充层时的SE的曲线。
在图23c中，曲线(32)为在槽深为1mm，且在第一槽组内填充电导率为1S/m、相对介电常数为8的填充层时的SE的曲线。
在图23c中，曲线(33)为在槽深为1mm，且在第一槽组内填充电导率为3S/m、相对介电常数为8的填充层时的SE的曲线。
在图23c中，曲线(34)为在槽深为1mm，且在第一槽组内填充电导率为5S/m、相对介电常数为8的填充层时的SE的曲线。
由图23c中的曲线(31)、曲线(32)和曲线(33)，以及曲线(34)可以看出，在槽深和相对介电常数相等时，电导率越大，抑制效果越好。
下述给出了一种包含有介电材料和导电材料的填充层，该介电材料为钛酸钡，该导电材料为石墨烯，在实施时，将钛酸钡和石墨烯与环氧树脂混合，可以通过调节钛酸钡占环氧树脂的质量比，调节相对介电常数，比如，如下表一所示。
表一
钛酸钡质量比 40％ 60％ 70％ 80％
相对介电常数 6.25 7.71 15.5 15.5
也就是说，随着钛酸钡所占质量比的增加，相对介电常数也逐渐增加，示例的，相对介电常数的调控范围为3至15。也可以通过调节石墨烯的质量比，调控电导率的范围，石墨烯的密度较小，因此可以比较精细的控制石墨烯的含量，以使电导率在几个S/m以内浮动，比如，石墨烯占环氧树脂的质量比为0.25％时，电导率约为1S/m。
在一些可以实现的实施方式中，在第一槽组内填充填充层时，可以包括下述步骤：
S1：将溶剂(比如，环氧树脂)和固化剂(比如，聚乙酸酯)按照一定比例混合(比如，按照2比1混合)。
S2：在包含有溶剂和固化剂的混合溶液中加入粉末的导电材料(比如，石墨烯或者导向橡胶)和粉末的介电材料(比如，钛酸钡或者钛酸铅)，并搅拌均匀。
S3：将步骤S2制得的溶液注入第一槽组内，比如，采用吸管或者其他注射装置。
S4：将填充有溶液的结构(比如，加固结构或者散热器)加热(比如，在温度为80℃下加热)，直至溶液凝固。
下述给出了采用图20所示的结构时，对最高速度为58Gbps的芯片进行电磁波噪声系数测试，并且PEC边界与PMC边界之间的距离为1.2mm，第一槽组261具有三层，每一层第一槽组261的槽深为1mm，每一层第一槽组261的槽宽为1mm，相邻两层第一槽组261之间的间距为0.5mm，第一槽组261的横断面为矩形，第一槽组261内的填充层的电导率为1S/m，相对介电常数为8。图24的曲线Q1为没有第一槽组时的电磁兼容性(electromagneticcompatibility，EMC)曲线，图24的曲线Q2为具有第一槽组时的EMC曲线，由两条曲线可以看出，当具有第一槽组，且第一槽组内具有电导率为1S/m，相对介电常数为8的填充层时，在频率为25GHz至30GHz区间，SE在10dB以上，相比现有的4dB左右，明显地提高了电磁辐射抑制效果。
在一些实施方式中，为了进一步提高电磁辐射抑制效果，还可以在第一槽组261以及第二槽组262中的任意一个或者多个中填充具有电磁吸波材料的填充层。这里的电磁吸波材料是指能吸收投射到它表面的电磁波能量的一类材料，比如，橡胶基吸波材料、树脂基吸波材料、泡沫基吸波材料等。
在另外一些实施方式中，为了进一步提高电磁辐射抑制效果，也可以在第一槽组261以及第二槽组262中的任意一个或者多个中填充具有电磁屏蔽材料的填充层。这里的电磁屏蔽材料是指能对两个空间区域之间进行金属的隔离、以控制电场、磁场和电磁波由一个区域对另一个区域的感应和辐射的一类材料，比如，导电海绵、导电胶条、屏蔽簧片等。
综上所述，填充层中的材料可以包括介电材料、导电材料、电磁吸波材料和电磁屏蔽材料中的一种，或者至少两种的组合。
图25给出了另一种电子设备的结构图，该电子设备包括基板21、芯片22和散热器25，以及盖板(lid)29。芯片22设置在基板21的表面上，盖板24通过TIM层27覆盖在芯片22的上表面上，散热器25再通过TIM层27覆盖在盖板29的表面上，并且盖板29与基板21相对固定。这种基于盖板的封装形式属于非裸片(die)封装的一种。
继续结合图25，盖板29的朝向基板21的表面形成多个金属环7，相邻两个金属环7之间形成槽，且槽内可以填充填充层28。当槽内没有填充层时，槽的槽深等于所要抑制的电磁波频率所对应的波长的四分之一；当槽内具有填充层时，可以通过调节电导率和相对介电常数，调节所要抑制的电磁波频率。
在另外一些可选择的实施方式中，图25中的槽可以是在盖板29的表面刻蚀形成。
基于上述各实施例，如图26所示，在另一个实施例中，还可以在PCB1上形成一层或者多层第三槽组5，具体的，通过在PCB1上形成多个金属环7，相邻两个金属环7之间可以形成所示的一层第三槽组5。该第三槽组5也可以用于抑制电磁波辐射，原理和上述第一槽组261和第二槽组262抑制电磁波辐射的原理是相同的，在此不再赘述。另外，如图27所示，也可以在第三槽组5内填充具有介电材料、导电材料、电磁吸波材料和电磁屏蔽材料中至少一种的填充层28。
第一槽组与第二槽组中的至少一个可以与第三槽组5配合使用，例如，在图28中，不仅在PCB1上形成第三槽组5，加固结构24上也形成第一槽组261，第一槽组261和第三槽组5内均具有填充层28。再例如，在图29中，不仅在PCB1上形成第三槽组5，散热器25上也形成第二槽组262，第二槽组262和第三槽组5内均具有填充层28。
第三槽组的设计原理与第一槽组和第二槽组类似，例如，在一些可选择的实施方式中，多层第三槽组5的槽深可以相等。在另外一些可选择的实施方式中，为了扩宽抑制频段宽度，也可以将多层第三槽组5的槽深设计的不相等。
在另外一些可选择的实施方式中，封装基板21的朝向散热器25的表面上具有金属层形成的地平面，进而，如图30所示，可以在散热器25的朝向封装基板21的表面上形成第二槽组262，如此一来，散热器25的与封装基板21相对的面形成PMC边界，封装基板21的与PMC边界相对的地平面形成PEC边界。
另外，如图31所示，可以在第二槽组262内填充填充层28，该填充层28的材料上述已经进行描述，在此不再赘述。
基于上述各实施例，本申请实施例给出了一种散热器，该散热器可以用于给上述涉及的电子设备中的芯片进行散热，不仅可以用于对裸芯片进行散热，还可以用于对非裸芯片散热，这里的散热器为了对芯片辐射的电磁波进行抑制，可以在散热器的朝向芯片的表面上开设第一槽组，该第一槽组的设置方式可以参照上述各实施例进行设置，在此不再赘述。
基于上述各实施例，本申请实施例给出了一种加固结构，该加固结构可以设置在用于承载芯片的基板上，并且环绕芯片设置，以抑制芯片和基板的翘曲，另外，也可以在加固结构的远离基板的表面上开设第二槽组，以对芯片辐射的电磁波进行抑制，对于该第二槽组的设置方式也可以参照上述的各实施例，在此也不再赘述。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种芯片封装散热组件，用于对芯片组进行封装及散热，其特征在于，包括：
基板，用于承载所述芯片组，所述芯片组包括一个或多个芯片；
加固结构，所述加固结构和所述芯片组设置在所述基板的同一表面上，且所述加固结构环绕在所述芯片组的外围；
散热器，用于在所述芯片组的远离所述基板的一侧并与所述芯片组接触；
其中，所述加固结构的与所述散热器相对的第一区域和所述散热器的与所述加固结构相对的第二区域中的至少一个区域内形成有环绕所述芯片组的一层或者多层槽组，每层所述槽组包括一个或多个槽。
2.根据权利要求1所述的芯片封装散热组件，其特征在于，所述至少一个区域内形成有多层所述槽组，且多层所述槽组沿远离所述芯片组的方向间隔设置。
3.根据权利要求2所述的芯片封装散热组件，其特征在于，多层所述槽组中的至少两层槽组的槽深不相等。
4.根据权利要求1-3中任一项所述的芯片封装散热组件，其特征在于，每层所述槽组的深度等于所要抑制的电磁波频率对应的波长的四分之一。
5.根据权利要求1-4中任一项所述的芯片封装散热组件，其特征在于，至少一层所述槽组内填充有介电材料、导电材料、电磁吸波材料以及电磁屏蔽材料中的至少一种。
6.根据权利要求1-5中任一项所述的芯片封装散热组件，其特征在于，所述第二区域形成有一层或者多层所述槽组，且所述槽组是通过在所述散热器的与所述加固结构的相对的表面开槽形成。
7.根据权利要求1-6中任一项所述的芯片封装散热组件，其特征在于，所述第一区域形成有一层或者多层所述槽组，且所述槽组是通过在所述加固结构的与所述散热器的相对的表面开槽形成。
8.根据权利要求1-7中任一项所述的芯片封装散热组件，其特征在于，所述第一区域以及所述第二区域均形成有一层或者多层所述槽组，且所述加固结构上的一层或者多层所述槽组，与所述散热器上的一层或者多层所述槽组错开设置。
9.根据权利要求1-8中任一项所述的芯片封装散热组件，其特征在于，所述加固结构包括多个子加固结构，且所述多个子加固结构沿所述芯片组的外围间隔设置，相邻两个所述子加固结构之间的间距小于或等于所要抑制的电磁波频率对应的波长的四分之一。
10.一种电子设备，其特征在于，包括：
印制电路板；
如权利要求1-9中任一项所述的芯片封装散热组件；以及
芯片组，所述芯片组包括一个或者多个芯片，所述芯片组设置在所述基板上；
其中，所述印制电路板与所述基板电连接。
11.根据权利要求10所述的电子设备，其特征在于，所述印制电路板的与所述散热器相对的第三区域具有多个金属环，所述多个金属环环绕在所述基板的外围，相邻两个所述金属环之间形成一层第三槽组，所述第三槽组具有一层或者多层，每层所述第三槽组包括一个或沿所述芯片组环绕的多个槽。
12.根据权利要求11所述的电子设备，其特征在于，所述第三槽组具有多层，且多层所述第三槽组沿远离所述基板的方向间隔设置。
13.根据权利要求11或12所述的电子设备，其特征在于，多层所述第三槽组中的至少两层第三槽组的槽深不相等。
14.根据权利要求11-13中任一项所述的电子设备，其特征在于，所述第三槽组内填充有介电材料、导电材料、电磁吸波材料以及电磁屏蔽材料中的至少一种。
15.一种加固结构，用于芯片封装散热组件中，所述芯片封装散热组件包括：用于承载芯片组的基板、用于覆盖在所述芯片组的远离所述基板的一侧的散热器，其特征在于，所述加固结构用于环绕在所述芯片组的外围，所述加固结构的用于与所述散热器相对的第一区域内形成有一层或者多层第一槽组，每层所述第一槽组包括一个或多个槽。
16.根据权利要求15所述的加固结构，其特征在于，所述第一槽组的深度等于所要抑制的电磁波频率对应的波长的四分之一。
17.根据权利要求15或16所述的加固结构，其特征在于，所述第一槽组内填充有介电材料、导电材料、电磁吸波材料以及电磁屏蔽材料中的至少一种。
18.一种散热器，用于芯片封装散热组件中，所述芯片封装散热组件包括：用于承载芯片组的基板、设置在所述基板上且环绕在所述芯片组的外围的加固结构，其特征在于，所述散热器用于覆盖在所述芯片组的远离所述基板的一侧，所述散热器的用于与所述加固结构相对的第二区域内形成有一层或者多层第二槽组，每层所述第二槽组包括一个或多个槽。
19.根据权利要求18所述的散热器，其特征在于，所述第二槽组的深度等于所要抑制的电磁波频率对应的波长的四分之一。
20.根据权利要求18或19所述的散热器，其特征在于，所述第二槽组内填充有介电材料、导电材料、电磁吸波材料以及电磁屏蔽材料中的至少一种。
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US6552267B2 (en) * 2001-08-13 2003-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic assembly with stiffening member
US20040037059A1 (en) * 2002-08-21 2004-02-26 Leon Stiborek Integrated circuit package with spacer
TWI247395B (en) * 2004-03-09 2006-01-11 Siliconware Precision Industries Co Ltd Semiconductor package with heatsink and method for fabricating the same and stiffener
JP2010103244A (ja) * 2008-10-22 2010-05-06 Sony Corp 半導体装置及びその製造方法
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