KR101829392B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 그 제조 방법을 제공한다. 이 반도체 패키지는 칩 실장 영역 및 주변 영역을 가지고, 주변 영역에 형성된 그라운드층을 포함하는 패키지 기판, 패키지 기판의 칩 실장 영역에 형성된 제 1 솔더볼들, 패키지 기판의 주변 영역에 형성되고 그라운드층과 접하는 제 2 솔더볼들, 패키지 기판의 칩 실장 영역에 적층되는 적어도 하나의 반도체 칩, 및 패키지 기판의 주변 영역과 접하고 반도체 칩을 덮는 패키지 캡(Package cap)을 포함하되, 패키지 캡은 제 2 솔더볼들과 전기적으로 연결된다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method of forming the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 제품이 소형화, 슬림화, 고밀도화 되는 추세에 따라 인쇄회로 기판도 함께 소형화와 슬림화가 동시에 진행되고 있다. 또한, 전자기기의 휴대화와 더불어 다기능, 고용량의 데이터 송수신 등으로 인쇄 회로 기판의 설계가 복잡해지고 고난이도의 기술이 요구되고 있다. 이에 따라 전원회로, 접지회로 및 신호회로 등이 형성되는 다층 인쇄회로 기판에 대한 수요가 증대되고 있다.
다층 인쇄회로 기판 상에 중앙처리 장치나 전력 집적 회로와 같은 다양한 반도체 칩들이 장착된다. 이러한 반도체 칩들에서는 동작 중에 고온의 열이 발생될 수 있다. 이러한 고온의 열에 의해 반도체 칩에 과부하가 발생하여 오동작을 유발할 수 있다.
한편, 인쇄회로 기판 상에 복수개의 반도체 칩들 및 반도체 장치들이 내장됨에 따라, 이들 사이에 전자파 장해(Electromagnetic interference; EMI)이 발생할 수 있다. 이 전자기 간섭에 의해 인접한 반도체 칩들 및 반도체 장치들에 역시 오동작이 유발될 수 있다.
본 발명이 해결하려는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예는 반도체 패키지의 제조 방법을 제공한다. 이 제조 방법은 칩 실장 영역 및 주변 영역을 가지고, 상기 주변 영역 내에 형성되는 그라운드층을 포함하는 패키지 기판을 형성하는 단계, 상기 칩 실장 영역에 제 1 솔더볼들 및 상기 주변 영역에 제 2 솔더볼들을 형성하는 단계, 상기 칩 실장 영역 에 반도체 칩을 실장하는 단계, 및 상기 주변 영역의 상기 제 2 솔더볼들과 전기적으로 연결되며, 상기 반도체 칩을 덮도록 패키지 캡을 씌우는 단계를 포함할 수 있다.
상기 주변 영역에 제 2 솔더볼들을 형성하는 단계는 상기 패키지 기판의 주변 영역에 상기 그라운드층 영역을 노출(open)시키는 절연막을 형성하는 단계 및 상기 그라운드층 상에 제 2 솔더볼들을 형성하는 단계를 포함하되, 상기 제 2 솔더볼들은 상기 칩 실장 영역 상에 제 1 솔더볼들과 동시에 형성될 수 있다.
상기 반도체 칩을 실장하는 단계는 상기 패키지 기판의 칩 실장 영역에 형성된 제 1 솔더볼들과 상기 반도체 칩을 접합하는 단계 및 상기 반도체 칩과 상기 패키지 기판 사이의 공간을 채우는 언더필(underfill) 수지막을 형성하는 단계를 포함할 수 있다. 상기 패키지 캡을 씌우는 단계는 상기 패키지 기판 상에 절연성 접착 패턴을 개재하여 상기 패키지 캡을 고정하는 단계를 포함할 수 있다.
본 발명의 다른 실시예는 반도체 패키지를 제공한다. 이 반도체 패키지는 칩 실장 영역 및 주변 영역을 가지고, 상기 주변 영역에 형성된 그라운드층을 포함하는 패키지 기판, 상기 패키지 기판의 칩 실장 영역에 형성된 제 1 솔더볼들, 상기 패키지 기판의 주변 영역에 형성되고 상기 그라운드층과 접하는 제 2 솔더볼들, 상기 패키지 기판의 칩 실장 영역에 적층되는 적어도 하나의 반도체 칩, 상기 패키지 기판의 주변 영역과 접하고, 상기 반도체 칩을 덮는 패키지 캡(Package cap)을 포함하되, 상기 패키지 캡은 상기 제 2 솔더볼들과 전기적으로 연결될 수 있다.
상기 패키지 기판은 적층된 다층의 절연막들을 포함할 수 있으며, 신호패턴 또는 전원층을 포함할 수 있다. 상기 제 2 솔더볼들은 상기 패키지 기판의 주변 영역의 적어도 양 측면에 형성되고, 일 측면에는 적어도 2개의 상기 솔더볼들이 형성될 수 있다. 상기 패키지 캡은 전도성 금속으로 이루어질 수 있다. 상기 반도체 패키지는 상기 패키지 기판과 상기 패키지 캡 사이에 개재되는 절연성 접착 패턴을 더 포함할 수 있으며, 상기 반도체 칩 상에 형성되고 상기 패키지 캡과 접하는 열 경계 물질(Thermal interface material) 막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 패키지 기판의 그라운드층과 전기적으로 연결되는 패키지 캡을 포함하여, 고온의 열을 방출하기가 쉽고 외부에서 내부로 또는 내부에서 외부로 전자파가 전달되는 것을 막는 차폐 기능을 할 수 있다. 이로써, 반도체 칩의 오동작을 막아 신뢰성을 향상시킬 수 있다. 또한 상기 패키지 캡에 의해 패키지 기판의 뒤틀림(warpage)을 막을 수 있다. 이로써, 반도체 모듈(module) 레벨이나 모기판(mother board) 레벨에서 전자파 차폐나 열 방출을 위한 추가 작업을 필요로 하지 않아 후속 조립 공정을 단순화시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지에서는 패키지 캡과 패키지 기판을 솔더볼들로 연결하고 접착 패턴에 의해 고정시킨다. 이로써 패키지 기판, 모듈기판, 모기판에 쉴드캔, 또는 열 싱크판을 위한 구멍을 형성할 필요가 없어 디자인 변경을 필요로 하지 않는다.
본 발명의 다른 실시예에 따른 반도체 패키지에서는 솔더입자와 접착수지를 포함하는 혼합막을 이용해 반도체 칩 및 패키지 캡을 패키지 기판에 연결한다. 상기 솔더입자들은 노출된 금속 패턴들의 상부면 뿐만 아니라 양측벽에도 부착되어 넓은 면적에 접촉됨으로써, 잔류하는 솔더 입자들에 의한 전기적 단락(Short), 누설 전류등의 문제점을 해결할 수 있으며, 커플링 효과에 의한 신호간섭등의 영향을 줄일 수 있다. 이로써 더욱 신뢰성 있는 반도체 패키지를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도인다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위해 도 7의 일부분을 확대한 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지(100)는 패키지 기판(200) 상에 실장된 적어도 하나의 반도체 칩(300)을 포함한다. 상기 패키지 기판(200) 상에서 상기 반도체 칩(300)은 패키지 캡(400)으로 덮인다.
상기 패키지 기판(200)은 칩 실장 영역(200a) 및 주변 영역(200b)를 가질 수 있다. 상기 칩 실장 영역(200a)은 상기 반도체 칩(300)이 실장되는 영역일 수 있으며, 상기 주변 영역(200b)는 상기 패키지 캡(400)이 상기 패키지 기판(200)과 접하는 영역일 수 있다. 상기 주변 영역(200b) 영역 상에 제 2 솔더볼들(20)이 형성될 수 있다. 상기 제 2 솔더볼들(20)은 상기 패키지 기판의 주변 영역의 적어도 일 측면에 형성될 수 있으며, 상기 일 측면에는 적어도 2개의 상기 솔더볼들(20)이 형성될 수 있다.
상기 패키지 기판(200)은 다층으로 구성된 인쇄회로기판일 수 있다. 상기 패키지 기판(200)은 복수층의 절연막들(201)을 포함한다. 상기 절연막들(201) 중에 최하위층에 위치하는 절연막 하부면에는 제 1 신호패턴들(202)이 배치될 수 있다. 상기 제 1 신호패턴들(202)은 패키지 캡 연결용 신호패턴, 칩 접지전압용 신호패턴, 또는 전원전압용 신호패턴을 포함할 수 있다. 상기 절연막들(201) 중에 최상층에 위치하는 절연막 상에는 제 2 신호패턴들(203)이 배치될 수 있다. 상기 제 2 신호패턴들(203)은 패키지 캡 연결용 신호패턴, 칩 접지전압용 신호패턴, 또는 전원전압용 신호패턴을 포함할 수 있다. 상기 절연막들(201) 사이에는 전원층(power layer, 204)이 배치될 수 있다.
상기 패키지 기판(200)의 상부면에는 그라운드층(206)이 배치될 수 있다. 상기 그라운드층(206)은 상기 패키지 기판(200)의 주변 영역(도 2의 200b) 영역에 형성될 수 있다. 상기 그라운드층(206)은 상기 패키지 캡(400)과 전기적으로 연결되어 접지하는 기능을 할 수 있다.
상기 제 1 신호패턴들(202), 상기 제 2 신호패턴들(203), 상기 전원층(power layer, 204), 또는 상기 그라운드층(206)은 도전막으로 형성될 수 있다. 상기 패키지 기판(200)은 상기 절연막들(201)을 관통하는 복수의 패키지 기판 관통비아들(205)을 포함할 수 있다. 상기 패키지 기판 관통비아들(205)은 패키지 캡 연결용 관통비아, 칩 접지전압용 관통 비아, 또는 전원전압용 관통비아를 포함할 수 있다.
상기 제 1 신호패턴들(202) 하부에는 외부 솔더볼들(210)이 부착된다. 상기 외부 솔더볼들(210)은 패키지 캡 연결용 외부 솔더볼, 칩 접지전압용 외부 솔더볼, 또는 전원전압용 외부 솔더볼을 포함할 수 있다.
상기 패키지 기판(200) 상에 상기 반도체 칩(300)이 형성된다. 상기 반도체 칩(300)은 복수개가 차례로 적층되어 형성될 수 있다. 일례로, 상기 반도체 칩(300)은 제 1 반도체 칩(300a) 및 제 2 반도체 칩(300b)을 포함할 수 있다. 상기 제 2 반도체 칩(300b)은 상기 제 1 반도체 칩(300a) 상에 형성되되, 상기 제 1 반도체 칩(100) 보다 좁은 폭을 가질 수 있다. 상기 제 2 반도체 칩(300b)과 상기 제 1 반도체 칩(300a)의 경계 영역(303)은 내부 솔더볼들(미도시)에 의해 전기적으로 연결될 수 있으며, 상기 내부 솔더볼들 사이의 공간은 언더필 수지막으로 채워질 수 있다. 상기 제 1 반도체 칩(300a)은 로직 칩일 수 있고, 상기 제 2 반도체 칩(300b)은 메모리 칩일 수 있다. 상기 반도체 칩(300)은 상기 패키지 기판(200) 상에 플립칩 본딩 방식으로 실장될 수 있다.
상기 제 1 반도체 칩(300a)의 칩 볼랜드(11)는 상기 제 1 반도체 칩(300a) 하부면에 형성되어 상기 제 2 신호패턴들(203)과 전기적으로 연결될 수 있다. 상기 칩 볼랜드(11)와 상기 제 2 신호패턴들(203) 사이에는 제 1 솔더볼들(10)이 형성될 수 있다. 상기 제 1 솔더볼들(10)에 의해 상기 반도체 칩(300)은 상기 패키지 기판(200)과 전기적으로 연결될 수 있다. 상기 제 1 솔더볼들(10) 사이의 공간은 언더필 수지막(12)으로 채워질 수 있다. 상기 반도체 칩(300)의 상부면과 측면은 몰딩막(301)으로 덮일 수 있다. 상기 몰딩막(301)은 에폭시 수지 계열의 물질로 이루어질 수 있다.
상기 반도체 칩(300) 상에 상기 패키지 캡(400)이 형성된다. 상기 패키지 캡(400)은 금속으로 형성될 수 있다. 상기 패키지 캡(400)은 상기 패키지 기판(200)과 전기적으로 연결되고, 상기 반도체 칩(300)을 덮도록 형성될 수 있다. 상기 패키지 캡(400)과 상기 제 2 반도체 칩(300b) 사이, 상기 패키지 캡(400)과 상기 몰딩막(301) 사이에는 열 경계 물질(Thermal interface material) 막(302)이 개재될 수 있다. 상기 열 경계 물질 막(302)은 열성(Thermal) 유지(油脂, grease), 에폭시 물질, 또는 인듐 등의 금속 고체 입자들을 포함할 수 있다. 상기 열 경계 물질 막(302)은 저온에서는 고상을 유지하다가 고온에서 액상으로 변할 수 있다. 상기 열 경계 물질막(302)은 접착성 및/또는 도전성을 가질 수 있다.
상기 패키지 기판(200)과 상기 패키지 캡(400)이 접하는 영역에 제 2 솔더볼들(20)이 형성될 수 있다. 상기 제 2 솔더볼들(20)은 상기 패키지 기판(200)의 주변 영역 영역에서, 상기 패키지 캡(400)의 하단부와 상기 그라운드층(206) 사이에 형성될 수 있다. 상기 제 2 솔더볼들(20)에 의해 상기 패키지 캡(400)과 상기 패키지 기판(200)이 전기적으로 연결될 수 있다.
상기 패키지 기판(200)과 상기 패키지 캡(400) 사이에 패키지 접착 패턴(21)이 개재될 수 있다. 상기 패키지 접착 패턴(21)은 상기 제 2 솔더볼들(20)에 의해 연결된 빈 공간을 매울 수 있다. 상기 패키지 접착 패턴(21)은 상기 패키지 캡(300)을 상기 패키지 기판(200) 상에 접착 및 고정시키는 역할을 할 수 있다. 상기 패키지 접착 패턴(21)은 절연성 물질을 포함할 수 있다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타내는 단면도들이다.
도 3을 참조하면, 상기 패키지 기판(200)이 제공된다. 상기 패키지 기판(200)은 다층으로 구성된 인쇄회로기판일 수 있다. 상기 패키지 기판(200)은 복수층의 절연막들(201)을 포함할 수 있으며, 상기 절연막들(201)의 상부면에 상기 제 2 신호패턴들(203) 및 상기 그라운드층(206)이 형성될 수 있다. 상기 제 1 신호패턴들(202)들은 상기 관통비아들(205)을 통해 상기 전원층(204) 또는 상기 제 1 신호패턴들(202)과 연결될 수 있다. 상기 그라운드층(206)은 상기 패키지 기판(200)의 주변 영역 영역에 형성될 수 있다. 상기 패키지 기판(200)의 하부에 외부 솔더볼들(210)을 부착시킨다. 상기 외부 솔더볼들(210)은 상기 제 1 신호패턴들(202)과 접하도록 형성될 수 있다. 상기 외부 솔더볼들(210)은 상기 제 1 및 제 2 솔더볼들(10, 20)을 형성하는 단계에서 함께 형성될 수도 있으며, 상기 패키지 캡(400)을 씌운 후에 형성될 수도 있다.
도 4를 참조하면, 상기 제 2 신호패턴들(203) 및 상기 그라운드층(206) 상에 상기 절연막(201)이 형성된다. 이 때, 상기 제 2 신호패턴들(203) 및 상기 그라운드층(206)은 상기 제 1 및 제 2 솔더볼들(10, 20)과 접하기 위하여 외부로 노출되어 형성된다. 상기 제 2 신호패턴들(203) 및 상기 그라운드층(206)은 PSR (Photo Solder Resist) 공정으로 노출될 수 있다. 즉, 상기 제 2 신호패턴들(203) 및 상기 그라운드층(206)을 제외한 영역에 마스크를 씌우고 PSR (Photo Solder Resist) 공정을 수행하여 상기 패키지 기판(200)의 상부면에 상기 제 2 신호패턴들(203) 및 상기 그라운드층(206)을 노출시킬 수 있다.
노출된 상기 제 2 신호패턴들(203) 상에 제 1 솔더볼들(10)이 형성되고, 상기 그라운드층(206) 상에 제 2 솔더볼들(20)이 형성된다. 상기 제 1 및 제 2 솔더볼들(10, 20)은 함께 형성될 수 있다.
도 5를 참조하면, 상기 제 1 솔더볼들(10) 상에 상기 반도체 칩(300)이 형성될 수 있다. 상기 반도체 칩(300)의 하부면에는 상기 볼랜드(11)가 형성되어, 상기 제 1 솔더볼들(10)과 접할 수 있다. 이로써, 상기 패키지 기판(200)과 상기 반도체 칩(300)은 상기 제 1 솔더볼들(10)에 의해 전기적으로 연결될 수 있다. 상기 반도체 칩(300)은 플립칩 본딩 방식으로 실장될 수 있다. 상기 제 1 솔더볼들(10)이 형성된 상기 반도체 칩(300)과 상기 패키지 기판(200) 사이에는 상기 언더필 수지막(12)이 형성될 수 있다.
상기 제 2 솔더볼들(20)이 형성된 영역에 상기 패키지 접착 패턴(21)이 개재될 수 있다. 상기 패키지 접착 패턴(21)은 상기 제 2 솔더볼들(20)이 형성된 상기 패키지 기판(200)의 주변 영역 영역에 형성되어, 상기 패키지 기판(200)과 상기 패키지 캡(400) 사이를 고정하는 역할을 할 수 있다.
상기 반도체 칩(300) 측면에 몰딩막(301)을 형성할 수 있다. 상기 반도체 칩(300)의 상부면과 상기 몰딩막(201)의 상부면을 덮는 열 경계 물질 막(302)을 형성할 수 있다. 상기 열 경계 물질 막(302)은 페이스트(paste) 방식, 잉크젯 프린팅, 또는 스핀 코팅 방식으로 형성될 수 있다. 상기 열 경계 물질막(302)은 상기 패키지 캡(400)을 씌우기 바로 직전에 형성될 수도 있다.
도 6을 참조하면, 상기 반도체 칩(300)을 덮도록 상기 패키지 캡(400)이 형성될 수 있다. 상기 패키지 캡(400)은 상기 제 2 솔더볼들(20) 및 상기 패키지 접착 패턴(21)이 형성된 영역에 접할 수 있다.
본 실시예에서, 상기 패키지 캡(400)은 방열 기능을 가질 수 있으며, 상기 패키지 기판(200)의 뒤틀림(warpage)을 막을 수 있다. 또한 본 실시예에 따른 반도체 패키지(400)는 상기 패키지 캡(400)이 상기 패키지 기판(200)의 상기 그라운드층(206)과 전기적으로 연결됨으로써 전자파 차폐 기능을 가지도록 형성되므로, 반도체 모듈(module) 레벨이나 모기판(mother board) 레벨에서 전자파 차폐나 열 방출을 위한 추가 작업을 필요로 하지 않아 후속 조립 공정을 단순화시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하는 단면도이며, 도 8은 도 7의 일부분을 확대한 단면도이다.
도 7을 참조하면, 상기 패키지 기판(200) 상에 상기 반도체 기판(300) 또는 패키지 캡(400)을 접합시키기 위한 솔더입자(30a)와 접착수지(30b)를 포함하는 혼합물(30)을 도포한다. 상기 혼합물(30)에서 상기 솔더 입자(30a)와 상기 접착 수지(30b)는 일정한 부피비, 예를 들면 1:9~5:5의 부피비로 혼합될 수 있다. 상기 솔더입자(30a)는 예를 들면 0.1㎛ ~ 100㎛의 직경을 가질 수 있다. 상기 솔더입자(30a)는 구리, 납, 주석, 인듐, 비스무트, 안티모니, 은 또는 이의 합금 등의 금속 입자일 수 있다. 상기 접착수지(30b)는 유동적(flux)일 수 있다. 상기 접착수지(30b)는 가열될 경우 상기 솔더입자(30a)의 표면의 산화막을 제거하는 기능을 가질 수 있다. 상기 접착수지(30b)는 접착제 기능을 가질 수 있다. 상기 접착수지(30b)는 예를 들면, 에폭시 계열의 수지일 수 있으며, 더욱 구체적인 예로써, 비스페놀 A 또는 에피클로로히드린을 포함할 수 있다. 상기 혼합물(30)은 환원제(reductant), 소포제(deforming agent), 용매, 및/또는 경화제를 더 포함할 수 있다. 상기 경화제는 실리콘 계열, 페놀 계, 산무수물(acid anhydride) 계, 또는 아민계일 수 있다. 상기 혼합물(30)은 열 세팅 물질(thermal setting agent), 열 변형 물질(thermal plastic agent), 및/또는 자외선 경화 물질 등을 더 포함할 수 있다.
상기 혼합물(30)을 도포한 후에, 상기 혼합물(30) 상에 상기 반도체 칩(300) 또는 상기 패키지 캡(400)을 형성한다. 이를 위해, 상기 패키지 기판(200)을 상기 솔더입자(30a)의 녹는점 이상의 온도로 가열할 수 있다. 상기 가열된 접착수지(30b)는 상기 솔더입자(30a)의 표면의 산화막을 제거할 수 있다. 일례로, 상기 혼합물(30)이 소포제를 더 포함할 경우, 상기 소포제는 상기 혼합물(30) 내에서 기체 발생을 억제하여, 상기 솔더 입자(30a)가 금속 표면에 젖음 특성이 더 잘 발현되도록 도와줄 수 있다. 상기 접착 수지(30b)는 상기 가열 공정으로 용매는 증발되고 경화되어 수지막을 형성할 수 있다.
도 8을 참조하면, 상기 솔더입자(30a)는 상기 접착수지(30b) 내에서 화살표를 따라 유동하여 노출된 금속 패턴들인 상기 제 2 신호패턴들(203), 상기 그라운드층(206) 및 상기 칩 볼랜드(11)의 표면들로 이동하여 접착될 수 있다. 이로써 도 6에 개시된 바와 같이, 상기 칩 볼랜드(11)와 상기 제 2 신호패턴들(203)의 사이, 또는 상기 그라운드층(20)과 상기 패키지 캡(400) 사이에 상기 제 1 및 제 2 솔더볼들(10, 20)이 형성될 수 있다.
상기 솔더입자들(30a)은 노출된 상기 제 2 신호패턴들(203), 상기 그라운드층(206) 및 상기 칩 볼랜드(11)의 상부면 뿐만 아니라 양측벽에도 부착될 수 있다. 상기 솔더입자들(30a)이 상기 금속 패턴들에 부착될 수 있는 면적이 넓어지게 됨으로써, 잔류하는 솔더 입자들(30a)에 의한 전기적 단락(Short), 누설 전류등의 문제점을 해결할 수 있으며, 커플링 효과에 의한 신호간섭등의 영향을 줄일 수 있다. 이로써 더욱 신뢰성 있는 반도체 패키지를 구현할 수 있다.

Claims (11)

  1. 칩 실장 영역 및 주변 영역을 가지고, 상기 주변 영역에 형성된 그라운드층을 포함하는 패키지 기판을 형성하는 단계;
    상기 칩 실장 영역에 제 1 솔더볼들 및 상기 주변 영역에 제 2 솔더볼들을 형성하는 단계;
    상기 칩 실장 영역 상에 반도체 칩을 실장하는 단계;
    상기 반도체 칩 측면에 몰딩막을 형성하는 단계;
    상기 반도체 칩의 상부면 및 상기 몰딩막의 상부면 상에 열 경계 물질막을 형성하는 단계; 및
    상기 주변 영역의 상기 제 2 솔더볼들과 전기적으로 연결되며, 상기 반도체 칩을 덮도록 패키지 캡을 씌우는 단계;
    를 포함하되,
    상기 열 경계 물질막은 상기 반도체 칩 및 상기 몰딩막과 상기 패키지 캡 사이에 배치되어 상기 패키지 캡과 접하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 주변 영역에 제 2 솔더볼들을 형성하는 단계는,
    상기 패키지 기판 상에 상기 그라운드층을 노출(open)시키는 절연막을 형성하는 단계; 및
    상기 그라운드층 상에 제 2 솔더볼들을 형성하는 단계를 포함하되,
    상기 제 2 솔더볼들은 상기 칩 실장 영역의 제 1 솔더볼들과 동시에 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 칩을 실장하는 단계는,
    상기 칩 실장 영역에 형성된 제 1 솔더볼들과 상기 반도체 칩을 접합하는 단계; 및
    상기 반도체 칩과 상기 패키지 기판 사이의 공간을 채우는 언더필(underfill) 수지막을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  4. 제 1 항에 있어서,
    상기 패키지 캡을 씌우는 단계는,
    절연성 접착 패턴을 사용하여 상기 패키지 캡을 고정하는 단계를 포함하는 반도체 패키지의 제조 방법.
  5. 칩 실장 영역 및 주변 영역을 가지고, 상기 주변 영역에 형성된 그라운드층을 포함하는 패키지 기판;
    상기 패키지 기판의 칩 실장 영역에 형성된 제 1 솔더볼들;
    상기 패키지 기판의 주변 영역에 형성되고, 상기 그라운드층과 접하는 제 2 솔더볼들;
    상기 패키지 기판의 칩 실장 영역 상에 적층되는 적어도 하나의 반도체 칩;
    상기 반도체 칩의 측면을 덮는 몰딩막;
    상기 패키지 기판의 주변 영역과 접하고, 상기 반도체 칩을 덮는 패키지 캡(Package cap); 및
    상기 패키지 캡과 상기 반도체 칩 사이 및 상기 패키지 캡과 상기 몰딩막 사이에 배치되고, 상기 패키지 캡과 접하는 열 경계 물질(Thermal interface material) 막을 포함하되,
    상기 패키지 캡은 상기 제 2 솔더볼들과 전기적으로 연결되는 반도체 패키지.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 패키지 기판은 신호패턴 또는 전원층을 포함하는 반도체 패키지.
  8. 제 5 항에 있어서,
    상기 제 2 솔더볼들은 상기 패키지 기판의 주변 영역의 적어도 양 측면에 형성되고, 일 측면에는 적어도 2개의 상기 솔더볼들이 형성되는 반도체 패키지.
  9. 제 5 항에 있어서,
    상기 패키지 캡은 전도성 금속으로 이루어진 반도체 패키지.
  10. 제 5 항에 있어서,
    상기 패키지 기판과 상기 패키지 캡 사이에 개재되는 절연성 접착 패턴을 더 포함하는 반도체 패키지.
  11. 칩 실장 영역 및 주변 영역을 가지고, 상기 주변 영역에 형성된 그라운드층 및 상기 칩 실장 영역에 형성된 신호패턴들을 포함하는 패키지 기판을 형성하는 단계;
    접착수지와 이에 분산된 솔더입자를 상기 칩 실장 영역 및 상기 주변 영역 상에 도포하여 혼합물을 형성하는 단계;
    상기 혼합물을 상기 솔더입자의 녹는점 이상의 온도로 가열하는 단계;
    상기 칩 실장 영역의 상기 혼합물 상에 반도체 칩을 실장하는 단계; 및
    상기 주변 영역의 상기 혼합물 상에 상기 반도체 칩을 덮도록 패키지 캡을 씌우는 단계를 포함하되,
    상기 혼합물을 가열하는 공정에서,
    상기 칩 실장 영역 상의 상기 솔더입자는 상기 패키지 기판의 신호패턴들 상으로 이동하여 제 1 솔더볼을 형성하고,
    상기 주변 영역 상의 상기 솔더입자는 상기 패키지 기판의 그라운드층 상으로 이동하여 제 2 솔더볼을 형성하는 반도체 패키지의 제조 방법.
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