CN115274464A - 一种线路板制备方法以及线路板 - Google Patents

一种线路板制备方法以及线路板 Download PDF

Info

Publication number
CN115274464A
CN115274464A CN202210050517.6A CN202210050517A CN115274464A CN 115274464 A CN115274464 A CN 115274464A CN 202210050517 A CN202210050517 A CN 202210050517A CN 115274464 A CN115274464 A CN 115274464A
Authority
CN
China
Prior art keywords
chip
copper pillar
copper
insulating material
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210050517.6A
Other languages
English (en)
Inventor
郭文龙
柳仁辉
梁胜林
卢刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sky Chip Interconnection Technology Co Ltd
Original Assignee
Sky Chip Interconnection Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sky Chip Interconnection Technology Co Ltd filed Critical Sky Chip Interconnection Technology Co Ltd
Priority to CN202210050517.6A priority Critical patent/CN115274464A/zh
Publication of CN115274464A publication Critical patent/CN115274464A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本申请公开了一种线路板制备方法以及线路板，该制备方法包括：获取到待处理板材，待处理板材包括封装基板以及设置于封装基板第一表面的至少一个第一铜柱以及第一芯片；形成第一绝缘介质层；其中，第一绝缘介质层位于第一铜柱的周围并覆盖第一芯片以及封装基板的第一表面；在封装基板的第二表面上贴装至少一个第二铜柱以及第二芯片；其中，第二表面与第一表面相对设置；形成第二绝缘介质层；其中，第二绝缘介质层位于第二铜柱的周围并覆盖第二芯片以及封装基板的第二表面。本申请解决了现有堆叠封装结构中存在的散热性能较差的问题。

Description

一种线路板制备方法以及线路板
技术领域
本申请涉及线路板加工技术领域，特别是涉及一种线路板制备方法以及线路板。
背景技术
随着5G技术发展，电子产品的功能越来越全面，体积也越来越小，从而对线路板的要求也越来越高，并带动PCB行业向高密度、高集成和多层化的方向发展。而随着IC(integrated circuit，集成电路)封装高密度、多功能、小型化的快速发展，芯片平铺、少数几层的堆叠芯片封装方式已经不能满足需求。
现有技术中，大多数功能集成模块IC，均采用堆叠封装方式，不管是PiP(packagein package，封装内堆叠封装)还是POP(package on package，封装上堆叠封装)，利用IC封装体纵向空间，来实现高密度、多功能、小型化需求。
然而，目前业内的堆叠封装结构的芯片一般通过环氧树脂向外散热，散热性能较差，堆叠封装结构容易因为内部温度升高而无法良好散热，导致堆叠封装结构的可靠性较低。
发明内容
本申请主要解决的技术问题是提供一种线路板制备方法以及线路板，能够解决现有堆叠封装结构中存在的散热性能较差的问题。
为解决上述技术问题，本申请采用的第一技术方案是提供一种线路板制备方法，包括：获取到待处理板材，待处理板材包括封装基板以及设置于封装基板第一表面的至少一个第一铜柱以及第一芯片；获取到第一绝缘材料，将第一绝缘材料与封装基板的第一表面、第一铜柱以及第一芯片进行压合，以形成第一绝缘介质层；其中，第一绝缘介质层位于第一铜柱的周围并覆盖第一芯片以及封装基板的第一表面；在封装基板的第二表面上贴装至少一个第二铜柱以及第二芯片；其中，第二表面与第一表面相对设置；获取到第二绝缘材料，将第二绝缘材料与封装基板的第二表面、第二铜柱以及第二芯片进行压合，以形成第二绝缘介质层；其中，第二绝缘介质层位于第二铜柱的周围并覆盖第二芯片以及封装基板的第二表面。
其中，获取到第一绝缘材料，将第一绝缘材料与封装基板的第一表面、第一铜柱以及第一芯片进行压合，以形成第一绝缘介质层的步骤，具体包括：获取到第一绝缘材料，将第一绝缘材料与封装基板的第一表面、第一铜柱以及第一芯片进行压合，以使第一绝缘材料覆盖第一铜柱远离第一表面的一侧表面、第一芯片远离第一表面的一侧表面以及第一表面；对第一绝缘材料进行研磨，直至露出第一铜柱远离第一表面的一侧表面，以形成第一绝缘介质层；其中，第一绝缘介质层位于第一铜柱的周围并覆盖第一芯片以及封装基板的第一表面。
其中，获取到第二绝缘材料，将第二绝缘材料与封装基板的第二表面、第二铜柱以及第二芯片进行压合，以形成第二绝缘介质层的步骤，具体包括：获取到第二绝缘材料，将第二绝缘材料与封装基板的第二表面、第二铜柱以及第二芯片进行压合，以使第二绝缘材料覆盖第二铜柱远离第二表面的一侧表面、第二芯片远离第二表面的一侧表面以及第二表面；对第二绝缘材料进行研磨，直至露出第二铜柱远离第二表面的一侧表面，以形成第二绝缘介质层；其中，第二绝缘介质层位于第二铜柱的周围并覆盖第二芯片以及封装基板的第二表面。
其中，第一绝缘材料与第二绝缘材料包括环氧树脂类、酚醛树脂类、聚酰亚胺类、BT类、ABF类以及陶瓷基类中的一种或多种。
其中，获取到第二绝缘材料，将第二绝缘材料与封装基板的第二表面、第二铜柱以及第二芯片进行压合，以形成第二绝缘介质层的步骤后，包括：在第一铜柱远离第一表面的一侧表面以及第二铜柱远离第二表面的一侧表面上镀锡或金，以形成化锡层。
其中，在第一铜柱远离第一表面的一侧表面以及第二铜柱远离第二表面的一侧表面上镀锡或金，以形成化锡层的步骤后，包括：在第一铜柱远离第一表面的一侧表面上焊接电感元件。
其中，在第一铜柱远离第一表面的一侧表面上焊接电感元件的步骤后，包括：在电感元件与第一铜柱接触的一侧表面上填充导电胶。
其中，在电感元件与第一铜柱接触的一侧表面上填充导电胶的步骤后，包括：在第二铜柱远离第二表面的一侧表面上植入植球。
其中，获取到待处理板材，待处理板材包括封装基板以及设置于封装基板第一表面的至少一个第一铜柱以及第一芯片的步骤，具体包括：获取到封装基板；封装基板包括相对设置的第一表面与第二表面；获取到至少一个第一铜柱以及第一芯片，在封装基板的第一表面上贴装第一铜柱以及第一芯片，以获取待处理板材。
为解决上述技术问题，本申请采用的第二技术方案是提供一种线路板，包括：封装基板，封装基板包括相对设置的第一表面与第二表面；至少一个第一铜柱与第一芯片，第一铜柱与第一芯片设置于封装基板的第一表面上；第一绝缘介质层，第一绝缘介质层位于第一铜柱的周围并覆盖第一芯片以及封装基板的第一表面；电感元件，电感元件设置于第一铜柱远离第一表面的一侧表面上；至少一个第二铜柱与第二芯片，第二铜柱与第二芯片设置于封装基板的第二表面上；第二绝缘介质层，第二绝缘介质层位于第二铜柱的周围并覆盖第二芯片以及封装基板的第二表面；植球，植球设置于第二铜柱远离第二表面的一侧表面上。
本申请的有益效果是：区别于现有技术，本申请提供一种线路板制备方法以及线路板，通过在贴装第一芯片与第二芯片时分别贴装至少一个第一铜柱与第二铜柱，以确保第一绝缘介质层与第二绝缘介质层能够分别覆盖第一芯片与第二芯片，却露出第一铜柱与第二铜柱远离封装基板的一侧表面，使第一芯片与第二芯片能够通过第一铜柱与第二铜柱向外散热，从而增强堆叠封装结构的散热性能，继而提高产片的可靠性。此外，通过双面封装芯片，还能够利用封装体的纵向空间进行布局，从而实现封装尺寸小型化、高密度、多功能的需求。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请线路板制备方法一实施方式的流程示意图；
图2是获取S11中待处理板材的方法一实施方式的流程示意图；
图3是S11中获取的待处理板材一实施方式的结构示意图；
图4是S12中对封装基板第一表面进行注塑后获取的待处理板材一实施方式的结构示意图；
图5是S13中获取的待处理板材一实施方式的结构示意图；
图6是S14中对封装基板第二表面进行注塑后获取的待处理板材一实施方式的结构示意图；
图7是研磨后的待处理板材一实施方式的结构示意图；
图8是贴装有电感元件的待处理板材一实施方式的结构示意图；
图9是本申请线路板一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，均属于本申请保护的范围。
在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上文清楚地表示其他含义，“多种”一般包含至少两种，但是不排除包含至少一种的情况。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
应当理解，本文中使用的术语“包括”、“包含”或者其他任何变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
现有技术中，大多数功能集成模块IC，均采用堆叠封装方式，不管是PiP(packagein package，封装内堆叠封装)还是POP(package on package，封装上堆叠封装)，利用IC封装体纵向空间，来实现高密度、多功能、小型化需求。然而，目前业内的堆叠封装结构的芯片一般通过环氧树脂向外散热，散热性能较差，堆叠封装结构容易因为内部温度升高而无法良好散热，导致堆叠封装结构的可靠性较低。
基于上述情况，本申请提供一种线路板制备方法以及线路板，能够解决现有堆叠封装结构中存在的散热性能较差的问题。
下面结合附图和实施方式对本申请进行详细说明。
请参阅图1，图1是本申请线路板制备方法一实施方式的流程示意图。如图1所示，在本实施方式中，该方法包括：
S11：获取到待处理板材，待处理板材包括封装基板以及设置于封装基板第一表面的至少一个第一铜柱以及第一芯片。
本实施方式中，第一芯片包括半导体键合芯片。
其中，第一铜柱沿封装方向的高度大于第一芯片沿封装方向的高度，以便封装后能够研磨露出第一铜柱的一侧表面，从而通过第一铜柱进行垂直导热，继而增强整体器件的散热性能。
本实施方式中，封装基板的第一表面上还贴装有其他电子元件，例如阻容器件等。其中，阻容器件指的是电阻和电容组成的元器件。
具体地，请参阅图2，图2是获取S11中待处理板材的方法一实施方式的流程示意图。如图2所示，在本实施方式中，该方法包括：
S111：获取到封装基板；封装基板包括相对设置的第一表面与第二表面。
本实施方式中，封装基板包括绝缘层(介质层)和铜层，其绝缘层可以一面覆盖铜层，也可以双面覆盖铜层。本实施方式中，将以覆铜板的绝缘层的双面覆盖铜层为例。
S112：获取到至少一个第一铜柱以及第一芯片，在封装基板的第一表面上贴装第一铜柱以及第一芯片，以获取待处理板材。
本实施方式中，获取到至少一个第一铜柱、第一芯片以及阻容器件，在封装基板的第一表面上贴装第一铜柱、第一芯片以及阻容器件。
具体地，请参阅图3，图3是S11中获取的待处理板材一实施方式的结构示意图。如图3所示，待处理板材100包括封装基板10，封装基板10包括相对设置的第一表面101与第二表面102；多个第一铜柱21与第一芯片22，第一铜柱21与第一芯片22设置于封装基板10的第一表面101上。
其中，封装基板10的第一表面101上还设置有第一电阻23与第一电容24。
S12：获取到第一绝缘材料，将第一绝缘材料与封装基板的第一表面、第一铜柱以及第一芯片进行压合，以形成第一绝缘介质层；其中，第一绝缘介质层位于第一铜柱的周围并覆盖第一芯片以及封装基板的第一表面。
本实施方式中，获取到第一绝缘材料，将第一绝缘材料与封装基板的第一表面、第一铜柱以及第一芯片进行压合，以使第一绝缘材料覆盖第一铜柱远离第一表面的一侧表面、第一芯片远离第一表面的一侧表面以及第一表面。
其中，第一绝缘材料包括环氧树脂类、酚醛树脂类、聚酰亚胺类、BT类、ABF类以及陶瓷基类中的一种或多种。
可以理解地，通过注塑设备对封装基板的第一表面、第一铜柱、第一芯片以及阻容器件进行包封，能够对第一铜柱、第一芯片以及阻容器件进行保护。
具体地，请参阅图4，图4是S12中对封装基板第一表面进行注塑后获取的待处理板材一实施方式的结构示意图。如图4所示，待处理板材200包括封装基板10，封装基板10包括相对设置的第一表面101与第二表面102。多个第一铜柱21与第一芯片22，第一铜柱21与第一芯片22设置于封装基板10的第一表面101上。第一电阻23与第一电容24，第一电阻23与第一电容24设置于封装基板10的第一表面101上。第一绝缘材料30，第一绝缘材料30覆盖第一铜柱21远离第一表面101的一侧表面、第一芯片22远离第一表面101的一侧表面、第一电阻23远离第一表面101的一侧表面、第一电容24远离第一表面101的一侧表面以及第一表面101。
本实施方式中，在封装基板的第二表面贴装第二铜柱以及第二芯片，并对第二表面进行注塑后，对第一表面的第一绝缘材料进行研磨，直至露出第一铜柱远离第一表面的一侧表面，以形成第一绝缘介质层。其中，第一绝缘介质层位于第一铜柱的周围并覆盖第一芯片以及封装基板的第一表面。
可以理解地，第一铜柱沿封装方向的高度大于第一芯片沿封装方向的高度，因而研磨后形成的第一绝缘介质层仍然可以覆盖第一芯片以及阻容器件，以对多个元器件进行保护。
S13：在封装基板的第二表面上贴装至少一个第二铜柱以及第二芯片；其中，第二表面与第一表面相对设置。
本实施方式中，第二芯片包括IC芯片。
其中，第二铜柱沿封装方向的高度大于第二芯片沿封装方向的高度，以便封装后能够研磨露出第二铜柱的一侧表面，从而通过第二铜柱进行垂直导热，继而增强整体器件的散热性能。
本实施方式中，封装基板的第二表面上还贴装有其他电子元件，例如阻容器件等。
可以理解地，通过在封装基板的双面均贴装芯片与铜柱，能够利用封装体的纵向空间进行布局，从而实现封装尺寸小型化、高密度、多功能的需求。
具体地，请参阅图5，图5是S13中获取的待处理板材一实施方式的结构示意图。如图5所示，待处理板材300包括封装基板10，封装基板10包括相对设置的第一表面101与第二表面102。多个第一铜柱21与第一芯片22，第一铜柱21与第一芯片22设置于封装基板10的第一表面101上。第一电阻23与第一电容24，第一电阻23与第一电容24设置于封装基板10的第一表面101上。第一绝缘材料30，第一绝缘材料30覆盖第一铜柱21远离第一表面101的一侧表面、第一芯片22远离第一表面101的一侧表面、第一电阻23远离第一表面101的一侧表面、第一电容24远离第一表面101的一侧表面以及第一表面101。多个第二铜柱41与第二芯片42，第二铜柱41与第二芯片42设置于封装基板10的第二表面102上。第二电阻43与第二电容44，第二电阻43与第二电容44设置于封装基板10的第二表面102上。
S14：获取到第二绝缘材料，将第二绝缘材料与封装基板的第二表面、第二铜柱以及第二芯片进行压合，以形成第二绝缘介质层；其中，第二绝缘介质层位于第二铜柱的周围并覆盖第二芯片以及封装基板的第二表面。
本实施方式中，获取到第二绝缘材料，将第二绝缘材料与封装基板的第二表面、第二铜柱以及第二芯片进行压合，以使第二绝缘材料覆盖第二铜柱远离第二表面的一侧表面、第二芯片远离第二表面的一侧表面以及第二表面。
其中，第二绝缘材料包括环氧树脂类、酚醛树脂类、聚酰亚胺类、BT类、ABF类以及陶瓷基类中的一种或多种。
可以理解地，通过注塑设备对封装基板的第二表面、第二铜柱、第二芯片以及阻容器件进行包封，能够对第二铜柱、第二芯片以及阻容器件进行保护。
具体地，请参阅图6，图6是S14中对封装基板第二表面进行注塑后获取的待处理板材一实施方式的结构示意图。如图6所示，待处理板材400包括封装基板10，封装基板10包括相对设置的第一表面101与第二表面102。多个第一铜柱21与第一芯片22，第一铜柱21与第一芯片22设置于封装基板10的第一表面101上。第一电阻23与第一电容24，第一电阻23与第一电容24设置于封装基板10的第一表面101上。第一绝缘材料30，第一绝缘材料30覆盖第一铜柱21远离第一表面101的一侧表面、第一芯片22远离第一表面101的一侧表面、第一电阻23远离第一表面101的一侧表面、第一电容24远离第一表面101的一侧表面以及第一表面101。多个第二铜柱41与第二芯片42，第二铜柱41与第二芯片42设置于封装基板10的第二表面102上。第二电阻43与第二电容44，第二电阻43与第二电容44设置于封装基板10的第二表面102上。第二绝缘材料50，第二绝缘材料50覆盖第二铜柱41远离第二表面102的一侧表面、第二芯片42远离第二表面102的一侧表面、第二电阻43远离第二表面102的一侧表面、第二电容44远离第二表面102的一侧表面以及第二表面102。
进一步地，对第一绝缘材料进行研磨，直至露出第一铜柱远离第一表面的一侧表面，以形成第一绝缘介质层；其中，第一绝缘介质层位于第一铜柱的周围并覆盖第一芯片以及封装基板的第一表面。同时对第二绝缘材料进行研磨，直至露出第二铜柱远离第二表面的一侧表面，以形成第二绝缘介质层。其中，第二绝缘介质层位于第二铜柱的周围并覆盖第二芯片以及封装基板的第二表面。
具体地，请参阅图7，图7是研磨后的待处理板材一实施方式的结构示意图。如图7所示，待处理板材500包括封装基板10，封装基板10包括相对设置的第一表面101与第二表面102。多个第一铜柱21与第一芯片22，第一铜柱21与第一芯片22设置于封装基板10的第一表面101上。第一电阻23与第一电容24，第一电阻23与第一电容24设置于封装基板10的第一表面101上。第一绝缘介质层31，第一绝缘介质层31位于第一铜柱21的周围并覆盖第一芯片22远离第一表面101的一侧表面、第一电阻23远离第一表面101的一侧表面、第一电容24远离第一表面101的一侧表面以及第一表面101。多个第二铜柱41与第二芯片42，第二铜柱41与第二芯片42设置于封装基板10的第二表面102上。第二电阻43与第二电容44，第二电阻43与第二电容44设置于封装基板10的第二表面102上。第二绝缘介质层51，第二绝缘介质层51位于第二铜柱41的周围并覆盖第二芯片42远离第二表面102的一侧表面、第二电阻43远离第二表面102的一侧表面、第二电容44远离第二表面102的一侧表面以及第二表面102。
本实施方式中，在研磨露出第一铜柱与第二铜柱远离封装基板的一侧表面后，在第一铜柱远离第一表面的一侧表面以及第二铜柱远离第二表面的一侧表面上镀锡或金，以形成化锡层。
可以理解地，设置化锡层的目的是为了防止第一铜柱或第二铜柱被氧化。
进一步地，在第一铜柱远离第一表面的一侧表面上通过SMT(Surface MountedTechnology，表面封装技术)焊接电感元件，并在电感元件与第一铜柱接触的一侧表面上填充导电胶。
其中，导电胶是一种固化或干燥后具有一定导电性能的胶黏剂，它通常以基体树脂和导电填料即导电粒子为主要组成成分，通过基体树脂的粘接作用把导电粒子结合在一起，形成导电通路，实现被粘材料的导电连接。
可以理解地，外置电感元件能够使电感元件的热量直接散发到空气中，而填充导电胶能够进一步增强电感元件的散热，从而提高整体器件的散热性能。
具体地，请参阅图8，图8是贴装有电感元件的待处理板材一实施方式的结构示意图。如图8所示，待处理板材600包括封装基板10，封装基板10包括相对设置的第一表面101与第二表面102。多个第一铜柱21与第一芯片22，第一铜柱21与第一芯片22设置于封装基板10的第一表面101上。第一电阻23与第一电容24，第一电阻23与第一电容24设置于封装基板10的第一表面101上。第一绝缘介质层31，第一绝缘介质层31位于第一铜柱21的周围并覆盖第一芯片22远离第一表面101的一侧表面、第一电阻23远离第一表面101的一侧表面、第一电容24远离第一表面101的一侧表面以及第一表面101。电感元件60，电感元件60设置于第一铜柱21远离第一表面101的一侧表面上，且通过导电胶61与第一铜柱21粘接。多个第二铜柱41与第二芯片42，第二铜柱41与第二芯片42设置于封装基板10的第二表面102上。第二电阻43与第二电容44，第二电阻43与第二电容44设置于封装基板10的第二表面102上。第二绝缘介质层51，第二绝缘介质层51位于第二铜柱41的周围并覆盖第二芯片42远离第二表面102的一侧表面、第二电阻43远离第二表面102的一侧表面、第二电容44远离第二表面102的一侧表面以及第二表面102。
进一步地，在第二铜柱远离第二表面的一侧表面上植入植球，以获取线路板。
可以理解地，植球能够将第二铜柱散出的热量传导至空气中，从而进一步优化散热效果，极大地提高产品的热性能及可靠性。
本实施方式中，通过上述工艺可以同时在一块大的封装基板上生成多个线路板，因而还需要使用切割设备进行分板，以获取多个独立的线路板。
区别于现有技术，本实施方式通过在贴装第一芯片与第二芯片时分别贴装至少一个第一铜柱与第二铜柱，以确保第一绝缘介质层与第二绝缘介质层能够分别覆盖第一芯片与第二芯片，却露出第一铜柱与第二铜柱远离封装基板的一侧表面，使第一芯片与第二芯片能够通过第一铜柱与第二铜柱向外散热，从而增强堆叠封装结构的散热性能，继而提高产片的可靠性。此外，通过双面封装芯片，还能够利用封装体的纵向空间进行布局，从而实现封装尺寸小型化、高密度、多功能的需求。
对应地，本申请提供一种线路板。
具体地，请参阅图9，图9是本申请线路板一实施方式的结构示意图。如图9所示，线路板700包括封装基板10，封装基板10包括相对设置的第一表面101与第二表面102。多个第一铜柱21与第一芯片22，第一铜柱21与第一芯片22设置于封装基板10的第一表面101上。第一电阻23与第一电容24，第一电阻23与第一电容24设置于封装基板10的第一表面101上。第一绝缘介质层31，第一绝缘介质层31位于第一铜柱21的周围并覆盖第一芯片22远离第一表面101的一侧表面、第一电阻23远离第一表面101的一侧表面、第一电容24远离第一表面101的一侧表面以及第一表面101。电感元件60，电感元件60设置于第一铜柱21远离第一表面101的一侧表面上，且通过导电胶61与第一铜柱21粘接。多个第二铜柱41与第二芯片42，第二铜柱41与第二芯片42设置于封装基板10的第二表面102上。第二电阻43与第二电容44，第二电阻43与第二电容44设置于封装基板10的第二表面102上。第二绝缘介质层51，第二绝缘介质层51位于第二铜柱41的周围并覆盖第二芯片42远离第二表面102的一侧表面、第二电阻43远离第二表面102的一侧表面、第二电容44远离第二表面102的一侧表面以及第二表面102。植球70，植球70设置于第二铜柱41远离第二表面102的一侧表面上。
区别于现有技术，本实施方式提供的线路板，通过在贴装第一芯片与第二芯片时分别贴装至少一个第一铜柱与第二铜柱，以确保第一绝缘介质层与第二绝缘介质层能够分别覆盖第一芯片与第二芯片，却露出第一铜柱与第二铜柱远离封装基板的一侧表面，使第一芯片与第二芯片能够通过第一铜柱与第二铜柱向外散热，从而增强堆叠封装结构的散热性能，继而提高产片的可靠性。此外，通过双面封装芯片，还能够利用封装体的纵向空间进行布局，从而实现封装尺寸小型化、高密度、多功能的需求。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种线路板制备方法，其特征在于，包括：
获取到待处理板材，所述待处理板材包括封装基板以及设置于所述封装基板第一表面的至少一个第一铜柱以及第一芯片；
获取到第一绝缘材料，将所述第一绝缘材料与所述封装基板的所述第一表面、所述第一铜柱以及所述第一芯片进行压合，以形成第一绝缘介质层；其中，所述第一绝缘介质层位于所述第一铜柱的周围并覆盖所述第一芯片以及所述封装基板的所述第一表面；
在所述封装基板的第二表面上贴装至少一个第二铜柱以及第二芯片；其中，所述第二表面与所述第一表面相对设置；
获取到第二绝缘材料，将所述第二绝缘材料与所述封装基板的所述第二表面、所述第二铜柱以及所述第二芯片进行压合，以形成第二绝缘介质层；其中，所述第二绝缘介质层位于所述第二铜柱的周围并覆盖所述第二芯片以及所述封装基板的所述第二表面。
2.根据权利要求1所述的线路板制备方法，其特征在于，所述获取到第一绝缘材料，将所述第一绝缘材料与所述封装基板的所述第一表面、所述第一铜柱以及所述第一芯片进行压合，以形成第一绝缘介质层的步骤，具体包括：
获取到所述第一绝缘材料，将所述第一绝缘材料与所述封装基板的所述第一表面、所述第一铜柱以及所述第一芯片进行压合，以使所述第一绝缘材料覆盖所述第一铜柱远离所述第一表面的一侧表面、所述第一芯片远离所述第一表面的一侧表面以及所述第一表面；
对所述第一绝缘材料进行研磨，直至露出所述第一铜柱远离所述第一表面的一侧表面，以形成所述第一绝缘介质层；其中，所述第一绝缘介质层位于所述第一铜柱的周围并覆盖所述第一芯片以及所述封装基板的所述第一表面。
3.根据权利要求1所述的线路板制备方法，其特征在于，所述获取到第二绝缘材料，将所述第二绝缘材料与所述封装基板的所述第二表面、所述第二铜柱以及所述第二芯片进行压合，以形成第二绝缘介质层的步骤，具体包括：
获取到第二绝缘材料，将所述第二绝缘材料与所述封装基板的所述第二表面、所述第二铜柱以及所述第二芯片进行压合，以使所述第二绝缘材料覆盖所述第二铜柱远离所述第二表面的一侧表面、所述第二芯片远离所述第二表面的一侧表面以及所述第二表面；
对所述第二绝缘材料进行研磨，直至露出所述第二铜柱远离所述第二表面的一侧表面，以形成所述第二绝缘介质层；其中，所述第二绝缘介质层位于所述第二铜柱的周围并覆盖所述第二芯片以及所述封装基板的所述第二表面。
4.根据权利要求1～3任一项所述的线路板制备方法，其特征在于，所述第一绝缘材料与所述第二绝缘材料包括环氧树脂类、酚醛树脂类、聚酰亚胺类、BT类、ABF类以及陶瓷基类中的一种或多种。
5.根据权利要求1所述的线路板制备方法，其特征在于，所述获取到第二绝缘材料，将所述第二绝缘材料与所述封装基板的所述第二表面、所述第二铜柱以及所述第二芯片进行压合，以形成第二绝缘介质层的步骤后，包括：
在所述第一铜柱远离所述第一表面的一侧表面以及所述第二铜柱远离所述第二表面的一侧表面上镀锡或金，以形成化锡层。
6.根据权利要求5所述的线路板制备方法，其特征在于，在所述第一铜柱远离所述第一表面的一侧表面以及所述第二铜柱远离所述第二表面的一侧表面上镀锡或金，以形成化锡层的步骤后，包括：
在所述第一铜柱远离所述第一表面的一侧表面上焊接电感元件。
7.根据权利要求6所述的线路板制备方法，其特征在于，所述在所述第一铜柱远离所述第一表面的一侧表面上焊接电感元件的步骤后，包括：
在所述电感元件与所述第一铜柱接触的一侧表面上填充导电胶。
8.根据权利要求7所述的线路板制备方法，其特征在于，所述在所述电感元件与所述第一铜柱接触的一侧表面上填充导电胶的步骤后，包括：
在所述第二铜柱远离所述第二表面的一侧表面上植入植球。
9.根据权利要求1所述的线路板制备方法，其特征在于，所述获取到待处理板材，所述待处理板材包括封装基板以及设置于所述封装基板第一表面的至少一个第一铜柱以及第一芯片的步骤，具体包括：
获取到所述封装基板；所述封装基板包括相对设置的所述第一表面与所述第二表面；
获取到至少一个所述第一铜柱以及所述第一芯片，在所述封装基板的所述第一表面上贴装所述第一铜柱以及所述第一芯片，以获取所述待处理板材。
10.一种线路板，其特征在于，包括：
封装基板，所述封装基板包括相对设置的第一表面与第二表面；
至少一个第一铜柱与第一芯片，所述第一铜柱与所述第一芯片设置于所述封装基板的所述第一表面上；
第一绝缘介质层，所述第一绝缘介质层位于所述第一铜柱的周围并覆盖所述第一芯片以及所述封装基板的所述第一表面；
电感元件，所述电感元件设置于所述第一铜柱远离所述第一表面的一侧表面上；
至少一个第二铜柱与第二芯片，所述第二铜柱与所述第二芯片设置于所述封装基板的所述第二表面上；
第二绝缘介质层，所述第二绝缘介质层位于所述第二铜柱的周围并覆盖所述第二芯片以及所述封装基板的所述第二表面；
植球，所述植球设置于所述第二铜柱远离所述第二表面的一侧表面上。
CN202210050517.6A 2022-01-17 2022-01-17 一种线路板制备方法以及线路板 Pending CN115274464A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210050517.6A CN115274464A (zh) 2022-01-17 2022-01-17 一种线路板制备方法以及线路板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210050517.6A CN115274464A (zh) 2022-01-17 2022-01-17 一种线路板制备方法以及线路板

Publications (1)

Publication Number Publication Date
CN115274464A true CN115274464A (zh) 2022-11-01

Family

ID=83758637

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210050517.6A Pending CN115274464A (zh) 2022-01-17 2022-01-17 一种线路板制备方法以及线路板

Country Status (1)

Country Link
CN (1) CN115274464A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116614964A (zh) * 2023-05-25 2023-08-18 深圳市祺利电子技术有限公司 一种ic载板及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116614964A (zh) * 2023-05-25 2023-08-18 深圳市祺利电子技术有限公司 一种ic载板及其制作方法
CN116614964B (zh) * 2023-05-25 2024-02-02 深圳市祺利电子技术有限公司 一种ic载板及其制作方法

Similar Documents

Publication Publication Date Title
US10566320B2 (en) Method for fabricating electronic package
US6337228B1 (en) Low-cost printed circuit board with integral heat sink for semiconductor package
US8022511B2 (en) Semiconductor device packages with electromagnetic interference shielding
US8264849B2 (en) Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US7511365B2 (en) Thermal enhanced low profile package structure
US9190367B1 (en) Semiconductor package structure and semiconductor process
US7453153B2 (en) Circuit device
KR20140057979A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US7176561B2 (en) Semiconductor device, method for manufacturing the same, circuit board, and electronic equipment
US11710689B2 (en) Semiconductor device package and method of manufacturing the same
US9607860B2 (en) Electronic package structure and fabrication method thereof
US10896882B2 (en) Electronic package having heat dissipating element and method for fabricating the same
US20240088001A1 (en) Semiconductor device package, electronic assembly and method for manufacturing the same
KR20150035251A (ko) 외부접속단자부와 외부접속단자부를 갖는 반도체 패키지 및 그들의 제조방법
CN112768437B (zh) 多层堆叠封装结构和多层堆叠封装结构的制备方法
JP2001085603A (ja) 半導体装置
CN115274464A (zh) 一种线路板制备方法以及线路板
JP2003124380A (ja) 電子部品内蔵モジュールおよびその製造方法
US10804172B2 (en) Semiconductor package device with thermal conducting material for heat dissipation
JP2005101580A (ja) 回路部品内蔵モジュール及びその製造方法
CN113496966A (zh) 电子封装件
KR20130038581A (ko) 반도체 패키지
US20180240738A1 (en) Electronic package and fabrication method thereof
US12009313B2 (en) Semiconductor package shielding structure
US20240234335A1 (en) Electronic package and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination