CN112768437B - 多层堆叠封装结构和多层堆叠封装结构的制备方法 - Google Patents

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Abstract

本发明的实施例提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，涉及芯片封装技术领域，将多个结构芯片层叠在基底芯片上，同时在每个结构芯片的上侧设置第一布线层，第一布线层与结构芯片电连接，并且在塑封体内设置导电柱，导电柱向下贯通塑封体并与介质基板电连接，第一布线层与导电柱电连接。通过采用导电柱和第一布线层的结构，替代现有的打线结构，使得结构芯片能够实现与介质基板电连接，避免采用打线方式实现芯片的电连接，从而避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。

Description

多层堆叠封装结构和多层堆叠封装结构的制备方法
技术领域
本发明涉及芯片封装技术领域，具体而言，涉及一种多层堆叠封装结构和多层堆叠封装结构的制备方法。
背景技术
随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装（Stack-Die）技术或者芯片叠装（FOW，flow over wire）技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。此种叠装产品(记忆卡/存储卡)，通常拥有2种类型芯片，记忆存储芯片以及逻辑芯片，通过叠装方式封装在同一基板单元内，例如：NAND产品要求产品容量足够大，堆叠层数多，其存储卡性能受限于存储芯片数量以及堆叠结构尺寸的大小。
并且，无论采用哪种堆叠方式，其通常需要打线来实现芯片的电连接，而随着堆叠高度的增高，顶层芯片打线增长，难以控制，容易造成导线不稳定（桥接/断线），同时由于打线时向芯片两侧扩散，导致封装结构的尺寸增大，不利于产品的微型化。
发明内容
本发明的目的包括，例如，提供了一种多层堆叠封装结构和多层堆叠封装结构的制备方法，其能够避免采用打线方式实现芯片的电连接，避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。
本发明的实施例可以这样实现：
第一方面，本发明提供一种多层堆叠封装结构，包括：
介质基板；
贴装在所述介质基板上的芯片封装模组，所述芯片封装模组包括基底芯片、多个结构芯片和塑封体，所述基底芯片贴装在所述介质基板上，多个所述结构芯片层叠贴装在所述基底芯片上，所述塑封体贴装在所述介质基板上并包覆在所述基底芯片和多个结构芯片外；
其中，每个所述结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述结构芯片电连接，所述塑封体内还设置有导电柱，所述导电柱向下贯通所述塑封体并与所述介质基板电连接，所述第一布线层与所述导电柱电连接。
在可选的实施方式中，所述基底芯片的下侧设置有第二布线层，所述第二布线层同时与所述基底芯片和所述导电柱电连接。
在可选的实施方式中，所述基底芯片的下侧设置有第一导电凸块，所述第一导电凸块与所述第二布线层电连接。
在可选的实施方式中，每个所述结构芯片的上侧或下侧设置有第二导电凸块，所述第一布线层通过所述第二导电凸块与所述结构芯片电连接。
在可选的实施方式中，所述介质基板上设置有第一导电连接盘，所述基底芯片覆盖在所述第一导电连接盘上，并通过所述第一导电连接盘与所述介质基板电连接。
在可选的实施方式中，相邻两个所述结构芯片之间设置有第一胶膜层，以使相邻两个所述结构芯片粘接在一起，所述基底芯片与相邻的结构芯片之间设置有第二胶膜层，以使所述基底芯片和相邻的结构芯片粘接在一起。
在可选的实施方式中，所述介质基板上还设置有第二导电连接盘，所述导电柱与所述第二导电连接盘连接，并通过所述第二导电连接盘与所述介质基板电连接。
在可选的实施方式中，所述介质基板上还设置有第三布线层，所述第三布线层与所述第二导电连接盘连接，并通过第二导电连接盘与所述导电柱电连接。
在可选的实施方式中，所述导电柱的材料为导电金属或导电胶。
第二方面，本发明提供一种多层堆叠封装结构的制备方法，用于制备如前述实施方式所述的多层堆叠封装结构，所述制备方法包括：
利用载具制备芯片封装模组；
将所述芯片封装模组贴装在介质基板上；
其中，所述芯片封装模组包括基底芯片、多个结构芯片和塑封体，所述基底芯片贴装在所述介质基板上，多个所述结构芯片层叠贴装在所述基底芯片上，所述塑封体贴装在所述介质基板上并包覆在所述基底芯片和多个结构芯片外；每个所述结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述结构芯片电连接，所述塑封体内还设置有导电柱，所述导电柱向下贯通所述塑封体并与所述介质基板电连接，所述第一布线层与所述导电柱电连接。
在可选的实施方式中，利用载具制备芯片封装模组的步骤，包括：
在所述载具上贴装基底芯片；
在所述基底芯片上贴装结构芯片；
在所述载具上印刷塑封料，形成包覆在所述基底芯片和所述结构芯片外的中间塑封层；
研磨所述中间塑封层，直至露出所述结构芯片；
在所述结构芯片的上侧设置第一布线层，所述第一布线层与所述结构芯片电连接；
在所述中间塑封层上开孔并填充导电材料，形成与所述第一布线层电连接的导电柱；
重复贴装所述结构芯片，并形成所述第一布线层和所述导电柱；
在所述中间塑封层上印刷塑封料，形成包覆在所述基底和多个所述结构芯片外的塑封体；
去除所述载具，以形成所述芯片封装模组。
本发明实施例的有益效果包括，例如：
本发明实施例提供的多层堆叠封装结构，将多个结构芯片层叠在基底芯片上，同时在每个结构芯片的上侧设置第一布线层，第一布线层与结构芯片电连接，并且在塑封体内设置导电柱，导电柱向下贯通塑封体并与介质基板电连接，第一布线层与导电柱电连接。通过采用导电柱和第一布线层的结构，替代现有的打线结构，使得结构芯片能够实现与介质基板电连接，避免采用打线方式实现芯片的电连接，从而避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的多层堆叠封装结构的示意图；
图2为本发明第一实施例提供的多层堆叠封装结构的透视图；
图3为本发明其他实施例中多层堆叠封装结构的示意图；
图4为本发明第二实施例提供的多层堆叠封装结构的示意图；
图5为本发明第三实施例提供的多层堆叠封装结构的制备方法的步骤框图；
图6至图14为本发明第三实施例提供的多层堆叠封装结构的工艺流程图。
图标：100-多层堆叠封装结构；110-介质基板；111-第二导电连接盘；113-第一导电连接盘；130-芯片封装模组；131-基底芯片；1311-第一导电凸块；1313-第二胶膜层；133-结构芯片；1331-第二导电凸块；1333-第一胶膜层；135-塑封体；136-第一布线层；137-第二布线层；138-第三布线层；139-导电柱；200-载具。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
正如背景技术中所公开的，现有技术中，通常有stack-die技术和FOW叠装技术两种堆叠方式，当采用stack-die技术时，芯片倾斜贴装，芯片越叠越高时，顶层芯片打线越长越难以控制，容易造成打线不稳定（桥接/断线），同时倾斜设置导致产品的封装尺寸大。当采用FOW叠装技术时，在芯片叠装后，芯片打线到顶端叠装芯片时，打线越长越难以控制，同样容易造成打线不稳定（桥接/断线），并且线体之间为了避免互相搭接、干涉，在顶端的叠装芯片需要扩大在基板上的打线范围，即顶端的叠装芯片的打线范围更广，这无疑也增大了产品的封装尺寸。而现有的采用错位叠装结构的封装方式，芯片越跌越高，左右芯片倾斜度就越大，底层芯片结构就越不稳定，容易造成结构塌陷，甚至产品损坏。
为了解决上述问题，本发明提供了一种新型的多层堆叠封装结构，其能够避免采用打线方式实现芯片的电连接，避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
参见图1和图2，本实施例提供了一种多层堆叠封装结构100，能够避免采用打线方式实现芯片的电连接，避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。
本实施例提供的一种多层堆叠封装结构100，包括介质基板110和贴装在介质基板110上的芯片封装模组130，其中芯片封装模组130包括基底芯片131、多个结构芯片133和塑封体135，基底芯片131贴装在介质基板110上，多个结构芯片133层叠贴装在基底芯片131上，塑封体135贴装在介质基板110上并包覆在基底芯片131和多个结构芯片133外。其中，每个结构芯片133的上侧设置有第一布线层136，第一布线层136与结构芯片133电连接，塑封体135内还设置有导电柱139，导电柱139向下贯通塑封体135并与介质基板110电连接，第一布线层136与导电柱139电连接。
在本实施例中，芯片封装模组130可以提前制备，然后将芯片封装模组130贴装在介质基板110上，或者将介质基板110在芯片封装模组130上成型，具体地，芯片封装模组130可以由载具200进行制造，在成型后去除载具200，并将芯片封装模组130贴装在介质基板110上，同时利用载具200，能够消除制程过程中的翘曲问题，保证芯片封装模组130底部的平整性。
在本实施例中，将多个结构芯片133层叠在基底芯片131上，同时在每个结构芯片133的上侧设置第一布线层136，第一布线层136与结构芯片133电连接，并且在塑封体135内设置导电柱139，导电柱139向下贯通塑封体135并与介质基板110电连接，第一布线层136与导电柱139电连接。通过采用导电柱139和第一布线层136的结构，替代现有的打线结构，使得结构芯片133能够实现与介质基板110电连接，避免采用打线方式实现芯片的电连接，从而避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。
在本实施例中，导电柱139的材料为导电金属或导电胶，优选地，导电柱139采用导电胶制成，具体地，通过在塑封体135上激光开孔后填充导电胶，在导电胶固化后形成导电柱139。当然，此处导电柱139也可以采用电镀金属的方式成型，例如在塑封体135上开孔，并电镀铜层。
在本实施例中，导电胶可以选择导电银胶、导电膏、导电铜膏等，导电胶的具体成分需要满足导电特性材料。
在本实施例中，基底芯片131的下侧设置有第二布线层137，第二布线层137同时与基底芯片131和导电柱139电连接。具体地，在芯片封装模组130成型后，可以在基底芯片131的下侧表面设置第二布线层137，第二布线层137与基底芯片131电连接，并且第二布线层137延伸至导电柱139贯穿塑封体135的位置，从而实现与导电柱139的电连接。
在本实施例中，基底芯片131的下侧设置有第一导电凸块1311，第一导电凸块1311与第二布线层137电连接。具体地，基底芯片131为倒装芯片，第一导电凸块1311为铜凸块，与第二布线层137电接触。
在本实施例中，每个结构芯片133的上侧设置有第二导电凸块1331，第一布线层136通过第二导电凸块1331与结构芯片133电连接。具体地，位于底部的结构芯片133与基底芯片131背对背放置，且二者之间没有直接电连接的结构，每个结构芯片133通过第二导电凸块1331、第一布线层136实现与导电柱139的电连接，再通过导电柱139实现与介质基板110的电连接。
需要说明的是，本实施例中基底芯片131的两侧均设置有导电柱139，单侧的导电柱139可以是一个，也可以是多个，第一布线层136和第二布线层137均通过导电柱139与介质基板110电连接。
在本实施例中，相邻两个结构芯片133之间设置有第一胶膜层1333，以使相邻两个结构芯片133粘接在一起，基底芯片131与相邻的结构芯片133之间设置有第二胶膜层1313，以使基底芯片131和相邻的结构芯片133粘接在一起。具体地，多个结构芯片133背对基底芯片131放置，且多个结构芯片133通过膜胶粘接固定一起，并且底部的结构芯片133通过膜胶粘接固定在基底芯片131上。
需要说明的是，本实施例中第一布线层136和第二布线层137均可以利用曝光/显影RDL图形来形成导线，从而形成电路结构，然后再在第一布线层136的边缘开孔后填充导电胶，形成导电柱139。在本发明其他较佳的实施例中，第一布线层136和第二布线层137也可以直接用打线代替，只要是能够实现与导电柱139之间的电接触即可。
在本实施例中，介质基板110上还设置有第二导电连接盘111，导电柱139与第二导电连接盘111连接，并通过第二导电连接盘111与介质基板110电连接。具体地，第二导电连接盘111设置在介质基板110的上侧表面，导电柱139与第二导电连接盘111电接触，从而实现与介质基板110之间的电连接。
在本实施例中，介质基板110上还设置有第三布线层138，第三布线层138与第二导电连接盘111连接，并通过第二导电连接盘111与导电柱139电连接。具体地，介质基板110内通过RDL布线形成第三布线层138，该第三布线层138与第二导电连接盘111电接触，从而使得导电柱139与第三布线层138之间电连接。
具体地，在完成介质基板110和芯片封装模组130的贴装之后，可以在介质基板110远离芯片封装模组130的一侧表面完成植球工艺，针对介质基板110底部的焊点进行植锡球后，并通过切割方式完成单颗制作，形成多层堆叠封装结构100。
在本实施例中，基底芯片131为逻辑芯片或功能芯片，主要起到控制作用，其需要倒装在介质基板110上，且基底芯片131与介质基板110之间也可以在第二布线层137成型后填充胶层，保证固定连接效果。此外，多个结构芯片133均为存储芯片，每个结构芯片133均通过第一布线层136与导电柱139电连接，再通过导电柱139与介质基板110电连接，从而实现供电与控制。
参见图3，在本发明其他较佳的实施例中，结构芯片133也可以采用与基底芯片131顺向堆叠的方式，即结构芯片133的下侧设置有第二导电凸块1331，同时结构芯片133的下侧设置第一布线层136，其同样能够实现结构芯片133与导电柱139之间的电连接。优选地，可以选择其中一部分结构芯片133采用顺向堆叠方式，其他采用背向堆叠方式，从而使得至少两个相邻的结构芯片133相对设置，即相邻的两个第二导电凸块1331通过同一第一布线层136实现电连接，这种布置方式会使得第一布线层136的布线数量得以降低，简化了工艺步骤。
综上所述，本实施例提供的多层堆叠封装结构100，首先利用载具200提前制备芯片封装模组130，避免芯片封装模组130在成型过程中发生翘曲现象，在制备芯片封装模组130的过程中，结构芯片133通过胶膜粘接固定在一起，且每个结构芯片133的上侧表面均设置有第一布线层136，第一布线层136的边缘还设置有向则载具200的方向贯穿的导电柱139，结构芯片133通过第一布线层136与导电柱139电连接。其中导电柱139利用激光开孔后填充导电胶成型，在去除载具200后，还可以在基底芯片131的下侧设置第二布线层137，第二布线层137同样与导电柱139电连接，从而使得基底芯片131也能够通过导电柱139与介质基板110电连接，并与多个结构芯片133之间实现电连接。最后将介质基板110与成型后的芯片封装模组130贴装在一起，完成多层堆叠封装结构100的制备。本实施例中通过第一布线层136与导电柱139、第二布线层137与导电柱139之间的电接触，代替了原有的打线结构，从而避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。
第二实施例
参见图4，本实施例中提供了一种多层堆叠封装结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
本实施例提供的多层堆叠封装结构100，包括介质基板110和贴装在介质基板110上的芯片封装模组130，其中芯片封装模组130包括基底芯片131、多个结构芯片133和塑封体135，基底芯片131贴装在介质基板110上，多个结构芯片133层叠贴装在基底芯片131上，塑封体135贴装在介质基板110上并包覆在基底芯片131和多个结构芯片133外。其中，每个结构芯片133的上侧设置有第一布线层136，第一布线层136与结构芯片133电连接，塑封体135内还设置有导电柱139，导电柱139向下贯通塑封体135并与介质基板110电连接，第一布线层136与导电柱139电连接。
在本实施例中，介质基板110上设置有第一导电连接盘113，基底芯片131覆盖在第一导电连接盘113上，并通过第一导电连接盘113与介质基板110电连接。具体地，基底芯片131下侧设置有第一导电凸块1311，第一导电凸块1311与第一导电连接盘113焊接在一起，从而实现基底芯片131与介质基板110之间的电连接。
在本实施例中，第一导电连接盘113与介质基板110之间在焊接完成后还填充有胶水，以保证连接效果，并提升结构的稳定性。
本实施例中通过直接将基底芯片131的第一导电凸块1311与第一导电连接盘113焊接在一起实现电连接，避免了额外设置第二布线层137，简化了工艺步骤。
第三实施例
参见图5，本实施例提供了一种多层堆叠封装结构100的制备方法，用于制备如第一实施例或第二实施例提供的多层堆叠封装结构100。
在本实施例中，多层堆叠封装结构100的制备方法包括：
S1：利用载具200制备芯片封装模组130。
具体地，芯片封装模组130可以提前制备，然后将芯片封装模组130贴装在介质基板110上，或者将介质基板110在芯片封装模组130上成型，具体地，芯片封装模组130可以由载具200进行制造，载具200的材料可以是玻璃、氧化硅、金属等，通过载具200制备芯片封装模组130，能够消除制程过程中的翘曲问题。
在本实施例中，芯片封装模组130包括基底芯片131、多个结构芯片133和塑封体135，基底芯片131贴装在介质基板110上，多个结构芯片133层叠贴装在基底芯片131上，塑封体135贴装在介质基板110上并包覆在基底芯片131和多个结构芯片133外；每个结构芯片133的上侧设置有第一布线层136，第一布线层136与结构芯片133电连接，塑封体135内还设置有导电柱139，导电柱139向下贯通塑封体135并与介质基板110电连接，第一布线层136与导电柱139电连接。
步骤S1具体包括以下步骤：
S11：在载具200上贴装基底芯片131。
具体地，结合参见图6，取一载具200，在其表面涂覆UV胶层，通过载具200消除制程过程中的翘曲问题，将基底芯片131上具有第一导电凸块1311的一侧朝下放置，贴装在载具200的表面。其中，UV胶层的材质可以通过照射UV光实现分离，胶层具体可以是粘合胶、环氧树脂(Epoxy)、聚酰亚胺(PI)的一种或多种，通过UV（紫外）固化或热固化制作，用于作为分离层。
S12：在基底芯片131上贴装结构芯片133。
具体地，结合参见图7，将结构芯片133贴装在基底芯片131的背面，利用结构芯片133底侧的膜胶形成第二膜胶层，实现结构芯片133和基底芯片131之间的粘接固定。
S13：在载具200上印刷塑封料，形成包覆在基底芯片131和结构芯片133外的中间塑封层。
具体地，结合参见图8，在载具200上印刷液体的塑封料，固化后形成第一层的中间塑封层，将已经贴装好的基底芯片131和结构芯片133保护起来。其中塑封料可以是环氧树脂、氧化硅等。
S14：研磨中间塑封层，直至露出结构芯片133。
具体地，结合参见图9，利用研磨工艺，研磨中间塑封体135，直至露出结构芯片133表面的第二导电凸块1331。
S15：在结构芯片133的上侧设置第一布线层136，第一布线层136与结构芯片133电连接。
具体地，结合参见图10，在结构芯片133的上侧表面布RDL线，可通过曝光/显影RDL图形，形成第一布线层136，且第一布线层136与结构芯片133上的第二导电凸块1331电接触。
S16：在中间塑封层上开孔并填充导电材料，形成与第一布线层136电连接的导电柱139。
具体地，结合参见图11，利用激光开孔方式，在第一布线层136的边缘位置的中间塑封层形成贯穿至中间塑封层底部的开孔，然后填充导电胶，通过烘烤固化，形成导电柱139。其导电材料可以选择导电银胶、导电膏、导电铜膏等，需要满足导电特性材料。
S17：重复贴装结构芯片133，并形成中间塑封体135、第一布线层136和导电柱139。
具体地，结合参见图12，将上层的结构芯片133贴装在步骤S16后形成的下层结构芯片133上，重复执行步骤S13至S16，形成多层结构。
S18：在中间塑封层上印刷塑封料，形成包覆在基底和多个结构芯片133外的塑封体135。
具体地，结合参见图13，在最后一层的中间塑封层上印刷液体塑封料，然后固化塑封料，将贴装好的结构塑封保护，形成塑封体135。
S19：去除载具200，以形成芯片封装模组130。
具体地，结合参见图14，利用UV（紫外）光固化或者热固化，将芯片封装结构与载具200分离，漏出底部的基底芯片131上的第一导电凸块1311。在制备如第一实施例提供的多层堆叠封装结构100时，需要在基底芯片131的底部布线，形成第三布线层138。
具体地，在形成芯片封装模组130后，可执行步骤S2：将芯片封装模组130贴装在介质基板110上。
具体地，请继续参见图1，可以在芯片封装模组130成型后，在基底芯片131和塑封体135的底侧填充介电层，并进行内部布线和设置焊盘结构，使得芯片封装模组130内的导电柱139与介质基板110之间电接触。
在执行步骤S2后，可以利用植球工艺，针对介质基板110底部进行植锡球动作，然后再利用切割工艺，将产品切割成单颗，完成整个制程。
本发明实施例提供的多层堆叠封装结构100的制备方法，利用载具200制备芯片封装模组130，有效消除制备过程中带来的翘曲问题。同时将多个结构芯片133层叠在基底芯片131上，同时在每个结构芯片133的上侧设置第一布线层136，第一布线层136与结构芯片133电连接，并且在塑封体135内设置导电柱139，导电柱139向下贯通塑封体135并与介质基板110电连接，第一布线层136与导电柱139电连接。通过采用导电柱139和第一布线层136的结构，替代现有的打线结构，使得结构芯片133能够实现与介质基板110电连接，避免采用打线方式实现芯片的电连接，从而避免了导线桥接/断线的风险，同时能够缩小封装结构的尺寸，有利于产品的微型化。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种多层堆叠封装结构，其特征在于，包括：
介质基板；
贴装在所述介质基板上的芯片封装模组，所述芯片封装模组包括基底芯片、多个结构芯片和塑封体，所述基底芯片贴装在所述介质基板上，多个所述结构芯片层叠贴装在所述基底芯片上，所述塑封体贴装在所述介质基板上并包覆在所述基底芯片和多个结构芯片外；
其中，每个所述结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述结构芯片电连接，所述塑封体内还设置有导电柱，所述导电柱向下贯通所述塑封体并与所述介质基板电连接，所述第一布线层与所述导电柱电连接；
所述基底芯片与相邻的所述结构芯片粘接在一起，相邻两个所述结构芯片粘接在一起，所述芯片封装模组由载具预先制备。
2.根据权利要求1所述的多层堆叠封装结构，其特征在于，所述基底芯片的下侧设置有第二布线层，所述第二布线层同时与所述基底芯片和所述导电柱电连接。
3.根据权利要求2所述的多层堆叠封装结构，其特征在于，所述基底芯片的下侧设置有第一导电凸块，所述第一导电凸块与所述第二布线层电连接。
4.根据权利要求1所述的多层堆叠封装结构，其特征在于，每个所述结构芯片的上侧或下侧设置有第二导电凸块，所述第一布线层通过所述第二导电凸块与所述结构芯片电连接。
5.根据权利要求1所述的多层堆叠封装结构，其特征在于，所述介质基板上设置有第一导电连接盘，所述基底芯片覆盖在所述第一导电连接盘上，并通过所述第一导电连接盘与所述介质基板电连接。
6.根据权利要求1-5任一项所述的多层堆叠封装结构，其特征在于，相邻两个所述结构芯片之间设置有第一胶膜层，以使相邻两个所述结构芯片粘接在一起，所述基底芯片与相邻的结构芯片之间设置有第二胶膜层，以使所述基底芯片和相邻的结构芯片粘接在一起。
7.根据权利要求1-5任一项所述的多层堆叠封装结构，其特征在于，所述介质基板上还设置有第二导电连接盘，所述导电柱与所述第二导电连接盘连接，并通过所述第二导电连接盘与所述介质基板电连接。
8.根据权利要求7所述的多层堆叠封装结构，其特征在于，所述介质基板上还设置有第三布线层，所述第三布线层与所述第二导电连接盘连接，并通过第二导电连接盘与所述导电柱电连接。
9.根据权利要求1所述的多层堆叠封装结构，其特征在于，所述导电柱的材料为导电金属或导电胶。
10.一种多层堆叠封装结构的制备方法，用于制备如权利要求1所述的多层堆叠封装结构，其特征在于，所述制备方法包括：
利用载具制备芯片封装模组；
将所述芯片封装模组贴装在介质基板上；
其中，所述芯片封装模组包括基底芯片、多个结构芯片和塑封体，所述基底芯片贴装在所述介质基板上，多个所述结构芯片层叠贴装在所述基底芯片上，所述塑封体贴装在所述介质基板上并包覆在所述基底芯片和多个结构芯片外；每个所述结构芯片的上侧或下侧设置有第一布线层，所述第一布线层与所述结构芯片电连接，所述塑封体内还设置有导电柱，所述导电柱向下贯通所述塑封体并与所述介质基板电连接，所述第一布线层与所述导电柱电连接；
所述基底芯片与相邻的所述结构芯片粘接在一起，相邻两个所述结构芯片粘接在一起，所述芯片封装模组由载具预先制备。
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