CN106653628A - 一种半导体存储器及其制作方法 - Google Patents

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Abstract

本发明实施例公开了一种半导体存储器及其制作方法，所述半导体存储器包括自下而上依次堆叠的至少两个存储芯片组，上下相邻的两个所述存储芯片组的重布线层通过层间导电柱电连接，且位于最下方的存储芯片组的重布线层与对外连接凸块电连接；所述存储芯片组包括依次堆叠的至少两个存储芯片，以及位于所述至少两个存储芯片下方的复合绝缘层，所述至少两个存储芯片包封为一体结构，所述重布线层设置在所述复合绝缘层中，所述至少两个存储芯片的层内导电柱错开预设角度，以分别与所述重布线层电连接。本发明实现了半导体存储器的大容量和高集成度，并且有效提高了存储器的堆叠效率，降低了堆叠难度。

Description

一种半导体存储器及其制作方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体存储器及其制作方法。
背景技术
为了实现存储器的大容量、高集成度和高性能，可以采用存储芯片堆叠的方式。目前芯片堆叠的方式主要有两种：一种是存储芯片以错位式的方式一个接一个地堆叠上去，再用金属引线键合一阶一阶地把各个芯片电连接在一起。采用错位式结构的目的是为了实施金属引线键合。另一种是把存储芯片垂直地叠在一起，用硅通孔(Through Silicon Via，TSV)来实现各堆叠存储芯片间电信号连接。这两种方法，都有较显著的缺陷：芯片错位式堆叠加引线键合，随着堆叠的芯片数增加，不仅造成封装体尺寸较大，而且电信号延迟增长；而基于硅通孔技术的堆叠，不仅工艺复杂昂贵，而且用于大规模制造硅通孔芯片的供应链仍未完全形成。
这两种堆叠技术还有两个共同的低效率特征：1)堆叠封装体的制作，都是以单颗形式完成的；2)电性能和功能测试，亦是以单颗形式来进行。这些缺陷，使得现有大容量存储器制造技术越来越难于满足半导体技术的发展和微电子器件制造的趋势——更高性能，更小的形状系数(form factor)，更低的成本。
扇出型晶圆级技术(FOWLP)可以实现存储芯片的堆叠，从而作为大容量存储器制造的解决方案。但目前FOWLP技术是二维的，难以在具有多存储单元的高端存储器装置的制造上得到应用。
美国专利US2005/0124093A1(Wen-KunYang等)介绍了二维的扇出型晶圆级封装技术。如图1所示，100为载板；110为芯片；130和130a为重布线层(RDL)；148为芯片层间电互连；120，122，132，120a和132a为介电质；136为对外连接终端(锡球)。
美国专利US2009/0014876A1(Cheul-Joong Youn等)提出了基于芯片堆叠扇出型晶圆级技术实现存储装置三维集成的方法，如图2所示，104，110，132和142为芯片；106，112，134和144为绝缘介电质；108，118，136和146为芯片层间电互连；116为最外层RDL；120为对外连接终端(锡球)。该专利提出的方法是一理想化，在工程上难以实现的概念。因为：1)若用塑封材料填充芯片间空隙，金属重布线层(RDL)无法直接沉积在塑封材料上；2)采用旋涂介电材料，难以做到与芯片表面齐平；3)芯片主动面金属焊盘的防止有机物污染问题等。而且，根据该专利介绍的基本方法，堆叠4层以上芯片是难以实现的。
美国专利US8872350B2(Shigenorl Sawachi等)介绍了两种填充存储芯片间空隙并形成芯片层间电连接通道方法。如图3所示，1为散热片(亦是载板)；2为芯片；6为RDL；9为芯片层间电互连；4为绝缘介电质；13为对外连接终端(锡球)。第一种方法是塑封后激光钻孔。该方法对普通半导体芯片封装可以实施，但不能用于用16nm(或以下)工艺制造的高端存储芯片，因为这类高端存储芯片的节距在50μm左右，激光钻孔不能施用于具有这么小节距的芯片；第二种方法将是一很困难的(深度盲孔填充)，且昂贵的(因采用很厚的光敏介电质(100μm左右)作为芯片间填充材料)制造技术。该专利提供的方法制造成本高，且难以实现大规模量产。
因此，目前在大容量存储器堆叠技术上存在的缺陷是：堆叠效率低、多层堆叠技术难以实现，以及难以大规模量产。
发明内容
有鉴于此，本发明实施例提供一种半导体存储器及其制作方法，以解决现有技术中半导体存储器件堆叠效率低、多层堆叠技术难以实现，以及难以大规模量产的技术问题。
第一方面，本发明实施例提供了一种半导体存储器，包括：自下而上依次堆叠的至少两个存储芯片组，上下相邻的两个所述存储芯片组的重布线层通过层间导电柱电连接，且位于最下方的存储芯片组的重布线层与对外连接凸块电连接；
所述存储芯片组包括依次堆叠的至少两个存储芯片，以及位于所述至少两个存储芯片下方的复合绝缘层，所述至少两个存储芯片包封为一体结构，所述重布线层设置在所述复合绝缘层中，所述至少两个存储芯片的层内导电柱错开预设角度，以分别与所述重布线层电连接。
第二方面，本发明实施例还提供了一种半导体存储器的制作方法，包括：在载板自下而上依次制作至少两个存储芯片组，以及制作层间导电柱，所述层间导电柱分别与上下相邻的两个所述存储芯片组的重布线层电连接,且位于最上方的存储芯片组的重布线层与对外连接凸块电连接；
其中在制作任一存储芯片组时，包括如下步骤：
将所述至少两个存储芯片依次堆叠，所述至少两个存储芯片的层内导电柱错开预设角度；
将所述至少两个存储芯片包封为一体结构，且将所述层内导电柱露出；
在所述一体结构上方形成复合绝缘层，所述复合绝缘层中形成有重布线层，所述重布线层与所述层内导电柱电连接。
本发明实施例提供的半导体存储器及其制作方法，通过将至少两个存储芯片依次堆叠组成存储芯片组，其中至少两个存储芯片的层内导电柱错开预设角度，分别与重布线层电连接；并将至少两个存储芯片组依次堆叠组成存储器，其中上下相邻的两个存储芯片组的重布线层通过层间导电柱电连接，实现了存储器的大容量和高集成度，有效提高了存储器的堆叠效率，并且降低了堆叠难度。
附图说明
图1为现有技术提供的二维扇出型晶圆级封装技术的存储器的结构示意图；
图2为现有技术提供的基于芯片堆叠扇出型晶圆级技术的存储器的结构示意图；
图3为现有技术提供的第三种存储器的结构示意图；
图4本发明实施例提供的一种半导体存储器的剖面结构示意图；
图5为本发明实施例提供的一种半导体存储器的载板的俯视示意图及在载板上涂覆临时键合胶的剖面结构示意图；
图6为本发明实施例提供的一种在存储器晶圆上形成第一存储芯片的俯视示意图和剖面结构示意图；
图7为本发明实施例提供的一种在存储器晶圆上形成第二存储芯片的俯视示意图和剖面结构示意图；
图8a为本发明实施例提供的切割存储器晶圆形成多个第一存储芯片的剖面结构示意图；
图8b为本发明实施例提供的切割存储器晶圆形成多个第二存储芯片的剖面结构示意图；
图9a、图9b和图9c为本发明实施例提供的在载板上制作第一存储芯片和第二存储芯片的结构示意图；
图10为本发明实施例提供的对形成有第一存储芯片和第二存储芯片的载板进行固封，形成固封层的剖面结构示意图；
图11为本发明实施例提供的对固封层进行减薄的剖面结构示意图；
图12为本发明实施例提供的在固封层上形成下部绝缘层的剖面结构示意图；
图13为本发明实施例提供的在下部绝缘层上形成重布线层的剖面结构示意图；
图14为本发明实施例提供的在重布线层上形成上部绝缘层的剖面结构示意图；
图15为本发明实施例提供的形成层间导电柱的剖面结构示意图；
图16为本发明实施例提供的在层间导电柱之间制备一体结构的剖面结构示意图；
图17为本发明实施例提供的对第二层存储芯片组进行固封，形成固封层的剖面结构示意图；
图18为本发明实施例提供的对第二层存储芯片的固封层进行减薄的剖面结构示意图；
图19为本发明实施例提供的形成第二层存储芯片组的下部绝缘层的剖面结构示意图；
图20为本发明实施例提供的形成第二层存储芯片组的重布线层和上部绝缘层的剖面结构示意图；
图21为本发明实施例提供的形成层间导电柱的剖面结构示意图；
图22为本发明实施例提供的形成四个存储芯片组的剖面结构示意图；
图23为本发明实施例提供的在复合绝缘层上制作对外连接凸块的剖面结构示意图；
图24为本发明实施例提供的图23的倒置并去除载板和键合胶的结构示意图；
图25为本发明实施例提供的对存储器沉积保护膜的结构示意图；
图26为本发明实施例提供的对形成的多个存储器进行切割的结构示意图；
图27为本发明实施例提供的单个存储器的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
实施例
图4为本发明实施例提供的半导体存储器的结构示意图。本发明实施例提供的半导体存储器可以用作高速缓冲存储器、主存储器或堆栈存储器等。
本实施例提供的半导体存储器，包括：自下而上依次堆叠的两个存储芯片组，上下相邻的两个存储芯片组的重布线层通过层间导电柱电连接，且位于最下方的存储芯片组的重布线层与对外连接凸块电连接；
存储芯片组包括依次堆叠的两个存储芯片，以及位于两个存储芯片下方的复合绝缘层，所述至少两个存储芯片包封为一体结构，重布线层设置在复合绝缘层中，两个存储芯片的层内导电柱错开预设角度，以分别与重布线层电连接。
示例性的，图4所示的存储器包括四个存储芯片组，这里以四个存储芯片组为例进行说明，如图4所示，存储器包括第一存储芯片组310、第二存储芯片组510、第三存储芯片组610和第四存储芯片组710，其中，第四存储芯片组710、第三存储芯片组610、第二存储芯片组510和第一存储芯片组310自下而上依次堆叠。
第一存储芯片组310、第二存储芯片组510、第三存储芯片组610和第四存储芯片组710可以分别包括两个、三个或者四个存储芯片。本实施例以每个存储芯片组包括两个存储芯片为例进行说明。第一存储芯片110包括第一主动面以及设置在第一主动面上的第一焊盘，在所述第一焊盘内设置有第一存储芯片110的层内导电柱122；第二存储芯片210包括第一主动面以及设置在第一主动面上的第一焊盘，在所述第一焊盘内设置有第二存储芯片210的层内导电柱222。具体的，第一存储芯片110和第二存储芯片210的空间取向一致，即两个存储芯片的第一主动面的朝向相同，因此层内导电柱122和222的朝向也相同。可选的，第一存储芯片110、第二存储芯片210、第一层内导电柱122和222可以理解为一个一体结构。
进一步的，第一存储芯片组310还可以包括位于第一存储芯片110下方的复合绝缘层，该复合绝缘层包括上部绝缘层405、下部绝缘层401以及位于上部绝缘层405和下部绝缘层401之间的重布线层403；第二存储芯片组510还可以包括位于第二存储芯片210下方的复合绝缘层，第二存储芯片组510的复合绝缘层包括上部绝缘层505、下部绝缘层501以及位于上部绝缘层505和下部绝缘层501之间的重布线层503；第三存储芯片组610还可以包括位于第二存储芯片210下方的复合绝缘层，第三存储芯片组610的复合绝缘层包括上部绝缘层605、下部绝缘层601以及位于上部绝缘层605和下部绝缘层601之间的重布线层603；第四存储芯片组710还可以包括位于第二存储芯片210下方的复合绝缘层，第四存储芯片组710的复合绝缘层包括上部绝缘层705、下部绝缘层701以及位于上部绝缘层705和下部绝缘层701之间的重布线层703。
可选的，第一存储芯片组310中的层内导电柱122和222可以通过下部绝缘层401中的第一通孔与重布线层403电连接，重布线层403通过上部绝缘层405中的第二通孔与层间导电柱407电连接；第二存储芯片组510中的层内导电柱122和222可以通过下部绝缘层501中的第一通孔与重布线层503电连接，层间导电柱407通过下部绝缘层501中的第一通孔与重布线层503电连接，重布线层503通过上部绝缘层505中的第二通孔与层间导电柱507电连接；第三存储芯片组610中的层内导电柱122和222可以通过下部绝缘层601中的第一通孔与重布线层603电连接，层间导电柱507通过下部绝缘层601中的第一通孔与重布线层603电连接，重布线层603通过上部绝缘层605中的第二通孔与层间导电柱607电连接；第四存储芯片组710中的层内导电柱122和222可以通过下部绝缘层701中的第一通孔与重布线层703电连接，层间导电柱607通过下部绝缘层701中的第一通孔与重布线层703电连接，重布线层703通过上部绝缘层705中的第二通孔对外连接凸块907电连接。
第一存储芯片组310中的层内导电柱122和222可以错开预设角度，以分别与第一存储芯片组310中的重布线层403电连接；第二存储芯片组510中的层内导电柱122和222同样可以错开预设角度，以分别与第二存储芯片组510中的重布线层503电连接；第三存储芯片组610中的层内导电柱122和222可以错开预设角度，以分别与第三存储芯片组610中的重布线层603电连接；第四存储芯片组710中的层内导电柱122和222可以错开预设角度，以分别与第四存储芯片组710中的重布线层703电连接。可选的，所述预设角度可以为180°、90°或者45°。需要说明的是，存储芯片组中的层内导电柱可以错开0°以外的任意角度，只要保证层内导电柱不重合叠加即可，优选的是错开180°、90°或者45°。
可选的，所述存储器还可以包括对外连接凸块907，当第四存储芯片组710位于最下方时，第四存储芯片组710的重布线层703与对外连接凸块907电连接。进一步的，所述存储器还可以包括凸块下金属807，第四存储芯片组710的重布线层703通过凸块下金属807与外连接凸块907电连接。
需要说明的是，图4所示的存储器只是作为本发明实施例提供的存储器的一种实例说明，本发明实施例提供的存储器中，存储芯片组还可以是两个、三个或者多个，以实现存储器的大容量、高集成度。
可选的，上部绝缘层和下部绝缘层为有机光敏材料制成。
可选的，存储芯片组内的至少两个存储芯片由热固材料包封为一体结构，302、502、602和702为固封层。
可选的，第一存储芯片组310顶部可以设置有保护膜909。
本发明实施例提供的半导体存储器，将拥有层内导电柱的存储芯片组两两叠加，这样在进行三维晶圆级存储器堆叠时，可以降低由于制作工艺多次循环造成的可靠性风险；每堆叠一层，将实际堆叠两个芯片，这样在堆叠芯片层数不变时，堆叠芯片数将翻倍，因此堆叠效率提高一倍，减低生产成本；对芯片间隙的填充和包覆，采用成本低廉的热固材料，并免去使用光刻等工艺，生产成本下降；在堆叠第二存储芯片组时，首先制作层间导电柱实现电互连，后进行存储芯片放置和存储芯片间介电质填充和包覆的方法，解决了激光钻孔对节距限制的困难，从而满足大容量存储器制造对超细节距的要求。
本发明实施例还提供一种半导体存储器的制作方法，包括在载板自下而上依次制作至少两个存储芯片组，以及制作层间导电柱，所述层间导电柱分别与上下相邻的两个所述存储芯片组的重布线层电连接，且位于最上方的存储芯片组的重布线层与对外连接凸块电连接。
下面按照工程中制作存储芯片组、层间导电柱、层内导电柱以及复合绝缘层的顺序进行说明，本发明实施例以四个存储芯片组为例进行说明。
首先，提供一载板300，载板300的材料可为金属、硅、玻璃以及有机基板等。载板300的几何形状可以为圆形或者方形。在清洗后的载板300边缘上制作用于芯片贴片位置的对准标记，如图5所示。对准标记的制作一般通过薄膜沉积技术实现，例如：离子溅射、光刻、显影以及蚀刻，也可通过激光蚀刻、丝网印刷、图形电镀以及机械精加工等实现。本发明实施例提供的存储器的制作方法一次可以形成多个存储器，将多个存储器切割即得到单个存储器。再次对载板300进行清洗后在载板300上涂覆临时键合胶301。临时键合胶301的涂覆可使用旋涂、喷涂、滚压、印刷、非旋转涂覆、热压、真空压合以及压力贴合等方式。临时键合胶301可以为有机材料或复合材料。
在载板300上制作存储芯片组，具体可以为：首先制作存储芯片组中的存储芯片，本发明实施例以两个存储芯片为例进行介绍。
其中在制作任一存储芯片组时，包括如下步骤：
将至少两个存储芯片依次堆叠，上述至少两个存储芯片的层内导电柱错开预设角度；
将上述至少两个存储芯片包封为一体结构，且将层内导电柱露出；
在上述一体结构上方形成复合绝缘层，复合绝缘层中形成有重布线层，该重布线层与层内导电柱电连接。
如图6所示，存储器晶圆100有第一存储芯片110的阵列排布。第一存储芯片110具有主动面110a和非主动面110b，在主动面110a上，有第一存储芯片110对外连接导电的焊盘121，在焊盘121上，有预先沉积的层内导电柱122。层内导电柱122的沉积可采用不同方法实现，例如真空沉积和电镀等。焊盘121可为单层或多层金属，如Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等，层内导电柱122的材料为金属，如Cu，Ni，Ag，Au或其合金等。层内导电柱122的高度在70～90μm左右。第一存储芯片110的厚度为40～50μm。在晶圆100的背面(对应第一存储芯片110的非主动面)上，沉积DAF膜101。它的沉积可以多种方式实现：如旋涂、喷涂、印刷、滚压以及热压等。DAF膜101的有效粘接层的厚度在10～30μm左右。DAF膜101为有机材料。
如图7所示，存储器晶圆200有第二存储芯片210的阵列排布。第二存储芯片210与第一存储芯片110可为同一类型存储器，也可为不同类型存储器。第二存储芯片210具有主动面210a和非主动面210b，在主动面210a上，有第二存储芯片210对外连接导电的焊盘221。在焊盘221上，有预先沉积的层内导电连接柱222。层内导电柱222的沉积可采用不同方法实现，例如真空沉积和电镀等。焊盘221可为单层或多层金属，如Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等，层内导电柱222的材料为金属，如Cu，Ni，Ag，Au或其合金等。层内导电柱222的高度在20～40μm左右。第二存储芯片210的厚度为40～50μm。在晶圆200的背面(对应第二存储芯片210的非主动面210b)上，沉积DAF膜201。它的沉积可以多种方式实现：如旋涂、喷涂、印刷、滚压以及热压等。DAF膜201的有效粘接层的厚度在10～30μm左右，DAF膜201为有机材料，DAF膜201与DAF膜101可为同一种DAF膜，也可为不同的DAF膜。
如图8a和图8b所示，对上述两个半导体存储器晶圆分别进行切割，得到第一存储芯片110和第二存储芯片210。可选的，切割采取标准半导体晶圆切割方法，如机械切割或者激光切割等方式。
如图9a，图9b和图9c所示，在载板300上，用半导体贴片设备将第一存储芯片110的主动面朝上，以所谓的“Chip-to-Wafer”的方式，贴到载板300上临时键合胶301的上表面，实现第一存储芯片110在载板上的再配置。类似地，用半导体贴片设备将第二存储芯片210的主动面朝上，以所谓“Chip-to-Chip”的方式，分别置放到第一存储芯片110的主动面上，形成一体结构，该一体结构可以形象地理解为一个“超级芯片”。置放第二存储芯片210时，第二存储芯片210与第一存储芯片110有一个位置上的错开以露出第一存储芯片110主动面上的第一层内导电柱122。通过这样的置放，也实现了第二存储芯片210在载板300上的再重置。将贴完一体结构的载板置于一个具有一定高压的烘箱里。加压以排挤出滞留于各贴片界面的气泡，确保贴片界面的完整性，同时对DAF材料进行预固化处理。
如图10所示，沉积介质材料对包含一体结构的载板进行固封，形成固封层302，即填充包覆一体结构的空隙和表面。固封层302的高度应比一体结构中的第一层内导电柱高。沉积方法可为旋涂，印刷，有机叠层或者塑封等。介质材料一般为有机热固材料，但并不排除为绝缘非有机材料。
如图11所示，对固封层302进行减薄处理，减薄直到一体结构上所有的层内导电柱表面露出。减薄方法采用半导体制造的标准磨抛技术。此时，固封介质材料表面离一体结构最上端表面，即第二存储芯片210的主动面210a的距离为20μm左右。
在一体结构上方形成复合绝缘层可以包括：
在一体结构上方形成下部绝缘层，以及在下部绝缘层上形成第一通孔；
在下部绝缘层上方形成重布线层，重布线层通过第一通孔与所述层内导电柱电连接；
在所述重布线层上方形成上部绝缘层。
具体的工程上的方法如下：如图12所示，在固封层302的上表面沉积可光刻的下部绝缘层401。下部绝缘层401的材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、双苯环丁烯树脂以及苯基并二恶唑树脂中的一种或者多种，下部绝缘层401的厚度为5～7μm。
采用半导体器件晶圆制作的标准工艺，对下部绝缘层401进行图形制作，形成第一通孔，且第一通孔直至一体结构中各层内导电柱的表面，以露出各层内导电柱(图中未示出)。
如图13所示，采用标准半导体制作工艺，在下部绝缘层401上制作重布线层403。该过程包含一系列的薄膜沉积、电镀、光刻、显影以及蚀刻等工艺制作。重布线层403一边的终端经下部绝缘层401上的第一通孔与一体结构中的层内导电柱122和222相连，以引出第一存储芯片110和第二存储芯片210的电连接。重布线层403的材料可以为金属材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。
如图14所示，在重布线层403及下部绝缘层401上制作可光刻的上部绝缘层405，以形成存储芯片组310。上部绝缘层405的材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、双苯环丁烯树脂、苯基并二恶唑树脂中的一种或者多种。上部绝缘层405的厚度为5～7μm。
采用半导体器件晶圆制作的标准工艺，对上部绝缘层405进行图形制作，形成第二通孔，且该第二通孔直至重布线层403各相应端面，使其露出。上部绝缘层405图形制作可采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。
形成上部绝缘层之后，在所述上部绝缘层上形成层间导电柱，所述层间导电柱用于连接相邻的两个存储芯片组。
具体的，如图15所示，在上部绝缘层405上，采用半导体晶圆制作的标准工艺，制作一体结构的层间导电柱407。层间导电柱407的一端通过上部绝缘层405的第二通孔，与重布线层403各相应端面连接。层间导电柱407另一端的高度应比上部绝缘层405的表面高出100～120μm左右。层间导电柱407的制作可采用半导体制作标准技术实现，如真空沉积、电镀以及化学镀等。层间导电柱407为金属材料，如Cu、Ni、Pd、Ag、Au或其合金等。本发明实施例提供的层间导电柱的制作方法，在形成的复合绝缘层上方首先先制作层间导电柱，然后制作一体结构和一体结构的介电质填充，并且可以采用低廉的热固材料作为填充的介电质，而不是昂贵的厚层光敏介电材料，进而免去在固封层使用光刻等工艺，生产成本下降；同时由于不需要对固封材料进行激光钻孔，也解决了激光钻孔对节距限制的困难，从而满足大容量传感器制作对超细节距的要求。
至此，完成一个存储芯片组的制作。
下面，对另一个存储芯片组的制备进行说明：
如图16所示，用半导体贴片设备将上述的一体结构的主动面朝上，根据设计位置，以所谓的“Chip-to-Wafer”的方式，继续贴到载板300上的第一上部绝缘层405上。需要说明的是，每个存储芯片组中的一体结构可以相同，即包括第一存储芯片110、第二存储芯片120以及位于第一存储芯片110主动面上的层内导电柱122和位于第二存储芯片120主动面上的层内导电柱222。
如图17所示，再次沉积介质材料对整个载板进行固封，形成固封层502，即填充包覆一体结构的空隙和表面。固封层502的高度应比一体结构中的所有层内导电柱及层间导电柱407要高。沉积方法可为旋涂，印刷，有机叠层和塑封等。介质材料一般为有机热固材料，但不排除为绝缘非有机材料。
如图18所示，对固封层502进行减薄处理，减薄直到一体结构上的层内导电柱和层间导电柱407表面露出。减薄方法采用半导体制造的标准磨抛技术。磨抛后，固封层502上表面离一体结构上最上端表面的距离为20μm左右。
如图19所示，在固封层502的正面涂覆可光刻的下部绝缘层501。下部绝缘层501的材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、双苯环丁烯树脂、苯基并二恶唑树脂中的一种或者多种，下部绝缘层501的厚度为5～7μm。
采用半导体器件晶圆制作的标准工艺，对下部绝缘层501进行图形制作，形成第一通孔，且第一通孔直至一体结构中各层内导电柱的表面，以露出各层内导电柱(图中未示出)。
如图20所示，采用标准半导体制作工艺，在下部绝缘层501上制作重布线层503。该过程包含一系列的薄膜沉积、电镀、光刻、显影以及蚀刻等工艺制作。重布线层503一边的终端经下部绝缘层501上的第一通孔与一体结构中的层内导电柱相连，以引出第一存储芯片110和第二存储芯片210的电连接。重布线层503的材料可以为金属材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。
在重布线层503及下部绝缘层501上制作可光刻的上部绝缘层505，以形成第二层存储芯片组510。上部绝缘层505的材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、双苯环丁烯树脂、苯基并二恶唑树脂中的一种或者多种。上部绝缘层505的厚度为5～7μm。
采用半导体器件晶圆制作的标准工艺，对上部绝缘层505进行图形制作，形成第二通孔，且该第二通孔直至重布线层503各相应端面，使其露出。上部绝缘层505图形制作可采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。
形成上部绝缘层之后，首先在所述上部绝缘层上形成层间导电柱，所述层间导电柱用于连接相邻的两个存储芯片组。
具体地，如图21所示，在上部绝缘层505上，采用半导体晶圆制作的标准工艺，制作一体结构的层间导电柱507。层间导电柱507的一端通过上部绝缘层505的第二通孔，与重布线层503各相应端面连接。层间导电柱507另一端的高度应比上部绝缘层505的表面高出100～120μm左右。层间导电柱507的制作可采用半导体制作标准技术实现，如真空沉积、电镀以及化学镀等。这样，一体结构中的各存储芯片通过重布线层403和一体结构的层导电柱407一起实现了与外界的电连接。层间导电柱507与层间导电柱407一样，为金属材料，如，Cu、Ni、Pd、Ag、Au或其合金等。
至此，完成第二层存储芯片组的制作。
综上，本发明实施例描述的具有大容量存储能力的存储芯片组，在经历了两大轮工艺循环后，形成了两层“超级芯片”结构，实现了四层存储芯片堆叠。下面的步骤基本上是重复以上的循环，继续，直至完成四层“超级芯片”结构(即实现八层存储芯片堆叠)，在这不予以详述。
如图22所示，310、510、610和710为存储芯片组；602和702为介电质固封层；601和701为下部绝缘层，701和705为上部绝缘层；603和703重布线层；507和607为存储芯片组的层间导电柱；705为绝缘钝化层。
“超级芯片”间空隙填充，包覆介电质的沉积方法可为旋涂，印刷，有机叠层(laminate)或塑封等。其材料性质一般为有机热固材料，但并不排除为绝缘非有机材料。绝缘介电质的沉积可采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。绝缘介电质材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、BCB(双苯环丁烯树脂)、PBO(苯基并二恶唑树脂)中的一种或者多种。RDL层的制作包含一系列的薄膜沉积、电镀、光刻、显影、蚀刻等工艺。RDL材料为金属材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。“超级芯片”层间导电柱的制作可采用半导体制作标准技术实现，如，真空沉积，电镀，化学镀等。“超级芯片”层间导电柱为金属材料，如Cu、Ni、Pd、Ag、Au或其合金等。绝缘钝化层的制作采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。钝化层材料一般为有机材料，但不排除为无机材料。有机材料包括感光形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、阻焊油墨、绿漆、干膜、感光型增层材料、BCB(双苯环丁烯树脂)、PBO(苯基苯并二恶唑树脂)中的一种或者多种。
为完成大容量存储器件的制作，下面制作对外连接凸块。
采用半导体器件晶圆制作的标准工艺，对绝缘钝化层705进行图形制作，形成第二通孔，且该第二通孔直至重布线层703各相应端面，使其露出。绝缘钝化层705图形制作可采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。
如图23所示，在绝缘钝化层705的第二通孔处制作凸块下金属807，该凸块下金属807与重布线层703各端面焊盘相连。凸块下金属807的制作通过溅射、电镀、真空蒸发沉积等工艺并辅以光刻、显影、刻蚀等工艺实现。凸块下金属的材料为与焊料Wetting(相亲和)的金属或合金，如Ni、Cu、Pt、Ag及其合金。随后，在凸块下金属807上制作对外连接凸块907。其制作可以通过电镀、印刷、植球、放球等工艺。然后再进行回流工艺。回流可以通过热传导、对流、辐射等实现。对外连接凸块907的材料主要为焊料金属。如，Sn、Ag、Cu、Pb、Au、Ni、Zn、Mo、Ta、Bi、In、等及其合金。
如图24所示，去除载板和临时键合胶。载板和临时键合胶可以通过机械、加热、化学、激光等方式去除。然后，对整个大容量存储器再购“晶圆”进行翻转(Flip Over)，使第一存储芯片组310中的第一存储芯片110的非主动面110b和固封层302的下表面处于最顶层表面。
如图25所示，在第一存储芯片110的非主动面110b及固封层302的下表面上沉积一层保护膜909。保护膜909的沉积可以有多种方式，如：旋涂、喷涂、印刷、滚压、热压，或真空压合，等。保护膜材料为有机材料。
如图26所示，最后对所形成的大容量存储器结构，进行分离切割。
如图27所示，经过以上工艺流程后得到单颗大容量半导体存储器。
本发明实施例提供的半导体存储器的制作方法，通过依次制作至少两个存储芯片组，以及制作层间导电柱，层间导电柱分别与上下相邻的两个存储芯片组的重布线层电连接，且位于最上方的存储芯片组的重布线层与对外连接凸块电连接；其中任一存储芯片组为至少两个存储芯片依次堆叠，至少两个存储芯片的层内导电柱错开预设角度，并将至少两个存储芯片包封为一体结构，以及在一体结构上方形成复合绝缘层，复合绝缘层中形成有重布线层，重布线层与层内导电柱电连接。采用上述技术方法，可以有效提高存储器的堆叠效率，并且降低堆叠难度。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (11)

1.一种半导体存储器，其特征在于，包括自下而上依次堆叠的至少两个存储芯片组，上下相邻的两个所述存储芯片组的重布线层通过层间导电柱电连接，且位于最下方的存储芯片组的重布线层与对外连接凸块电连接；
所述存储芯片组包括依次堆叠的至少两个存储芯片，以及位于所述至少两个存储芯片下方的复合绝缘层，所述至少两个存储芯片包封为一体结构，所述重布线层设置在所述复合绝缘层中，所述至少两个存储芯片的层内导电柱错开预设角度，以分别与所述重布线层电连接。
2.根据权利要求1所述的半导体存储器，其特征在于，所述至少两个存储芯片的主动面的朝向相同，且所述主动面上设置有焊盘，所述焊盘与所述层内导电柱电连接。
3.根据权利要求1所述的半导体存储器，其特征在于，每个所述存储芯片组包括二个、三个或四个存储芯片。
4.根据权利要求3所述的半导体存储器，其特征在于，所述存储芯片组内的至少两个存储芯片的层内导电柱错开90°或180°。
5.根据权利要求1所述的半导体存储器，其特征在于，所述复合绝缘层包括上部绝缘层和下部绝缘层，以及位于所述上部绝缘层和下部绝缘层之间的重布线层，所述层内导电柱通过下部绝缘层中的第一通孔与所述重布线层电连接，所述重布线层通过上部绝缘层中的第二通孔与所述层间导电柱电连接。
6.根据权利要求5所述的半导体存储器，其特征在于，所述上部绝缘层和所述下部绝缘层为有机光敏材料制成。
7.根据权利要求1所述的半导体存储器，其特征在于，所述存储芯片组内的至少两个存储芯片由热固材料包封。
8.根据权利要求1所述的半导体存储器，其特征在于，所述最下方的存储芯片组的底部设置有保护层。
9.一种半导体存储器的制作方法，其特征在于，包括在载板自下而上依次制作至少两个存储芯片组，以及制作层间导电柱，所述层间导电柱分别与上下相邻的两个所述存储芯片组的重布线层电连接，且位于最上方的存储芯片组的重布线层与对外连接凸块电连接；
其中在制作任一存储芯片组时，包括如下步骤：
将所述至少两个存储芯片依次堆叠，所述至少两个存储芯片的层内导电柱错开预设角度；
将所述至少两个存储芯片包封为一体结构，且将所述层内导电柱露出；
在所述一体结构上方形成复合绝缘层，所述复合绝缘层中形成有重布线层，所述重布线层与所述层内导电柱电连接。
10.根据权利要求9所述的制作方法，其特征在于，所述在所述一体结构上方形成复合绝缘层包括：
在所述一体结构上方形成下部绝缘层，以及在所述下部绝缘层上形成第一通孔；
在所述下部绝缘层上方形成重布线层，所述重布线层通过第一通孔与所述层内导电柱电连接；
在所述重布线层上方形成上部绝缘层。
11.根据权利要求10所述的制作方法，其特征在于，所述制作层间导电柱，包括：
形成上部绝缘层之后，在所述上部绝缘层上形成层间导电柱，所述层间导电柱用于连接相邻的两个存储芯片组。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018086395A1 (zh) * 2016-11-08 2018-05-17 华进半导体封装先导技术研发中心有限公司 半导体存储器、半导体存储模块及其制作方法
CN108987380A (zh) * 2017-05-31 2018-12-11 台湾积体电路制造股份有限公司 半导体封装件中的导电通孔及其形成方法
CN109950213A (zh) * 2019-03-26 2019-06-28 长江存储科技有限责任公司 一种集成电路样品及其制备方法
CN111106123A (zh) * 2019-12-19 2020-05-05 江苏中科智芯集成科技有限公司 一种三维堆叠存储芯片结构及其封装方法
CN112768437A (zh) * 2021-04-08 2021-05-07 甬矽电子(宁波)股份有限公司 多层堆叠封装结构和多层堆叠封装结构的制备方法
CN112992888A (zh) * 2021-04-15 2021-06-18 甬矽电子(宁波)股份有限公司 芯片封装结构和芯片封装结构的制备方法
CN114496810A (zh) * 2020-10-27 2022-05-13 力成科技股份有限公司 模块化堆栈式半导体封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110028746A (ko) * 2009-09-14 2011-03-22 앰코 테크놀로지 코리아 주식회사 적층 칩 반도체 패키지
CN102931102A (zh) * 2011-08-10 2013-02-13 台湾积体电路制造股份有限公司 多芯片晶圆级封装的方法
US20150364457A1 (en) * 2005-07-22 2015-12-17 Invensas Corporation Wafer Leveled Chip Packaging Structure and Method Thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150364457A1 (en) * 2005-07-22 2015-12-17 Invensas Corporation Wafer Leveled Chip Packaging Structure and Method Thereof
KR20110028746A (ko) * 2009-09-14 2011-03-22 앰코 테크놀로지 코리아 주식회사 적층 칩 반도체 패키지
CN102931102A (zh) * 2011-08-10 2013-02-13 台湾积体电路制造股份有限公司 多芯片晶圆级封装的方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018086395A1 (zh) * 2016-11-08 2018-05-17 华进半导体封装先导技术研发中心有限公司 半导体存储器、半导体存储模块及其制作方法
CN108987380A (zh) * 2017-05-31 2018-12-11 台湾积体电路制造股份有限公司 半导体封装件中的导电通孔及其形成方法
US10629537B2 (en) 2017-05-31 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
CN108987380B (zh) * 2017-05-31 2020-06-12 台湾积体电路制造股份有限公司 半导体封装件中的导电通孔及其形成方法
CN109950213A (zh) * 2019-03-26 2019-06-28 长江存储科技有限责任公司 一种集成电路样品及其制备方法
CN111106123A (zh) * 2019-12-19 2020-05-05 江苏中科智芯集成科技有限公司 一种三维堆叠存储芯片结构及其封装方法
CN114496810A (zh) * 2020-10-27 2022-05-13 力成科技股份有限公司 模块化堆栈式半导体封装方法
CN112768437A (zh) * 2021-04-08 2021-05-07 甬矽电子(宁波)股份有限公司 多层堆叠封装结构和多层堆叠封装结构的制备方法
CN112768437B (zh) * 2021-04-08 2021-06-18 甬矽电子(宁波)股份有限公司 多层堆叠封装结构和多层堆叠封装结构的制备方法
CN112992888A (zh) * 2021-04-15 2021-06-18 甬矽电子(宁波)股份有限公司 芯片封装结构和芯片封装结构的制备方法

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Assignee: Jiangsu Xinde Semiconductor Technology Co.,Ltd.

Assignor: National Center for Advanced Packaging Co.,Ltd.

Contract record no.: X2022980027357

Denomination of invention: A semiconductor memory and its fabrication method

Granted publication date: 20190716

License type: Common License

Record date: 20221213

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