CN113809029A - 一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法 - Google Patents
一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法 Download PDFInfo
- Publication number
- CN113809029A CN113809029A CN202111188437.9A CN202111188437A CN113809029A CN 113809029 A CN113809029 A CN 113809029A CN 202111188437 A CN202111188437 A CN 202111188437A CN 113809029 A CN113809029 A CN 113809029A
- Authority
- CN
- China
- Prior art keywords
- metal
- metal layer
- layer
- rewiring
- bonding pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 30
- 229910052751 metal Inorganic materials 0.000 claims abstract description 424
- 239000002184 metal Substances 0.000 claims abstract description 424
- 238000000034 method Methods 0.000 claims abstract description 82
- 239000004065 semiconductor Substances 0.000 claims abstract description 60
- 229910000679 solder Inorganic materials 0.000 claims abstract description 36
- 239000010410 layer Substances 0.000 claims description 345
- 238000009713 electroplating Methods 0.000 claims description 25
- 238000000227 grinding Methods 0.000 claims description 21
- 239000004033 plastic Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 238000001465 metallisation Methods 0.000 claims description 17
- 238000002161 passivation Methods 0.000 claims description 17
- 239000000126 substance Substances 0.000 claims description 17
- 238000003466 welding Methods 0.000 claims description 17
- 238000007747 plating Methods 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 13
- 238000000465 moulding Methods 0.000 claims description 11
- 239000012790 adhesive layer Substances 0.000 claims description 9
- 239000002131 composite material Substances 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 8
- 238000007772 electroless plating Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000003475 lamination Methods 0.000 claims description 7
- 239000005022 packaging material Substances 0.000 claims description 7
- 238000007639 printing Methods 0.000 claims description 7
- 238000007650 screen-printing Methods 0.000 claims description 7
- 238000004528 spin coating Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 238000000748 compression moulding Methods 0.000 claims description 6
- 239000007788 liquid Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 claims description 5
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 4
- 239000000565 sealant Substances 0.000 claims description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 238000005507 spraying Methods 0.000 claims description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 3
- 238000003486 chemical etching Methods 0.000 claims description 3
- 238000000708 deep reactive-ion etching Methods 0.000 claims description 3
- 230000008020 evaporation Effects 0.000 claims description 3
- 238000001704 evaporation Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 3
- 238000003698 laser cutting Methods 0.000 claims description 3
- 238000011068 loading method Methods 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims description 3
- 238000001721 transfer moulding Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 230000008054 signal transmission Effects 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000000945 filler Substances 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 229910006164 NiV Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910008599 TiW Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- IHGSAQHSAGRWNI-UHFFFAOYSA-N 1-(4-bromophenyl)-2,2,2-trifluoroethanone Chemical compound FC(F)(F)C(=O)C1=CC=C(Br)C=C1 IHGSAQHSAGRWNI-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- KCTAWXVAICEBSD-UHFFFAOYSA-N prop-2-enoyloxy prop-2-eneperoxoate Chemical compound C=CC(=O)OOOC(=O)C=C KCTAWXVAICEBSD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法，属于半导体芯片封装技术领域。其构造了带有TSV通孔的桥接芯片结构，其从上而下分布的导电结构包括：金属柱Ⅰ(113)、金属层Ⅰ(112)、金属导电柱(109)、金属层Ⅱ(117)、金属柱Ⅱ(118)和栅极阵列焊球Ⅰ(119)，使得电信号能够同时实现第一再布线金属层(203)与第二再布线金属层(209)的电性连接，利用第二再布线金属层(209)、第一再布线金属层(203)以及带有TSV通孔的桥接芯片(122)代替传统的TSV方法实现了芯片间的垂直互联。本发明进一步减小了封装体的厚度，同时，提供了更多的芯片间电信号垂直传输的路径。
Description
技术领域
本发明涉及一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法，属于半导体芯片封装技术领域。
背景技术
扇出型封装目前为晶圆级先进封装方法之一，由于需封装芯片的数量的不断增加，多芯片所占用的横向面积越来越大，因此，开始将多芯片进行纵向连接，以使得在相同的横向面积中封装更多的芯片，已有的纵向封装技术中，被封装芯片均为单面有源芯片，封装后封装体中的芯片与芯片之间以及芯片与外部器件之间的信号传输距离远，信号衰减和损耗较大。
发明内容
为了克服现有技术的不足，本发明提供了一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法,以缩短电信号传输时间，提高电信号的传输效率，提高封装体的电性能。
本发明的技术方案：
本发明提供了一种埋入式三维堆叠的晶圆级扇出封装结构，其包括带有TSV通孔的桥接芯片、第一再布线金属层、第二再布线金属层、金属柱Ⅲ、塑封料Ⅰ，所述第一再布线金属层的上表面设置第一再布线金属层的上焊盘Ⅱ和第一再布线金属层的上焊盘Ⅰ，所述第一再布线金属层的上焊盘Ⅰ设置在所述第一再布线金属层的上焊盘Ⅱ的四周，其下表面设置第一再布线金属层的下焊盘；
所述第二再布线金属层的下表面设置第二再布线金属层的下焊盘Ⅰ和第二再布线金属层的下焊盘Ⅱ，所述第二再布线金属层的下焊盘Ⅰ设置在所述第二再布线金属层的下焊盘Ⅱ的四周，其上表面设置所述第二再布线金属层的上焊盘；
所述带有TSV通孔的桥接芯片包括芯片本体、第三再布线金属层Ⅰ、第三再布线金属层Ⅱ、若干个金属柱Ⅰ、金属图案层Ⅱ、若干个金属柱Ⅱ、若干个金属导电柱和底填膜，
所述金属导电柱上下贯穿芯片本体并露出其顶端，所述第三再布线金属层Ⅰ与第三再布线金属层Ⅱ分别设置于所述金属导电柱的上方和下方，并且其焊盘分别与所述金属导电柱的上下表面固连，所述第三再布线金属层Ⅰ与芯片本体的上表面之间的空间填充钝化层；
所述金属柱Ⅰ设置于第三再布线金属层Ⅰ的上焊盘，
所述金属柱Ⅱ通过所述金属图案层Ⅱ设置于所述第三再布线金属层Ⅱ的下方，所述金属图案层Ⅱ选择性连接第三再布线金属层Ⅱ的下焊盘，所述金属柱Ⅱ的末端设置栅极阵列焊球Ⅰ，所述底填膜填充并覆盖金属层Ⅱ、金属柱Ⅱ和栅极阵列焊球Ⅰ；
所述带有TSV通孔的桥接芯片和若干个金属柱Ⅲ设置在第一再布线金属层和第二再布线金属层之间，所述金属柱Ⅲ设置在带有TSV通孔的桥接芯片的四周，且所述带有TSV通孔的桥接芯片的高度与所述金属柱Ⅲ的高度相同；
所述带有TSV通孔的桥接芯片的栅极阵列焊球Ⅰ与所述第一再布线金属层的上焊盘Ⅱ实现电性连接，所述金属柱Ⅲ的下表面与第一再布线金属层的上焊盘Ⅰ实现电性连接，所述带有TSV通孔的桥接芯片的金属柱Ⅰ的上表面与第二再布线金属层的下焊盘Ⅱ实现电性连接，金属柱Ⅲ的上表面与第二再布线金属层的下焊盘Ⅱ实现电性连接，所述塑封料Ⅰ包封带有TSV通孔的桥接芯片和所有金属柱Ⅲ，形成塑封体。
可选地，所述第一再布线金属层与第二再布线金属层的结构相同。
可选地，所述金属导电柱的直径小于金属柱Ⅰ和/或金属柱Ⅱ。
可选地，所述第二再布线金属层的上方电性连接若干个芯片、无源器件或芯片封装体并通过塑封料Ⅱ填充。
可选地，还包括复合金属层，所述复合金属层由下而上依次包含具有金属粘合层、金属阻挡层和金属种子层的多层金属叠层，所述金属粘合层形成在第二再布线金属层的上焊盘的上表面，所述金属阻挡层形成在所述金属粘合层上，所述金属种子层形成在所述金属阻挡层上并且充当第二再布线金属层的上焊盘和随后的所述芯片、无源器件或芯片封装体的焊料凸点的中间导电层。
可选地，所述第一再布线金属层的下焊盘设置栅极阵列焊球Ⅱ。
本发明还提供了一种埋入式三维堆叠的晶圆级扇出封装结构的制造方法，其步骤如下：
步骤一、制作带有TSV通孔的桥接芯片，其具体步骤如下：
步骤1.1、取一半导体晶圆，半导体晶圆的芯片本体上设有复数个半导体芯片，其由锯道隔开，所述半导体芯片具有有源上表面以及无源下表面；
步骤1.2、在芯片本体的有源表面涂覆光刻胶层，通过掩模图案采用光刻技术形成光刻胶开口图案层，所述光刻胶层的厚度由步骤1.6的钝化层的厚度决定；
步骤1.3、采用深反应离子蚀刻技术通过光刻胶开口图案层的开口在半导体晶圆内制作通孔；
步骤1.4、通过使用PVD、CVD、电解镀覆、化学镀覆工艺在通孔中填充导电材料，形成金属导电柱；
步骤1.5、再通过光刻工艺去除光刻胶开口图案层，露出芯片本体的有源表面，同时露出金属导电柱的上端部分；
步骤1.6、使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压工艺在表面Ⅰ上形成一层钝化层；
步骤1.7、使用层压工艺，在钝化层上应用背研磨带研磨直至露出金属导电柱，得到金属导电柱的上表面；
步骤1.8、使用PVD、CVD、电解镀覆或化学镀覆工艺的图案化和金属沉积工艺在金属导电柱的上表面制作第三再布线金属层Ⅰ及其上焊盘；
步骤1.9、再次通过PVD、CVD、电解镀覆、化学镀覆工艺或金属沉积工艺在第三再布线金属层Ⅰ的上焊盘上制作金属柱Ⅰ；
步骤1.10、将半导体晶圆反转固定放置于第一临时载片及可释放胶层上；
步骤1.11、对半导体晶圆的无源下表面应用背研磨带进行研磨去除部分芯片本体，并露出金属导电柱，得到新的表面Ⅱ；
步骤1.12、通过PVD、CVD、电解镀覆、化学镀覆工艺或金属沉积工艺在表面Ⅱ上制作第三再布线金属层Ⅱ及其第三再布线金属层Ⅱ的下焊盘；
步骤1.13、第三再布线金属层Ⅱ的上表面再次通过电解镀覆工艺形成金属图案层Ⅱ117，金属图案层Ⅱ选择性连接第三再布线金属层Ⅱ的上焊盘；
步骤1.14、通过PVD、CVD、电解镀覆、化学镀覆工艺或金属沉积工艺在金属图案层Ⅱ上制作金属柱Ⅱ；
步骤1.15、通过使用蒸发、电解电镀、化学电镀、球落或丝网印刷工艺，将导电凸点材料沉积在金属柱Ⅱ上；
步骤1.16、将半导体芯片晶圆装载到划片膜Ⅰ，划片膜Ⅰ上方设置有底填膜层；步骤1.17、通过化学蚀刻、机械剥离、化学机械平坦化、机械研磨、热烘烤、UV光、激光扫描或者湿法去除可释放胶层和第一临时载片；
步骤1.18、利用锯条或激光切割工具按照锯道将半导体芯片晶圆切割为单颗封装后的带有TSV通孔的桥接芯片；
步骤1.19、从划片膜Ⅰ上拾取得到复数颗带有TSV通孔的桥接芯片；
步骤二、将带有TSV通孔的桥接芯片通过半导体工艺进行封装，其具体步骤如下：步骤2.1、取一临时载片，材料诸如是硅、锗、砷化镓、磷化铟或者碳化硅，并在上表面制作可释放图层；
步骤2.2、在可释放图层上制作第一再布线金属层，并形成第一再布线金属层的上焊盘Ⅰ和第一再布线金属层的上焊盘Ⅱ以及第一再布线金属层的下焊盘，第一再布线金属层的上焊盘Ⅰ设置在第一再布线金属层的上焊盘Ⅱ的四周；
步骤2.3、在第一再布线金属层的第一上焊盘Ⅰ上通过PVD、CVD、电解镀覆、化学镀覆工艺或其他合适的金属沉积工艺制作金属柱Ⅲ；
步骤2.4、采用高温压合工艺，将所述带有TSV通孔的桥接芯片依次与第一再布线金属层贴装，因底填膜层在高温下会软化，在临近液态时，使栅极阵列焊球Ⅰ露出底填膜层与第一再布线金属层的上焊盘Ⅱ固连；
步骤2.5、使用膏料印刷、压缩模制、转移模制、液体密封剂模制、真空层压、旋涂工艺，在第一再布线金属层的表面上沉积剂塑封料Ⅰ，并将金属柱Ⅲ和带有TSV通孔的桥接芯片完全包覆，形成塑封体；
步骤2.6、应用背研磨带研磨塑封料Ⅰ得到表面Ⅲ，表面Ⅲ露出金属柱Ⅲ的上表面和带有TSV通孔的桥接芯片的金属柱Ⅰ的上表面；
步骤2.7、在表面Ⅲ上制作第二再布线金属层，并在所述第二再布线金属层的下表面形成第二再布线金属层的下焊盘Ⅰ和第二再布线金属层的下焊盘Ⅱ，其上表面形成所述第二再布线金属层的上焊盘；所述第二再布线金属层的下焊盘Ⅰ与金属柱Ⅲ的上表面固连，第二再布线金属层的下焊盘Ⅱ与带有TSV通孔的桥接芯片的金属柱Ⅰ的上表面固连；
可选地，步骤1.2中，所述光刻胶层的厚度与钝化层的厚度相等。
可选地，步骤1.4中，还包括在晶圆表面及通孔内壁制作介电层薄膜，所述金属导电柱顶部高出介电层薄膜表面，并通过高温退火热处理，使金属导电柱内部晶粒重新排列，释放金属柱内部应力。
可选地，步骤1.13中，所述栅极阵列焊球Ⅰ通过压缩成形工艺接合到金属柱Ⅱ的顶端。
有益效果
1、本发明一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法，构造了带有TSV通孔的桥接芯片结构，其从上而下分布的导电结构包括：金属柱Ⅰ113、第三再布线金属层Ⅰ112、金属导电柱109、金属图案层Ⅱ117、金属柱Ⅱ118和栅极阵列焊球Ⅰ119，使得电信号能够同时实现第一再布线金属层203与第二再布线金属层209的电性连接，利用第二再布线金属层209、第一再布线金属层203以及带有TSV通孔的桥接芯片122代替传统的TSV方法实现了芯片间的垂直互联；2、带有TSV通孔的桥接芯片122中的钝化层110在带有TSV通孔的桥接芯片122的制造过程中起到了保护芯片本体102的作用，减少了半导体晶圆101在制作带有TSV通孔的桥接芯片122过程中的翘曲，同时也增加了带有TSV通孔的桥接芯片122的可靠性；
3、带有TSV通孔的桥接芯片122的厚度比传统的TSV薄，因此能够大大减小使用带有TSV通孔的桥接芯片122进行进一步封装的封装体的厚度，同时，提供了更多的芯片间电信号垂直传输的路径，大大缩短了电信号传输时间，提高了电信号的传输效率，减少了电信号在传输过程中的衰减与损耗，提高了封装体的电性能。
附图说明
图1为本发明一种埋入式三维堆叠的晶圆级扇出封装结构的剖面示意图；
图2为图1中的带有TSV通孔的桥接芯片的剖面示意图；
图3A至图3U和4A至图4G为本发明一种埋入式三维堆叠的晶圆级扇出封装结构的封装方法的流程示意图；
图5为图1的进一步封装结构的实施例一的剖面示意图；
图6为图1的进一步封装结构的实施例二的剖面示意图；
图中：半导体晶圆101
芯片本体102
半导体芯片或组件103
锯道104
无源上表面105
无源下表面106
通孔107
表面Ⅰ108
金属导电柱109
钝化层110
金属柱的上表面111
第三再布线金属层Ⅰ112
金属柱Ⅰ113
第一临时载片114
可释放胶层115
表面Ⅱ116
金属图案层Ⅱ117
金属柱Ⅱ118
栅极阵列焊球Ⅰ119
划片膜Ⅰ120
底填膜121
第一临时载片114
锯道104
带有TSV通孔的桥接芯片122第三再布线金属层Ⅱ123
第三再布线金属层Ⅱ的下焊盘124临时载片201
可释放图层202
第一再布线金属层203
上焊盘Ⅰ204
上焊盘Ⅱ206
金属柱Ⅲ205
金属柱Ⅲ的上表面234
划片膜Ⅰ120
塑封料Ⅰ207
金属柱Ⅰ113，
金属柱Ⅰ的上表面233
表面Ⅲ208
第二再布线金属层209
第三焊盘210
复合金属层240
半导体芯片封装体Ⅰ213
半导体芯片封装体Ⅱ214
底胶层213
塑封料Ⅱ250
第四焊盘215
栅极阵列焊球Ⅱ217
封装体218
划片膜Ⅱ219
磨片膜221
塑封体222
第四半导体芯片封装体220。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
本发明一种埋入式三维堆叠的晶圆级扇出封装结构，其包括带有TSV通孔的桥接芯片122、第一再布线金属层203、第二再布线金属层209、金属柱Ⅲ205、塑封料Ⅰ207，如图1和图2所示。所述第一再布线金属层203的上表面设置第一再布线金属层的上焊盘Ⅱ206和第一再布线金属层的上焊盘Ⅰ204，所述第一再布线金属层的上焊盘Ⅰ204设置在所述第一再布线金属层的上焊盘Ⅱ206的四周，其下表面设置第一再布线金属层的下焊盘215；
所述第二再布线金属层209的下表面设置第二再布线金属层的下焊盘Ⅰ231和第二再布线金属层的下焊盘Ⅱ232，所述第二再布线金属层的下焊盘Ⅰ231设置在所述第二再布线金属层的下焊盘Ⅱ232的四周，其上表面设置所述第二再布线金属层的上焊盘210；一般地，所述第一再布线金属层203与第二再布线金属层209的结构相同，均为多层再布线金属层。
所述带有TSV通孔的桥接芯片122包括芯片本体102、第三再布线金属层Ⅰ112、第三再布线金属层Ⅱ123、若干个金属柱Ⅰ113、金属图案层Ⅱ117、若干个金属柱Ⅱ118、若干个金属导电柱109和底填膜121，
所述金属导电柱109上下贯穿芯片本体102并露出其顶端，所述第三再布线金属层Ⅰ112与第三再布线金属层Ⅱ123分别设置于所述金属导电柱109的上方和下方，并且其焊盘分别与所述金属导电柱109的上下表面固连，第三再布线金属层Ⅰ112与芯片本体102的上表面之间的空间填充钝化层110；
所述金属柱Ⅰ113设置于第三再布线金属层Ⅰ112的上焊盘，
所述金属柱Ⅱ118通过所述金属图案层Ⅱ117设置于所述第三再布线金属层Ⅱ123的下方，所述金属图案层Ⅱ117选择性连接第三再布线金属层Ⅱ的下焊盘124，所述金属柱Ⅱ118的末端设置栅极阵列焊球Ⅰ119，所述底填膜121填充并覆盖金属层Ⅱ117、金属柱Ⅱ118和栅极阵列焊球Ⅰ119；所述栅极阵列焊球Ⅰ119还可以为接合线、导电胶、柱形凸点、微凸点等。一般地，所述金属导电柱109的直径小于金属柱Ⅰ113和/或金属柱Ⅱ118。
所述带有TSV通孔的桥接芯片122和若干个金属柱Ⅲ205设置在第一再布线金属层203和第二再布线金属层209之间，所述金属柱Ⅲ205设置在带有TSV通孔的桥接芯片122的四周，且所述带有TSV通孔的桥接芯片122的高度与所述金属柱Ⅲ205的高度相同；所述第二再布线金属层209的上方电性连接若干个芯片、无源器件或芯片封装体并通过塑封料Ⅱ250填充。
所述带有TSV通孔的桥接芯片122的栅极阵列焊球Ⅰ119与所述第一再布线金属层的上焊盘Ⅱ206实现电性连接，所述金属柱Ⅲ205的下表面与第一再布线金属层的上焊盘Ⅰ204实现电性连接，所述带有TSV通孔的桥接芯片122的金属柱Ⅰ113的上表面与第二再布线金属层的下焊盘Ⅱ232实现电性连接，金属柱Ⅲ205的上表面234与第二再布线金属层的下焊盘Ⅱ233实现电性连接，所述塑封料Ⅰ207包封带有TSV通孔的桥接芯片122和所有金属柱Ⅲ205，形成塑封体222。所述第一再布线金属层的下焊盘215设置栅极阵列焊球Ⅱ217，栅极阵列焊球Ⅱ217为栅极阵列焊球Ⅱ中的一种，栅极阵列焊球Ⅱ还可以为接合线、导电胶、柱形凸点、微凸点等。
本发明一种埋入式三维堆叠的晶圆级扇出封装结构的制造方法，如图3A至图3U和图4A至图4G，步骤如下:
步骤一、制作带有TSV通孔的桥接芯片122，其具体步骤如下：
步骤1.1、取一半导体晶圆101，半导体晶圆101带有芯片本体102，该芯片本体102诸如硅，锗，磷化铝，砷化铝，砷化镓，氮化镓，磷化铟，碳化硅或其他用于结构支撑的半导体材料。半导体晶圆101的芯片本体102上设有复数个半导体芯片103或组件，并由无效的晶粒间晶圆区域或锯道104将隔开，如图3A和图3B所示；选用制作有源器件的半导体芯片103，其包括有源上表面105和无源下表面106，有源器件的半导体芯片103可以制作包括一个或更多个晶体管、二极管以及在有源表面105内形成的其他电路元件以实现诸如数字信号处理器(DSP)、ASIC、存储器或其他信号处理电路之类的模拟电路或数字电路。
步骤1.2、在芯片本体102的有源表面105涂覆一定厚度的光刻胶层107，通过掩模图案采用光刻技术形成光刻胶开口图案层108，如图3D所示；光刻胶层107的厚度由后续工艺步骤1.6的钝化层110的厚度决定。一般地，光刻胶层107的厚度与钝化层110的厚度相等。
步骤1.3、采用深反应离子蚀刻技术通过光刻胶开口图案层108的开口在半导体晶圆101制作通孔107，如图3E所示；
步骤1.4、通过使用PVD、CVD、电解镀覆、化学镀覆工艺或其他合适的金属沉积工艺在通孔107中填充导电材料，形成金属导电柱109，该导电材料可以是Al、Cu、Sn、Ni、Au、Ag或其他合适导电材料，如图3F所示；
步骤1.5、再通过光刻工艺去除光刻胶开口图案层108，露出芯片本体102的有源表面105，同时露出金属导电柱109的上端部分，如图3G所示；
步骤1.6、使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压工艺在表面Ⅰ108上形成一层钝化层110，如图3H所示；
步骤1.7、使用层压工艺，在钝化层110上应用背研磨带研磨直至露出金属导电柱109，得到金属导电柱109的上表面111，如图3I所示；
步骤1.8、使用PVD、CVD、电解镀覆或化学镀覆工艺的图案化和金属沉积工艺在金属导电柱109的上表面111制作第三再布线金属层Ⅰ112及其上焊盘，如图3J所示；
步骤1.9、再次通过PVD、CVD、电解镀覆、化学镀覆工艺或金属沉积工艺在第三再布线金属层Ⅰ112的上焊盘上制作金属柱Ⅰ113，如图3K所示；
步骤1.10、将半导体晶圆101反转固定放置于第一临时载片114及可释放胶层115上，如图3L所示；
步骤1.11、对半导体晶圆101的无源下表面106应用背研磨带进行研磨去除部分芯片本体102，并露出金属导电柱109，得到新的表面Ⅱ116，如图3M所示；
步骤1.12、通过PVD、CVD、电解镀覆、化学镀覆工艺或金属沉积工艺在表面Ⅱ116上制作第三再布线金属层Ⅱ123及其第三再布线金属层Ⅱ的下焊盘124，如图3N所示；
步骤1.13、第三再布线金属层Ⅱ123的上表面再次通过电解镀覆工艺形成金属图案层Ⅱ117，金属图案层Ⅱ117选择性连接第三再布线金属层Ⅱ的上焊盘123，如图3O所示；
步骤1.14、通过PVD、CVD、电解镀覆、化学镀覆工艺或金属沉积工艺在金属图案层Ⅱ117上制作金属柱Ⅱ118，如图3P所示；
步骤1.15、通过使用蒸发、电解电镀、化学电镀、球落或丝网印刷工艺，将导电凸点材料沉积在金属柱Ⅱ118上。凸点材料可以是具有任选焊剂溶液的Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料以及其组合。例如，凸点材料可以是共晶Sn/Pb、高铅焊料或者无铅焊料。凸点材料使用合适的附着或接合工艺而接合到金属柱Ⅱ118上，凸点材料通过将材料加热到其熔点之上被回流以形成栅极阵列焊球Ⅰ119。在一些应用中，栅极阵列焊球Ⅰ119也可以通过二次回流工艺成形在金属柱Ⅱ118的顶端,以改善与金属柱Ⅱ118的电接触性能。栅极阵列焊球Ⅰ119也可以采用压缩成形工艺接合到金属柱Ⅱ118的顶端。栅极阵列焊球Ⅰ119代表可以形成在金属柱Ⅱ118上的一种类型的栅极阵列焊球。该栅极阵列焊球也可以使用接合线、导电胶、柱形凸点、微凸点以及其他电互连结构替代。如图3Q所示；
步骤1.16、将半导体芯片晶圆101装载到划片膜Ⅰ120，划片膜Ⅰ120上方设置有底填膜层121，如图3R所示；
步骤1.17、通过化学蚀刻、机械剥离、化学机械平坦化(CMP)、机械研磨、热烘烤、UV光、激光扫描或者湿法去除可释放胶层115和第一临时载片114，如图3S所示；
步骤1.18、利用锯条或激光切割工具按照锯道104将半导体芯片晶圆101切割为单颗封装后的带有TSV通孔的桥接芯片122，如图3T所示；
步骤1.19、从划片膜Ⅰ120上拾取得到复数颗带有TSV通孔的桥接芯片122，如图3U所示；
步骤二、将带有TSV通孔的桥接芯片122通过半导体工艺进行封装，其具体步骤如下：
步骤2.1、取一临时载片201，材料诸如是硅、锗、砷化镓、磷化铟或者碳化硅，并在上表面制作可释放图层202，如图4A所示；
步骤2.2、在可释放图层202上制作第一再布线金属层203，并形成第一再布线金属层的上焊盘Ⅰ204和第一再布线金属层的上焊盘Ⅱ206以及第一再布线金属层的下焊盘215，第一再布线金属层的上焊盘Ⅰ204设置在第一再布线金属层的上焊盘Ⅱ206的四周；第一再布线金属层203的具体制作方法如下：使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压工艺形成第一再布线金属层203中的绝缘层，绝缘层含有具有或不具有填料的光敏聚合物电介质膜、非光敏聚合物电介质膜、SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构属性的其它材料的一层或更多层；利用图案化光致抗蚀剂层通过蚀刻工艺以及使用诸如PVD、CVD、电解镀覆或化学镀覆工艺的图案化和金属沉积工艺形成第一再布线金属层203中的导电层，导电层可以是Al、Cu、Sn、Ni、Au、Ag或其它合适导电材料的一层或更多层；多层导电层之间选择性电连接，如图4B所示；
步骤2.3、在第一再布线金属层203的第一上焊盘Ⅰ204上通过PVD、CVD、电解镀覆、化学镀覆工艺或其他合适的金属沉积工艺制作金属柱Ⅲ205，如图4C所示；步骤2.4、采用高温压合工艺，将所述带有TSV通孔的桥接芯片122依次与第一再布线金属层203贴装，因底填膜层121在高温下会软化，在临近液态时，使栅极阵列焊球Ⅰ119露出底填膜层121与第一再布线金属层的上焊盘Ⅱ206固连，如图4D所示；
步骤2.5、使用膏料印刷、压缩模制、转移模制、液体密封剂模制、真空层压、旋涂工艺，在第一再布线金属层203的表面上沉积剂塑封料Ⅰ207，并将金属柱Ⅲ205和带有TSV通孔的桥接芯片122完全包覆，形成塑封体222；塑封料Ⅰ207可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或者具有适当填料的聚合物。塑封料Ⅰ207起密封作用，是不导电的并且在环境上保护半导体器件免受外部元件和污染物影响。如图4E所示；
步骤2.6、应用背研磨带研磨塑封料Ⅰ207得到表面Ⅲ208，表面Ⅲ208露出金属柱Ⅲ的上表面234和带有TSV通孔的桥接芯片122的金属柱Ⅰ的上表面233，如图4F所示；
步骤2.7、在表面Ⅲ208上制作第二再布线金属层209，并在所述第二再布线金属层209的下表面形成第二再布线金属层的下焊盘Ⅰ231和第二再布线金属层的下焊盘Ⅱ232，其上表面形成所述第二再布线金属层的上焊盘210；所述第二再布线金属层的下焊盘Ⅰ231与金属柱Ⅲ的上表面234固连，第二再布线金属层的下焊盘Ⅱ232与带有TSV通孔的桥接芯片122的金属柱Ⅰ的上表面233固连，如图4G所示；接下来，通过常规半导体工艺，可以在第二再布线金属层的上焊盘210上连接若干个芯片、无源器件或半导体芯片封装体，并通过塑封料Ⅱ250填充。如图5和图6所示，图5中，芯片Ⅰ211和芯片Ⅱ212直接与第二再布线金属层的上焊盘210电性连接，并通过底填胶252填充半导体芯片封装体Ⅰ213和半导体芯片封装体Ⅱ214与第二再布线金属层209之间的空间，并通过塑封料250塑封第二再布线金属层209之上的半导体芯片封装体Ⅰ213和半导体芯片封装体Ⅱ214，图6中，半导体芯片封装体Ⅰ213和半导体芯片封装体Ⅱ214通过复合金属层240与第二再布线金属层的上焊盘210电性连接，复合金属层240由下而上依次包含具有金属粘合层、金属阻挡层和金属种子层的多层金属叠层，所述金属粘合层形成在第二再布线金属层的上焊盘210的上表面，金属阻挡层形成在金属粘合层上，所述金属种子层形成在金属阻挡层上并且充当第二再布线金属层的上焊盘210和随后的焊料凸点或其他互连结构之间的中间导电层。金属粘合层形成在导电层上并且材质可以是Ti、TiN、TiW、Al或Cr。金属阻挡层形成在金属粘合层上并且材质可以是Ni、NiV、Pt、Pd、TiW或者CrCu。金属阻挡层抑制第二再布线金属层的上焊盘210的Cu成分扩散。金属种子层的材质可以是Cu、Ni、NiV、Au或Al。金属种子层形成在金属阻挡层上并且充当导电层和随后的焊料凸点或其他栅极阵列焊球之间的中间导电层。复合金属层240提供到导电层的低电阻互连以及对焊料扩散的金属阻挡层和用于焊料润湿性的金属种子层；再通过底填胶252填充半导体芯片封装体Ⅰ213和半导体芯片封装体Ⅱ214与第二再布线金属层209之间的空间，并通过塑封料250塑封第二再布线金属层209之上的半导体芯片封装体Ⅰ213和半导体芯片封装体Ⅱ214。
第一再布线金属层的下焊盘215形成栅极阵列焊球Ⅱ217，其成形工艺与步骤1.13相同。在一些应用中，栅极阵列焊球Ⅱ217通过二次回流工艺以改善与第一再布线金属层的下焊盘215的电接触性能。栅极阵列焊球Ⅱ217也可以采用压缩成形工艺接合到第一再布线金属层的下焊盘215。栅极阵列焊球Ⅱ217代表可以形成在第一再布线金属层的下焊盘215上的一种类型的栅极阵列焊球。该栅极阵列焊球也可以使用接合线、导电胶、柱形凸点、微凸点以及其他电互连，通过切割工艺得到复数颗埋入式三维堆叠的晶圆级扇出封装结构。
半导体芯片封装体Ⅰ213和半导体芯片封装体Ⅱ214之间可以通过第二再布线金属层209进行电信号传输；半导体芯片封装体Ⅰ213和半导体芯片封装体Ⅱ214可以通过第二再布线金属层209、金属柱Ⅲ205、第一再布线金属层203以及栅极阵列焊球Ⅱ217与封装体之外的其他部件进行电信号传输；半导体芯片封装体Ⅰ213和半导体芯片封装体Ⅱ214可以通过第二再布线金属层209与带有TSV通孔的桥接芯片122进行电信号传输；半导体芯片封装体Ⅰ213和半导体芯片封装体Ⅱ214可以通过第二再布线金属层209、带有TSV通孔的桥接芯片122、第一再布线金属层203以及栅极阵列焊球Ⅱ217与封装体之外的其他部件进行电信号传输；带有TSV通孔的桥接芯片122可以直接通过第一再布线金属层203以及栅极阵列焊球Ⅱ217与封装体之外的其他部件进行电信号传输；因此，在实际电信号传输路径设置时，可以选择更短的芯片与芯片之间以及芯片与封装体之外的其他部件的电信号传输路径，大大缩短了电信号传输时间，提高了电信号的传输效率，减少了电信号在传输过程中的衰减与损耗，提高了封装体的电性能。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明实施例揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种埋入式三维堆叠的晶圆级扇出封装结构，其特征在于，其包括带有TSV通孔的桥接芯片(122)、第一再布线金属层(203)、第二再布线金属层(209)、金属柱Ⅲ(205)和塑封料Ⅰ(207)，
所述第一再布线金属层(203)的上表面设置第一再布线金属层的上焊盘Ⅱ(206)和第一再布线金属层的上焊盘Ⅰ(204)，所述第一再布线金属层的上焊盘Ⅰ(204)设置在所述第一再布线金属层的上焊盘Ⅱ(206)的四周，其下表面设置第一再布线金属层的下焊盘(215)；
所述第二再布线金属层(209)的下表面设置第二再布线金属层的下焊盘Ⅰ(231)和第二再布线金属层的下焊盘Ⅱ(232)，所述第二再布线金属层的下焊盘Ⅰ(231)设置在所述第二再布线金属层的下焊盘Ⅱ(232)的四周，其上表面设置所述第二再布线金属层的上焊盘(210)；
所述带有TSV通孔的桥接芯片(122)包括芯片本体(102)、第三再布线金属层Ⅰ(112)、第三再布线金属层Ⅱ(123)、若干个金属柱Ⅰ(113)、金属图案层Ⅱ(117)、若干个金属柱Ⅱ(118)、若干个金属导电柱(109)和底填膜(121)，所述金属导电柱(109)上下贯穿芯片本体(102)并露出其顶端，所述第三再布线金属层Ⅰ(112)与第三再布线金属层Ⅱ(123)分别设置于所述金属导电柱(109)的上方和下方，并且其焊盘分别与所述金属导电柱(109)的上下表面固连，所述第三再布线金属层Ⅰ(112)与芯片本体(102)的上表面之间的空间填充钝化层(110)；
所述金属柱Ⅰ(113)设置于第三再布线金属层Ⅰ(112)的上焊盘，
所述金属柱Ⅱ(118)通过所述金属图案层Ⅱ(117)设置于所述第三再布线金属层Ⅱ(123)的下方，所述金属图案层Ⅱ(117)选择性连接第三再布线金属层Ⅱ的下焊盘(124)，所述金属柱Ⅱ(118)的末端设置栅极阵列焊球Ⅰ(119)，所述底填膜(121)填充并覆盖金属层Ⅱ(117)、金属柱Ⅱ(118)和栅极阵列焊球Ⅰ(119)；
所述带有TSV通孔的桥接芯片(122)和若干个金属柱Ⅲ(205)设置在第一再布线金属层(203)和第二再布线金属层(209)之间，所述金属柱Ⅲ(205)设置在带有TSV通孔的桥接芯片(122)的四周，且所述带有TSV通孔的桥接芯片(122)的高度与所述金属柱Ⅲ(205)的高度相同；
所述带有TSV通孔的桥接芯片(122)的栅极阵列焊球Ⅰ(119)与所述第一再布线金属层的上焊盘Ⅱ(206)实现电性连接，所述金属柱Ⅲ(205)的下表面与第一再布线金属层的上焊盘Ⅰ(204)实现电性连接，所述带有TSV通孔的桥接芯片(122)的金属柱Ⅰ(113)的上表面与第二再布线金属层的下焊盘Ⅱ(232)实现电性连接，金属柱Ⅲ(205)的上表面(234)与第二再布线金属层的下焊盘Ⅱ(233)实现电性连接，
所述塑封料Ⅰ(207)包封带有TSV通孔的桥接芯片(122)和所有金属柱Ⅲ(205)，形成塑封体(222)。
2.根据权利要求1所述的晶圆级扇出封装结构，其特征在于，所述第一再布线金属层(203)与第二再布线金属层(209)的结构相同。
3.根据权利要求1所述的晶圆级扇出封装结构，其特征在于，所述金属导电柱(109)的直径小于金属柱Ⅰ(113)和/或金属柱Ⅱ(118)。
4.根据权利要求1所述的晶圆级扇出封装结构，其特征在于，所述第二再布线金属层(209)的上方电性连接若干个芯片、无源器件或芯片封装体并通过塑封料Ⅱ(250)填充。
5.根据权利要求4所述的晶圆级扇出封装结构，其特征在于，还包括复合金属层(240)，所述复合金属层(240)由下而上依次包含具有金属粘合层、金属阻挡层和金属种子层的多层金属叠层，所述金属粘合层形成在第二再布线金属层的上焊盘(210)的上表面，所述金属阻挡层形成在所述金属粘合层上，所述金属种子层形成在所述金属阻挡层上并且充当第二再布线金属层的上焊盘(210)和随后的所述芯片、无源器件或芯片封装体的焊料凸点的中间导电层。
6.根据权利要求1所述的晶圆级扇出封装结构，其特征在于，所述第一再布线金属层的下焊盘(215)设置栅极阵列焊球Ⅱ(217)。
7.一种埋入式三维堆叠的晶圆级扇出封装结构的制造方法，其步骤如下：
步骤一、制作带有TSV通孔的桥接芯片(122)，其具体步骤如下：
步骤1.1、取一半导体晶圆(101)，半导体晶圆(101)的芯片本体(102)上设有复数个半导体芯片(103)，其由锯道(104)隔开，所述半导体芯片(103)具有有源上表面(105)以及无源下表面(106)；
步骤1.2、在芯片本体(102)的有源表面(105)涂覆光刻胶层(107)，通过掩模图案采用光刻技术形成光刻胶开口图案层(108)，所述光刻胶层(107)的厚度由步骤1.6的钝化层(110)的厚度决定；
步骤1.3、采用深反应离子蚀刻技术通过光刻胶开口图案层(108)的开口在半导体晶圆(101)内制作通孔(107)；
步骤1.4、通过使用PVD、CVD、电解镀覆、化学镀覆工艺在通孔(107)中填充导电材料，形成金属导电柱(109)；
步骤1.5、再通过光刻工艺去除光刻胶开口图案层108)，露出芯片本体(102)的有源表面(105)，同时露出金属导电柱(109)的上端部分；
步骤1.6、使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压工艺在表面Ⅰ(108)上形成一层钝化层(110)；
步骤1.7、使用层压工艺，在钝化层(110)上应用背研磨带研磨直至露出金属导电柱(109)，得到金属导电柱109的上表面(111)；
步骤1.8、使用PVD、CVD、电解镀覆或化学镀覆工艺的图案化和金属沉积工艺在金属导电柱(109)的上表面(111)制作第三再布线金属层Ⅰ(112)及其上焊盘；
步骤1.9、再次通过PVD、CVD、电解镀覆、化学镀覆工艺或金属沉积工艺在第三再布线金属层Ⅰ(112)的上焊盘上制作金属柱Ⅰ(113)；
步骤1.10、将半导体晶圆101反转固定放置于第一临时载片(114)及可释放胶层(115)上；
步骤1.11、对半导体晶圆(101)的无源下表面(106)应用背研磨带进行研磨去除部分芯片本体(102)，并露出金属导电柱(109)，得到新的表面Ⅱ(116)；
步骤1.12、通过PVD、CVD、电解镀覆、化学镀覆工艺或金属沉积工艺在表面Ⅱ(116)上制作第三再布线金属层Ⅱ(123)及其第三再布线金属层Ⅱ的下焊盘(124)；
步骤1.13、第三再布线金属层Ⅱ(123)的上表面再次通过电解镀覆工艺形成金属图案层Ⅱ(117)，金属图案层Ⅱ(117)选择性连接第三再布线金属层Ⅱ的上焊盘(123)；
步骤1.14、通过PVD、CVD、电解镀覆、化学镀覆工艺或金属沉积工艺在金属图案层Ⅱ(117)上制作金属柱Ⅱ(118)；
步骤1.15、通过使用蒸发、电解电镀、化学电镀、球落或丝网印刷工艺，将导电凸点材料沉积在金属柱Ⅱ(118)上；
步骤1.16、将半导体芯片晶圆(101)装载到划片膜Ⅰ(120)，划片膜Ⅰ(120)上方设置有底填膜层(121)；
步骤1.17、通过化学蚀刻、机械剥离、化学机械平坦化、机械研磨、热烘烤、UV光、激光扫描或者湿法去除可释放胶层(115)和第一临时载片(114)；
步骤1.18、利用锯条或激光切割工具按照锯道(104)将半导体芯片晶圆(101)切割为单颗封装后的带有TSV通孔的桥接芯片(122)；
步骤1.19、从划片膜Ⅰ(120)上拾取得到复数颗带有TSV通孔的桥接芯片(122)；步骤二、将带有TSV通孔的桥接芯片(122)通过半导体工艺进行封装，其具体步骤如下：
步骤2.1、取一临时载片(201)，材料诸如是硅、锗、砷化镓、磷化铟或者碳化硅，并在上表面制作可释放图层(202)；
步骤2.2、在可释放图层(202)上制作第一再布线金属层(203)，并形成第一再布线金属层的上焊盘Ⅰ(204)和第一再布线金属层的上焊盘Ⅱ(206)以及第一再布线金属层的下焊盘(215)，第一再布线金属层的上焊盘Ⅰ(204)设置在第一再布线金属层的上焊盘Ⅱ(206)的四周；
步骤2.3、在第一再布线金属层(203)的第一上焊盘Ⅰ(204)上通过PVD、CVD、电解镀覆、化学镀覆工艺或其他合适的金属沉积工艺制作金属柱Ⅲ(205)；
步骤2.4、采用高温压合工艺，将所述带有TSV通孔的桥接芯片(122)依次与第一再布线金属层(203)贴装，因底填膜层(121)在高温下会软化，在临近液态时，使栅极阵列焊球Ⅰ119露出底填膜层(121)与第一再布线金属层的上焊盘Ⅱ(206)固连；
步骤2.5、使用膏料印刷、压缩模制、转移模制、液体密封剂模制、真空层压、旋涂工艺，在第一再布线金属层(203)的表面上沉积剂塑封料Ⅰ(207)，并将金属柱Ⅲ(205)和带有TSV通孔的桥接芯片(122)完全包覆，形成塑封体(222)；
步骤2.6、应用背研磨带研磨塑封料Ⅰ(207)得到表面Ⅲ(208)，表面Ⅲ(208)露出金属柱Ⅲ的上表面(234)和带有TSV通孔的桥接芯片(122)的金属柱Ⅰ的上表面(233)；
步骤2.7、在表面Ⅲ208)上制作第二再布线金属层(209)，并在所述第二再布线金属层(209)的下表面形成第二再布线金属层的下焊盘Ⅰ(231)和第二再布线金属层的下焊盘Ⅱ(232)，其上表面形成所述第二再布线金属层的上焊盘(210)；所述第二再布线金属层的下焊盘Ⅰ(231)与金属柱Ⅲ的上表面(234)固连，第二再布线金属层的下焊盘Ⅱ(232)与带有TSV通孔的桥接芯片(122)的金属柱Ⅰ的上表面(233)固连。
8.根据权利要求7所述的制造方法，其特征在于，步骤1.2中，所述光刻胶层(107)的厚度与钝化层(110)的厚度相等。
9.根据权利要求7所述的制造方法，其特征在于，步骤1.4中，还包括在晶圆表面(101)及通孔(107)内壁制作介电层薄膜，所述金属导电柱(109)顶部高出介电层薄膜表面，并通过高温退火热处理，使金属导电柱(109)内部晶粒重新排列，释放金属柱内部应力。
10.根据权利要求7所述的制造方法，其特征在于，步骤1.13中，所述栅极阵列焊球Ⅰ(119)通过压缩成形工艺接合到金属柱Ⅱ(118)的顶端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111188437.9A CN113809029A (zh) | 2021-10-12 | 2021-10-12 | 一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111188437.9A CN113809029A (zh) | 2021-10-12 | 2021-10-12 | 一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113809029A true CN113809029A (zh) | 2021-12-17 |
Family
ID=78897634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111188437.9A Pending CN113809029A (zh) | 2021-10-12 | 2021-10-12 | 一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113809029A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023230869A1 (zh) * | 2022-05-31 | 2023-12-07 | 华为技术有限公司 | 芯片堆叠封装结构及其制备方法、电子设备 |
| CN118099107A (zh) * | 2024-04-24 | 2024-05-28 | 甬矽半导体(宁波)有限公司 | 半导体封装结构及其制备方法 |
-
2021
- 2021-10-12 CN CN202111188437.9A patent/CN113809029A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023230869A1 (zh) * | 2022-05-31 | 2023-12-07 | 华为技术有限公司 | 芯片堆叠封装结构及其制备方法、电子设备 |
| CN118099107A (zh) * | 2024-04-24 | 2024-05-28 | 甬矽半导体(宁波)有限公司 | 半导体封装结构及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11967563B2 (en) | Fan-out package having a main die and a dummy die | |
| US20210217692A1 (en) | Semiconductor package and fabricating method thereof | |
| US11309294B2 (en) | Integrated fan-out packages and methods of forming the same | |
| TWI497676B (zh) | 在環繞晶粒周圍之晶粒延伸區域形成貫穿導通孔的半導體裝置與方法 | |
| TWI531011B (zh) | 使用相同的載體在ｗｌｃｓｐ中形成ｔｍｖ和ｔｓｖ的半導體裝置及方法 | |
| TWI714913B (zh) | 封裝結構及其製造方法 | |
| US7843052B1 (en) | Semiconductor devices and fabrication methods thereof | |
| US20200243449A1 (en) | Package structure and manufacturing method thereof | |
| KR102295360B1 (ko) | 집적형 팬아웃 패키지 및 그를 형성하는 방법 | |
| CN113809029A (zh) | 一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法 | |
| KR101982905B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
| US20220223565A1 (en) | Package and method of fabricating the same | |
| CN216354177U (zh) | 一种埋入式三维堆叠的晶圆级扇出封装结构 | |
| CN113809028A (zh) | 一种埋入式三维堆叠的晶圆级扇出封装结构及其制造方法 | |
| CN216288413U (zh) | 一种埋入式三维堆叠的晶圆级扇出封装结构 | |
| US11855006B2 (en) | Memory device, package structure and fabricating method thereof | |
| CN220155524U (zh) | 半导体结构 | |
| KR101685849B1 (ko) | 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈 | |
| KR20150046991A (ko) | 반도체 패키지 모듈 제조 방법 및 이를 이용한 반도체 패키지 모듈 | |
| TW202407917A (zh) | 半導體封裝以及製造其之方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |