CN104051355B - 层叠封装结构及其形成方法 - Google Patents

层叠封装结构及其形成方法 Download PDF

Info

Publication number
CN104051355B
CN104051355B CN201310362355.0A CN201310362355A CN104051355B CN 104051355 B CN104051355 B CN 104051355B CN 201310362355 A CN201310362355 A CN 201310362355A CN 104051355 B CN104051355 B CN 104051355B
Authority
CN
China
Prior art keywords
layer
bottom package
semiconductor devices
semiconductor element
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310362355.0A
Other languages
English (en)
Other versions
CN104051355A (zh
Inventor
林志伟
吕文雄
郭炫廷
陈威宇
郑明达
刘重希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/901,084 external-priority patent/US9287203B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104051355A publication Critical patent/CN104051355A/zh
Application granted granted Critical
Publication of CN104051355B publication Critical patent/CN104051355B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

本发明提供了一种器件，包括：底部封装件，其包括互连结构、位于第一面上的第一凸块以及位于第二面上的金属凸块；半导体管芯，接合在底部封装件上，其中半导体管芯通过互连结构电连接至第一凸块。该器件还包括接合在底部封装件的第二面上的顶部封装件，其中顶部封装件包括第二凸块，并且每个第二凸块和相应的金属凸块都形成顶部封装件和底部封装件之间的连接结构；以及形成在顶部封装件和底部封装件之间的底部填充层，其中金属凸块嵌入到底部填充层中。本发明还公开了层叠封装结构及其形成方法。

Description

层叠封装结构及其形成方法
相关申请
本申请与2013年3月15日提交的名称为“Package-on-Package Structure andMethod of Forming Same”的美国临时专利申请No.61/793,543(代理人案号为TSM13-0185P)相关，其全部内容结合于此作为参考。
技术领域
本发明涉及半导体技术领域，更具体地，涉及层叠封装结构及其形成方法。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度的提高，半导体工业已经历了快速发展。在多数情况下，集成度的提高源于半导体工艺节点的缩小(例如，使工艺节点向亚20nm节点缩小)。随着近来对小型化、更高速度、更大带宽以及更低功耗和延迟时间的要求的出现，出现了对于半导体管芯更小并且更具创造性的封装技术的需求。
随着半导体技术的进一步发展，层叠封装半导体器件已作为有效替代而出现以进一步减小半导体器件的物理尺寸。在层叠封装半导体器件中，将诸如逻辑电路、存储器电路以及处理器电路等的有源电路制造在不同的晶圆和封装件上。将两个或多个封装件安装在彼此的顶部，即，堆叠，同时有标准接口来传输它们之间的信号。通过采用层叠封装半导体器件可实现更高的密度。此外，层叠封装半导体器件可实现较小的形成因数、较好的成本效益、提高的性能以及较低的功耗。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：
底部封装件，包括：
多个互连结构；
多个第一凸块，形成在所述底部封装件的第一面上；和
多个金属凸块，形成在所述底部封装件的第二面上，其中，所述金属凸块具有宽度D1和高度H1，并且D1大于H1；
半导体管芯，接合在所述底部封装件的第二面上，其中，所述半导体管芯通过所述互连结构电连接至所述第一凸块；
顶部封装件，接合在所述底部封装件的第二面上，其中：
所述顶部封装件包括多个第二凸块，并且每个第二凸块和相应的金属凸块形成位于所述顶部封装件和所述底部封装件之间的连接结构；以及
底部填充层，形成在所述顶部封装件和所述底部封装件之间，其中，所述金属凸块嵌入在所述底部填充层中。
在可选实施例中，所述半导体管芯的顶面暴露在所述底部填充层的外部。
在可选实施例中，H1与D1的比率在大约10％至大约90％的范围内。
在可选实施例中，所述金属凸块为扁平球，并且每个金属凸块都为球的一部分。
在可选实施例中，所述器件还包括：位于所述底部填充层和所述顶部封装件之间的间隙。
在可选实施例中，所述金属凸块由铜形成。
在可选实施例中，所述第一凸块由焊锡、铜和它们的任意组合形成；以及，所述第二凸块由焊锡、铜和它们的任意组合形成。
根据本发明的另一方面，还提供了一种器件，包括：
顶部封装件，安装在底部封装件上，所述底部封装件包括：
多个互连部件；
多个第一凸块，形成在所述底部封装件的第一面上；和
多个金属凸块，形成在所述底部封装件的第二面上，其中，所述金属凸块具有宽度D1和高度H1，并且D1大于H1；
半导体管芯，接合在所述底部封装件的第二面上，其中：
所述半导体管芯通过所述互连部件电连接至所述第一凸块；
所述半导体管芯的互连结构与所述底部封装件的互连部件直接接触；和
所述半导体管芯位于所述顶部封装件和所述底部封装件之间；以及
底部填充层，形成在所述顶部封装件和所述底部封装件之间。
在可选实施例中，所述器件还包括：多个第二凸块，形成在所述顶部封装件上，其中，所述第二凸块和所述金属凸块形成多个连接结构。
在可选实施例中，所述连接结构位于所述顶部封装件和所述底部封装件之间。
在可选实施例中，所述半导体管芯的顶面暴露在所述底部填充层的外部。
在可选实施例中，所述互连部件至少包括形成在金属间介电层中的金属线。
在可选实施例中，所述金属凸块嵌入在所述底部填充层中。
在可选实施例中，H1与D1的比率范围在大约10％至大约90％之间。
根据本发明的又一方面，还提供了一种方法，包括：
通过粘合层将多个金属凸块附接在载体上；
通过所述粘合层将半导体管芯附接在所述载体上；
在所述载体上方形成模塑料层，其中，所述半导体管芯和所述金属凸块嵌入在所述模塑料层中；
研磨所述模塑料层直至所述半导体管芯的顶面露出；
形成底部封装件，所述底部封装件包括位于所述模塑料层上方的多个互连结构；
将所述底部封装件附接在晶圆框架上；
研磨所述粘合层直至所述半导体管芯露出；以及
将顶部封装件安装在所述底部封装件上，其中，所述半导体管芯位于所述顶部封装件和所述底部封装件之间。
在可选实施例中，所述互连结构包括：金属间介电(IMD)层；形成在所述IMD层中的金属线；以及，形成在所述IMD层上方的再分布层。
在可选实施例中，所述方法还包括：将所述顶部封装件附接在所述底部封装件上；以及，应用回流工艺使得所述顶部封装件接合在所述底部封装件上以形成层叠封装结构。
在可选实施例中，所述方法还包括：提供包括多个半导体管芯的半导体晶圆；在所述半导体晶圆的正面上沉积保护层；薄化所述半导体晶圆的背面直至所述半导体管芯露出；以及，切割所述半导体晶圆以形成所述半导体管芯。
在可选实施例中，所述的方法还包括：研磨所述模塑料层直至去除所述保护层。
在可选实施例中，所述方法还包括：在通过所述粘合层将所述多个金属凸块附接在所述载体上的步骤之后，从金属板向所述金属凸块施加压力直至所述金属凸块被部分地压入所述粘合层中。
附图说明
为了更完整的理解本发明及其有益效果，现结合附图参考以下描述，其中：
图1示出了根据本发明各个实施例的层叠封装半导体器件的截面图；
图2示出了根据本发明各个实施例的包括多个半导体管芯的半导体晶圆；
图3示出了根据本发明各个实施例的图2中示出的半导体器件在将背面研磨工艺应用到半导体晶圆的背面之后的截面图；
图4示出了根据本发明各个实施例的图3中示出的半导体器件在将切割工艺应用到半导体器件之后的截面图；
图5示出了根据本发明各个实施例的载体的截面图；
图6示出了根据本发明各个实施例的图5中示出的半导体器件在将粘合印刷工艺应用到载体之后的截面图；
图7示出了根据本发明各个实施例的图6中示出的半导体器件在金属凸块安装在粘合焊盘上之后的截面图；
图8示出了根据本发明各个实施例的将金属凸块压入粘合层内的方法；
图9示出了根据本发明各个实施例的图8中示出的半导体器件在载体上的粘合焊盘被移除之后的截面图；
图10示出了根据本发明各个实施例的图9中示出的半导体器件在多个半导体管芯安装在载体上之后的截面图；
图11示出了根据本发明各个实施例的图10中示出的半导体器件在封装层形成在载体上方之后的截面图；
图12示出了根据本发明各个实施例的图11中示出的半导体器件在将研磨工艺应用到封装层的顶面之后的截面图；
图13示出了根据本发明各个实施例的图12中示出的半导体器件在半导体管芯上的保护层被移除之后的截面图；
图14示出了根据本发明各个实施例的图13中示出的半导体器件在多个互连结构形成在封装层上方之后的截面图；
图15示出了根据本发明各个实施例的图14中示出的半导体器件在多个UBM结构和互连焊盘形成之后的截面图；
图16示出了根据本发明各个实施例的将层叠封装半导体器件附接至晶圆框架的工艺；
图17示出了根据本发明各个实施例的将载体从层叠封装半导体器件上去除的工艺；
图18示出了根据本发明各个实施例的图17中示出的半导体器件在对粘合层应用研磨工艺之后的截面图；
图19示出了根据本发明各个实施例的图18中示出的半导体器件在对半导体器件施加切割工艺之后的截面图；以及
图20示出了根据本发明各个实施例的图19中示出的半导体器件在顶部封装件安装在底部封装件之前的截面图。
除非另有说明，否则不同附图中的相应的数字和符号通常指代相应的部件。绘制附图以清楚地示出各个实施例的相关方面而不必按照比例绘制。
具体实施方式
以下详细讨论了本发明实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅仅是对制作和使用本发明的具体方式的说明，而没有限制本发明的范围。
将根据具体环境下的实施例来描述本发明，即，具有多个扁平金属凸块的层叠封装半导体器件，其中扁平金属凸块形成在层叠封装半导体器件的顶部封装件和底部封装件之间。然而，也可将本发明的实施例应用于各种半导体器件。下文中将参考附图来详细描述各个实施例。
图1示出了根据本发明各个实施例的层叠封装半导体器件的截面图。层叠封装半导体器件100可包括底部封装件102和顶部封装件302。具体地，顶部封装件302层叠在底部封装件102的顶部。此外，顶部封装件302和底部封装件102通过由金属凸块114、116和凸块304形成的连接结构而接合在一起。凸块304可由铜(诸如铜芯焊锡球)形成。在可选实施例中，凸块304可为焊锡球。在整个说明书中，凸块304可选地被称作焊锡球304。
如图1所示，金属凸块114和116为扁平金属球。金属凸块114和116可具有宽度D1和高度H1。具体地，D1大于H1。H1与D1的比率范围在约10％至约90％之间。
此外，诸如金属凸块114的金属凸块具有与底部封装件102的互连结构直接接触的第一平面。另一方面，诸如金属凸块114的金属凸块的第二平面与焊锡球304直接接触。金属凸块114与焊锡球304之间的连接可通过回流工艺来生成。
在一些实施例中，金属凸块114和116由诸如铜的金属材料形成。在整个说明书中，凸块114和116可选地被称为金属凸块或铜球114和116。在可选实施例中，凸块114和116可以为铜芯焊锡球。
多个凸块104形成在底部封装件102的第一面上。在凸块104下面可形成多个凸块下金属化(UBM)结构。凸块104以及UBM结构的详细形成工艺将在下文中参考图15来进行描述。
半导体管芯202接合在底部封装件102的第二面上。诸如接触件的输入/输出端子与底部封装件102的互连结构直接接触。半导体管芯和底部封装件的这种配置与传统的具有连接在半导体管芯和底部封装件之间的多个凸块(诸如微凸块)的层叠封装半导体器件不同。具体接合工艺以及半导体管芯202的结构将在下文中参考图10进行描述。
如图1所示，底部填充层210形成在顶部封装件302和底部封装件102之间。具体地，在底部填充层210的顶面和顶部封装件302之间可存在间隙。铜球114和116嵌入在底部填充层210中。半导体管芯202部分嵌入在底部填充层210中。更具体地，半导体管芯202的顶面暴露在底部填充层210的外部。换句话说，底部填充层210的顶面可与半导体管芯202的顶面共面。
应注意，图1中示出的凸块(例如，铜球114和116)的数目仅为实例。本领域的技术人员将意识到层叠封装半导体器件100可容纳任何数目的凸块。还应注意，图1中示出的底部填充层210仅为实例。本领域的技术人员将想到可有多种变化、修改和替代。例如，底部填充层210可由多种适合的材料形成。此外，底部填充层210的高度可根据各种应用和不同的设计需求而变化。
图2至图20示出了根据本发明各个实施例的制造图1中示出的层叠封装半导体器件的中间步骤。应注意，图2至图20中示出的制造步骤以及层叠封装结构仅为实例。本领域的技术人员将意识到可存在许多替代、变化和修改。
图2示出了根据本发明各个实施例的包括多个半导体管芯的半导体晶圆。半导体晶圆201可为硅衬底。在一些实施例中，半导体晶圆可为厚度大于100um的标准晶圆。根据可选实施例，半导体晶圆201可具有等于或大于770um的厚度。
如图2所示，多个半导体管芯202形成在半导体晶圆201中。此外，保护层203形成在半导体晶圆201的正面上。在整个说明书中，半导体晶圆201的具有多个半导体管芯202的一面可选地被称作正面。半导体晶圆201的相对面被称作半导体晶圆201的背面。
为了对各个实施例的发明方面有一个基本理解，半导体管芯202没有被详细绘制。然而，应该注意，半导体管芯202可包括基本半导体层，诸如有源电路层、衬底层、层间介电(ILD)层以及金属间介电(IMD)层(没有分别示出)。
半导体管芯202可包括衬底(未示出)。衬底可为硅衬底。可选地，衬底可为绝缘体上硅衬底。衬底还可包括各种电路(未示出)。在衬底上形成的电路可为适于各种应用(诸如逻辑电路)的任何类型的电路。
在一些实施例中，电路可包括各种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。可使电路互连以执行一种或多种功能。功能可包括存储结构、处理结构、传感器、放大器、功率分布、输入/输出电路等。本领域的技术人员将意识到，出于说明目的而提供的上述实例仅为了进一步解释本发明的应用，但并不意味着以任何形式来限制本发明。
隔离层(未示出)形成在衬底上。例如，隔离层可由诸如氧化硅的介电材料形成。隔离层可通过本领域已知的任何适合的方法(诸如旋涂、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)等)来形成。还应注意，本领域的技术人员将意识到隔离层可进一步包括多个介电层。
再分布层204形成在隔离层上。半导体管芯202的有源电路层(未示出)可由再分布层桥接使得半导体管芯(例如，半导体管芯202)的有源电路层可电连接至外部电路。应注意的是，尽管图2示出了半导体管芯202的输入/输出端子为再分布层，但是本领域的技术人员将想到可有许多变化、替代以及修改。例如，半导体管芯202的输入/输出端子可以是形成在半导体管芯的衬底上方的连接件。连接件可为再分布线、金属线、接合焊盘等。
保护层203形成在半导体晶圆201的正面上方。保护层203可由合适的材料(诸如聚合物、氮化硅、光刻胶材料以及它们的任何组合等)形成。
图3示出了根据本发明各个实施例的图2中示出的半导体器件在背面研磨工艺应用到半导体晶圆的背面之后的截面图。半导体晶圆201的背面经受薄化工艺。薄化工艺可采用机械研磨工艺、化学抛光工艺、蚀刻工艺等。通过采用薄化工艺，在一些实施例中，可研磨半导体晶圆201的背面使得半导体晶圆201的厚度可大约在100um以下。
根据一个实施例，半导体晶圆201的厚度可被减至大约20um至大约50um的范围之间。在可选实施例中，对半导体晶圆201的背面应用薄化工艺直至嵌入的半导体管芯202露出。
图4示出了根据本发明各个实施例的图3中示出的半导体器件在切割工艺应用到半导体器件之后的截面图。可采用适合的切割工艺将半导体晶圆201分离成多个独立的芯片封装(例如，半导体管芯202)。切割工艺在本领域是熟知的，因此本发明不再详细讨论以避免重复。
图5示出了根据本发明各个实施例的载体的截面图。可采用载体502以避免层叠封装半导体器件的薄晶圆(例如，图4中示出的半导体管芯202)破裂、翘曲、破坏等。释放层504形成在载体502的顶部。释放层504可由诸如聚合物等的合适材料来形成。释放层504可以是UV固化的。在一些实施例中，释放层504可旋涂在载体502上。
粘合层506可旋涂在释放层504上。粘合层506可由诸如聚合物等的合适材料来形成。在可选实施例中，粘合层506可为适合的膜(tape)，诸如管芯粘贴膜(DAF)、不导电膜(NCF)等。可使用化学溶剂、化学机械抛光(CMP)等来去除粘合层506。
图6示出了根据本发明各个实施例的图5中示出的半导体器件在粘合印刷工艺应用到载体之后的截面图。根据图1中示出的金属凸块(例如，金属凸块114和116)的位置，多个粘合焊盘602可被印刷在粘合层506上。粘合焊盘可由诸如助焊剂等的合适材料来形成。
图7示出了根据本发明各个实施例的图6中示出的半导体器件在金属凸块安装在粘合焊盘上之后的截面图。多个铜球114和116安装在粘合焊盘602上。具有这样的金属球安装方法的一个优点是使用粘合焊盘来固定金属凸块有助于减少一些诸如回流工艺的制造步骤。因此，制造层叠封装半导体器件的成本和效率都可得到改善。
图8示出了根据本发明各个实施例的将金属凸块压入粘合层内的方法。如图8所示，将金属板802置于金属凸块114和116的顶部。随着从金属板802施加压力，部分金属凸块114和116被压进粘合层506中。因此，金属凸块的底面可低于粘合层506的顶面。
图9示出了根据本发明各个实施例的图8中示出的半导体器件在将载体上的粘合焊盘去除之后的截面图。在已将金属凸块114和116压入粘合层506之后，粘合焊盘602可通过合适的粘附剂去除工艺(诸如基于化学溶剂的去除工艺)来去除。
图10示出了根据本发明各个实施例的图9中示出的半导体器件在将多个半导体管芯安装在载体上之后的截面图。将半导体管芯202拾取并置放在载体502的顶部。半导体管芯202通过粘合层506接合在载体502上。应注意的是，虽然图10示出了将两个半导体管芯接合在载体502上，但是载体502可容纳任何数量的半导体管芯。
图11示出了根据本发明各个实施例的图10中示出的半导体器件在封装层形成在载体上方之后的截面图。如图11所示，封装层210形成在载体502的上方。根据一些实施例，封装层210可为由适合的底部填充材料形成的模塑料层。在整个说明书中，封装层210可选地被称为底部填充材料层210或模塑料层210。
底部填充材料层210可填充半导体管芯202和安装在载体502上的凸块之间的间隙。在一些实施例中，底部填充材料层210可由环氧树脂形成，其可分配到在凸块和半导体管芯202之间的间隙处。环氧树脂可以以液态来使用，并且可在固化工艺之后硬化。
在可选实施例中，底部填充材料层210可由诸如聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂以及它们的任何组合的可固化材料而形成。底部填充材料层210可通过任何合适的分配技术来形成。
图12示出了根据本发明各个实施例的图11中示出的半导体器件在研磨工艺应用到封装层的顶面之后的截面图。封装层210的顶面经受研磨工艺。研磨工艺可采用机械研磨工艺、化学抛光工艺、蚀刻工艺以及它们的任何组合等。
如图12所示，对封装层210的顶面实施研磨工艺直至半导体管芯202的顶面露出。具体地，如图12所示，半导体管芯202的保护层203可暴露在封装层210的外部。在半导体管芯202上方具有保护层203的一个优点在于可防止半导体管芯202的顶面在研磨工艺过程中受到损坏。
图13示出了根据本发明各个实施例的图12中示出的半导体器件在半导体管芯上的保护层被去除之后的截面图。根据一些实施例，保护层203可由诸如聚合物、光刻胶材料等合适的材料形成。可使用化学溶剂、蚀刻以及它们的任何组合等将保护层203去除。
图14示出了根据本发明各个实施例的图13中示出的半导体器件在多个互连结构形成在封装层上方之后的截面图。如图14所示，多个互连结构形成在载体502上方。图14中示出的互连结构可形成图1中示出的底部封装件102。
图14还示出了互连结构与金属凸块114和116以及半导体管芯202的连接件直接接触。在一些实施例中，这样的直接连接可通过诸如电镀等合适的制造技术来形成。如图14所示，金属凸块114和116的顶面可分为两部分，即内部部分以及边缘部分。内部部分与互连结构直接接触。边缘部分为平面。
互连结构可包括ILD层、IMD层、金属线和再分布层。在整个说明书中，接触插塞形成在其中的介电层被称作ILD层，并且位于ILD上方的介电层被称作IMD层。金属线形成在IMD层中。再分布层形成在IMD层的上方。
图14中示出的互连结构仅为实例，其不应不当地限制权利要求的范围。本领域的技术人员会意识到许多变化、替代和修改。例如，互连结构可包括多个IMD层。
ILD层可通过诸如旋涂、CVD和PECVD的本领域已知的任何合适方法由例如低K介电材料而形成，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合物以及它们的组合等。
一个或多个IMD层以及相关联的金属线(未示出)形成在ILD层上方。通常，一个或多个IMD层以及相关联的金属线用于使电路彼此互连，并且提供外部电连接。IMD层优选地通过PECVD技术或高密度等离子体化学汽相沉积(HDPCVD)等技术由诸如氟硅酸盐玻璃(FSG)的低K介电材料形成。
应该注意，互连结构可包括多条金属线1402。金属线1402用于使集成电路器件互连。金属线1402可形成在不同层中，并且可被ILD层和多个IMD层分隔。
本领域的技术人员将意识到互连结构可包括更多的金属间介电层以及相关的金属线和插塞。具体地，金属化层之间的层可由介电材料(例如，极低k介电材料)层和导电材料(例如，铜)层交替形成。
金属线1402可由诸如铜、铜合金、铝、银、金以及它们的任何组合等的金属材料形成。金属线1402可通过双镶嵌工艺来形成，然而也可选择使用诸如沉积、单镶嵌的其他合适的技术。双镶嵌工艺是本领域所熟知的，并因而在此不再描述。
再分布层1404可为单材料层或多层结构，并且可由诸如钛、氮化钛、铝、钽、铜和它们的组合的金属制成。再分布层1404可由诸如物理汽相沉积(PVD)、溅射、CVD、电镀等的本领域已知的任何合适的方法制成。
图15示出了根据本发明各个实施例的图14中示出的半导体器件在形成多个UBM结构和互连凸块之后的截面图。多个UBM结构(未示出)形成在底部封装件102的再分布层的上方。UBM结构有助于防止焊锡球和半导体器件的集成电路之间的扩散，同时提供低阻电连接。
凸块104为半导体器件的输入/输出(I/O)焊盘或互连凸块。在一些实施例中，凸块104可由铜形成。根据另一实施例，凸块104可为多个焊锡球104。在一些实施例中，凸块104可包括SAC405。SAC405包括95.5％的Sn、4.0％的Ag以及0.5％的铜。可选地，凸块104可为多个触点阵列封装(LGA)焊盘。
图16示出了根据本发明各个实施例的将层叠封装半导体器件附接至晶圆框架(tape frame)的工艺。晶圆框架1602可层压在底部封装件102上。如图16所示，焊锡球104嵌入在晶圆框架1602中。将半导体结构附接至晶圆框架是本领域所熟知的，因此本发明中不再详细描述以避免重复。
图17示出了根据本发明各个实施例的将载体从层叠封装半导体器件上去除的工艺。根据实施例，载体502可从底部封装件102上分离。可采用多种分离工艺以将底部封装件102从载体502上分离开。多种分离工艺可包括化学溶剂、UV曝光、激光烧蚀工艺等。
图18示出了根据本发明各个实施例的图17中示出的半导体器件在对粘合层应用研磨工艺之后的截面图。底部封装件102的背面经受研磨工艺。研磨工艺可采用机械研磨工艺、化学抛光工艺、蚀刻工艺等。
如图18所示，对底部封装件102的背面施加研磨工艺直至半导体管芯202露出。应注意到，在研磨工艺期间，可使金属凸块114和116的一面平坦化以形成多个扁平金属凸块。可通过合适的去膜或去晶圆框架技术来分离晶圆框架1602。
图19示出了根据本发明各个实施例的图18中示出的半导体器件在对半导体器件应用切割工艺之后的截面图。可采用合适的切割工艺以将底部封装件102分离为独立的芯片封装。切割工艺是本领域所熟知的，因此本发明中不再详细描述。
图20示出了根据本发明各个实施例的图19中示出的半导体器件在顶部封装件被安装在底部封装件之前的截面图。顶部封装件302可包括多个堆叠管芯，其可引线接合至顶部封装件的输入和输出端子。顶部封装件302中的堆叠管芯可包括存储器管芯、逻辑管芯、处理器管芯等。
应该注意，尽管图20示出了顶部封装件302中的两个堆叠管芯，但这仅为实例。同样地，引线接合的使用仅仅为说明性的并且用于电连接堆叠管芯的其他方法也在本发明的预期范围内。
顶部封装件302可通过回流工艺接合在底部封装件102上。接合工艺包括将顶部封装件302的焊锡球置靠在位于底部封装件102的正面顶部上的相应金属凸块114和116上。然后进行回流工艺以融化焊锡球，从而形成顶部封装件302和底部封装件102之间的连接结构，并且将金属凸块电连接至焊锡球。应该注意的是，在回流工艺之前，金属凸块114和116都具有平坦表面。在回流工艺之后，焊锡球和相应的金属凸块可形成金属间化合物(IMC)层。这样，金属凸块114和116的顶面不为平坦表面。
根据一种实施例，一种器件包括底部封装件，底部封装件包括多个互连结构、形成在底部封装件的第一面上的多个第一凸块和形成在底部封装件的第二面上的多个金属凸块，其中金属凸块具有宽度D1和高度H1，并且D1大于H1。
该器件还包括接合在底部封装件的第二面上的半导体管芯，其中半导体管芯通过互连结构电连接至第一凸块；接合在底部封装件的第二面上的顶部封装件，其中顶部封装件包括多个第二凸块，并且每个第二凸块和相应的金属凸块形成顶部封装件和底部封装件之间的连接结构；以及形成在顶部封装件和底部封装件之间的底部填充层，其中金属凸块嵌入在底部填充层中。
根据一种实施例，一种器件包括安装在底部封装件上的顶部封装件，其中底部封装件包括多个互连部件、形成在底部封装件的第一面上的多个第一凸块，以及形成在底部封装件的第二面上的多个金属凸块，其中金属凸块具有宽度D1和高度H1，并且D1大于H1。
该器件还包括接合在底部封装件的第二面上的半导体管芯，其中半导体管芯通过互连部件电连接至第一凸块，半导体管芯的互连结构与底部封装件的互连部件直接接触，并且半导体管芯位于顶部封装件和底部封装件之间；以及形成在顶部封装件和底部封装件之间的底部填充层。
根据一种实施例，一种方法包括通过粘合层将多个金属凸块附接在载体上；通过粘合层将半导体管芯附接在载体上；在载体上方形成模塑料层，其中半导体管芯和金属凸块嵌入在模塑料层中；研磨模塑料层直至半导体管芯的顶面露出；形成包括位于模塑料层上方的多个互连结构的底部封装件；将底部封装件附接在晶圆框架上；研磨粘合层直至半导体管芯露出；以及将顶部封装件安装在底部封装件上，其中半导体管芯位于顶部封装件和底部封装件之间。
尽管已经详细地描述了本发明的实施例及其有益效果，但应该理解，在不背离所附权利要求限定的本发明精神和范围的情况下，在本发明中可做出各种改变、替代和变化。
此外，本申请的范围不旨在限于本说明书中描述的工艺、机器装置、制造、物质组成、工具、方法和步骤的具体实施例。本领域的技术人员将从本发明中容易理解，根据本发明可以利用与本发明所述的对应实施例执行基本相同的功能或实现基本相同结果的现有的或今后开发的工艺、机器装置、制造，物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法或步骤包括在它们的范围内。

Claims (20)

1.一种半导体器件，包括：
底部封装件，包括：
多个互连结构；
多个第一凸块，形成在所述底部封装件的第一面上；和
多个金属凸块，形成在所述底部封装件的第二面上，其中，所述金属凸块具有宽度D1和高度H1，并且D1大于H1，其中，每个所述金属凸块具有平坦的底面；
半导体管芯，接合在所述底部封装件的第二面上，其中，所述半导体管芯通过所述互连结构电连接至所述第一凸块，并且，所述半导体管芯的再分布层与所述互连结构直接接触；
顶部封装件，接合在所述底部封装件的第二面上，其中：
所述顶部封装件包括多个第二凸块，并且每个第二凸块和相应的金属凸块形成位于所述顶部封装件和所述底部封装件之间的连接结构；以及
底部填充层，形成在所述顶部封装件和所述底部封装件之间，其中，所述金属凸块嵌入在所述底部填充层中，并且所述底部填充层的底面与所述金属凸块的所述平坦的底面齐平，所述第二凸块和相应的金属凸块形成金属间化合物层。
2.根据权利要求1所述的半导体器件，其中：
所述半导体管芯的顶面暴露在所述底部填充层的外部。
3.根据权利要求1所述的半导体器件，其中：
H1与D1的比率在10％至90％的范围内。
4.根据权利要求1所述的半导体器件，其中：
所述金属凸块为扁平球，并且每个金属凸块都为球的一部分。
5.根据权利要求1所述的半导体器件，还包括：
位于所述底部填充层和所述顶部封装件之间的间隙。
6.根据权利要求1所述的半导体器件，其中：
所述金属凸块由铜形成。
7.根据权利要求1所述的半导体器件，其中：
所述第一凸块由焊锡、铜和它们的任意组合形成；以及
所述第二凸块由焊锡、铜和它们的任意组合形成。
8.一种半导体器件，包括：
顶部封装件，安装在底部封装件上，所述底部封装件包括：
多个互连部件；
多个第一凸块，形成在所述底部封装件的第一面上；和
多个金属凸块，形成在所述底部封装件的第二面上，其中，所述金属凸块具有宽度D1和高度H1，并且D1大于H1；
半导体管芯，接合在所述底部封装件的第二面上，其中：
所述半导体管芯通过所述互连部件电连接至所述第一凸块；和
所述半导体管芯位于所述顶部封装件和所述底部封装件之间，其中，所述半导体管芯的再分布层与所述互连部件直接接触；以及
底部填充层，形成在所述顶部封装件和所述底部封装件之间，其中，所述底部填充层的底面与所述金属凸块的底面齐平，形成在所述顶部封装件上的第二凸块和相应的金属凸块形成金属间化合物层。
9.根据权利要求8所述的半导体器件，其中，所述第二凸块和所述金属凸块形成多个连接结构。
10.根据权利要求9所述的半导体器件，其中：
所述连接结构位于所述顶部封装件和所述底部封装件之间。
11.根据权利要求8所述的半导体器件，其中：
所述半导体管芯的顶面暴露在所述底部填充层的外部。
12.根据权利要求8所述的半导体器件，其中：
所述互连部件至少包括形成在金属间介电层中的金属线。
13.根据权利要求8所述的半导体器件，其中：
所述金属凸块嵌入在所述底部填充层中。
14.根据权利要求8所述的半导体器件，其中：
H1与D1的比率范围在10％至90％之间。
15.一种制造半导体器件的方法，包括：
通过粘合层将多个金属凸块附接在载体上；
通过所述粘合层将半导体管芯附接在所述载体上；
在所述载体上方形成模塑料层，其中，所述半导体管芯和所述金属凸块嵌入在所述模塑料层中；
研磨所述模塑料层直至所述半导体管芯的顶面露出；
形成底部封装件，所述底部封装件包括位于所述模塑料层上方的多个互连结构；
将所述底部封装件附接在晶圆框架上；
研磨所述粘合层直至所述半导体管芯露出；以及
将顶部封装件安装在所述底部封装件上，其中，所述半导体管芯位于所述顶部封装件和所述底部封装件之间。
16.根据权利要求15所述的制造半导体器件的方法，其中，所述互连结构包括：
金属间介电(IMD)层；
形成在所述金属间介电层中的金属线；以及
形成在所述金属间介电层上方的再分布层。
17.根据权利要求15所述的制造半导体器件的方法，还包括：
将所述顶部封装件附接在所述底部封装件上；以及
应用回流工艺使得所述顶部封装件接合在所述底部封装件上以形成层叠封装结构。
18.根据权利要求15所述的制造半导体器件的方法，还包括：
提供包括多个半导体管芯的半导体晶圆；
在所述半导体晶圆的正面上沉积保护层；
薄化所述半导体晶圆的背面直至所述半导体管芯露出；以及
切割所述半导体晶圆以形成所述半导体管芯。
19.根据权利要求18所述的制造半导体器件的方法，还包括：
研磨所述模塑料层直至去除所述保护层。
20.根据权利要求15所述的制造半导体器件的方法，还包括：
在通过所述粘合层将所述多个金属凸块附接在所述载体上的步骤之后，从金属板向所述金属凸块施加压力直至所述金属凸块被部分地压入所述粘合层中。
CN201310362355.0A 2013-03-15 2013-08-19 层叠封装结构及其形成方法 Active CN104051355B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361793543P 2013-03-15 2013-03-15
US61/793,543 2013-03-15
US13/901,084 2013-05-23
US13/901,084 US9287203B2 (en) 2013-03-15 2013-05-23 Package-on-package structure and method of forming same

Publications (2)

Publication Number Publication Date
CN104051355A CN104051355A (zh) 2014-09-17
CN104051355B true CN104051355B (zh) 2018-01-05

Family

ID=51504024

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310362355.0A Active CN104051355B (zh) 2013-03-15 2013-08-19 层叠封装结构及其形成方法

Country Status (1)

Country Link
CN (1) CN104051355B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104538380A (zh) * 2014-12-10 2015-04-22 华进半导体封装先导技术研发中心有限公司 小间距PoP封装单体
CN104465609A (zh) * 2014-12-10 2015-03-25 华进半导体封装先导技术研发中心有限公司 铜核球PoP互连的封装结构和封装方法
US9761566B1 (en) * 2016-04-13 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die structure and method of forming same
CN106145026B (zh) * 2016-06-30 2018-03-27 清华大学 用于mems的气密性封装结构和封装方法
US10290609B2 (en) 2016-10-13 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method of the same
CN107195555B (zh) * 2017-07-03 2019-12-06 京东方科技集团股份有限公司 一种芯片封装方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
JP5003260B2 (ja) * 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
US8884422B2 (en) * 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
KR101478601B1 (ko) * 2011-06-28 2015-01-05 하나 마이크론(주) 반도체 패키지 및 이의 제조 방법

Also Published As

Publication number Publication date
CN104051355A (zh) 2014-09-17

Similar Documents

Publication Publication Date Title
CN104576621B (zh) 芯片堆叠半导体封装件及其制造方法
CN103839894B (zh) 形成叠层封装结构的方法
TWI556400B (zh) 堆疊式扇出半導體晶片
CN104752236B (zh) 用于封装应用的两步模塑研磨
US9130024B2 (en) Three-dimensional semiconductor device
CN102569208B (zh) 半导体封装及其制造方法
US8754514B2 (en) Multi-chip wafer level package
CN102163596B (zh) 集成电路元件及其形成方法
CN104051355B (zh) 层叠封装结构及其形成方法
CN103219325B (zh) 多维集成电路结构及其形成方法
KR101508841B1 (ko) 패키지 온 패키지 구조물 및 이의 형성 방법
CN110504247A (zh) 集成电路封装件及其形成方法
TWI567906B (zh) 封裝的半導體元件及與其形成方法
CN105374693A (zh) 半导体封装件及其形成方法
CN107533985A (zh) 包括第一级裸片、背对背堆叠的第二级裸片和第三级裸片以及对应的第一再分配层、第二再分配层和第三再分配层的竖直堆叠系统级封装及其制造方法
TW201336040A (zh) 半導體封裝及其製造方法
CN104377192A (zh) 多芯片结构及其形成方法
CN104051383B (zh) 封装的半导体器件、封装半导体器件的方法以及PoP器件
TW201608646A (zh) ２ｄ及３ｄ ic封裝之整合中介層方法
CN104377170A (zh) 半导体封装件及其制法
CN102969305A (zh) 用于半导体结构的管芯对管芯间隙控制及其方法
KR101799326B1 (ko) ＣｏＣ 구조의 반도체 패키지 및 그 패키지 제조방법
TWI503906B (zh) 半導體結構、半導體裝置及半導體裝置的製造方法
CN110010589B (zh) 堆叠型半导体封装方法及封装结构
CN104051390A (zh) 具有模制开口凸块的叠层封装连结结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant