KR101508841B1 - 패키지 온 패키지 구조물 및 이의 형성 방법 - Google Patents

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지-웨이 린
웬-시웅 루
선훤-팅 궈
웨이-유 첸
밍-다 쳉
청-시 리우
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Abstract

디바이스는 하부 패키지를 포함하고, 하부 패키지는 상호접속 구조물들, 제 1 면 상의 제 1 범프들, 및 제 2 면 상의 금속 범프들, 제 2 면에 본딩되는 반도체 다이를 포함하고, 반도체 다이는 상호접속 구조물들을 통해 제 1 범프들에 전기적으로 결합된다. 디바이스는 하부 패키지의 제 2 면에 본딩되는 상부 패키지를 더 포함하고, 상부 패키지는 제 2 범프들을 포함하고, 각각의 제 2 범프 및 대응하는 금속 범프는 상부 패키지와 하부 패키지 사이에 조인트 구조물을 형성하며, 디바이스는 상부 패키지와 하부 패키지 사이에 형성된 언더필층을 더 포함하고, 금속 범프들은 언더필층에 내장된다.

Description

패키지 온 패키지 구조물 및 이의 형성 방법{PACKAGE-ON-PACKAGE STRUCTURE AND METHOD OF FORMING SAME}
본 출원은 발명의 명칭이 “Package-on-Package Structure and Method of Forming Same”이고, 2013년 3월 15일자에 출원된 미국 가특허 출원서 제61/793,543호(대리인 사건 번호 TSM13-0185P)에 관한 것으로, 이 출원은 참조에 의해 그 전체가 본 명세서에 통합된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 반도체 공정 노드의 축소(예컨대, 서브 20 nm 노드 쪽으로 공정 노드를 축소함)에 기인하다. 소형화에 대한 요구로서, 더욱 높은 속도 및 더욱 큰 대역폭뿐만 아니라, 더욱 낮은 전력 소비와 레이턴시(latency)에 대한 요구가 최근 성장하여, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 성장하였다.
반도체 기술이 더욱 진전함에 따라, 패키지 온 패키지 반도체 디바이스가 반도체 디바이스의 물리적인 크기를 더욱 줄이기 위한 효과적인 대안으로 등장하였다. 패키지 온 패키지 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로들이 상이한 웨이퍼 및 패키지 상에 제조된다. 2개 이상의 패키지들이 이들 사이에 신호를 라우팅하기 위한 표준 인터페이스를 이용하여 다른 패키지의 상부에 설치된다(즉, 적층된다). 더욱 높은 밀도가 패키지 온 패키지 반도체 디바이스를 이용함으로써 달성될 수 있다. 더욱이, 패키지 온 패키지 반도체 디바이스는 더욱 작은 폼팩터, 비용 효율성, 증가된 성능 및 저전력 소비를 달성할 수 있다.
본 발명의 목적은 패키지 온 패키지 구조물 및 이의 형성 방법을 제공하는 것이다.
실시예에 따라, 디바이스는 하부 패키지를 포함하고, 하부 패키지는 복수의 상호접속 구조물들, 하부 패키지의 제 1 면에 형성된 복수의 제 1 범프들, 및 하부 패키지의 제 2 면에 형성된 복수의 금속 범프들을 포함하며, 금속 범프는 폭(D1) 및 높이(H1)를 갖고, D1은 H1보다 크다.
디바이스는 하부 패키지의 제 2 면에 본딩되는 반도체 다이를 더 포함하고, 반도체 다이는 상호접속 구조물들을 통해 제 1 범프들에 전기적으로 결합되며, 디바이스는 하부 패키지의 제 2 면에 본딩되는 상부 패키지를 더 포함하고, 상부 패키지는 복수의 제 2 범프들을 포함하고, 각각의 제 2 범프 및 대응하는 금속 범프는 상부 패키지와 하부 패키지 사이에 조인트 구조물을 형성하며, 디바이스는 상부 패키지와 하부 패키지 사이에 형성된 언더필층을 더 포함하고, 금속 범프들은 언더필층에 내장된다.
실시예에 따라, 디바이스는 하부 패키지에 장착된 상부 패키지를 포함하고, 하부 패키지는 복수의 상호접속 컴포넌트들, 하부 패키지의 제 1 면에 형성된 복수의 제 1 범프들, 및 하부 패키지의 제 2 면에 형성된 복수의 금속 범프들을 포함하며, 금속 범프는 폭(D1) 및 높이(H1)를 갖고, D1은 H1보다 크다.
디바이스는 하부 패키지의 제 2 면에 본딩되는 반도체 다이를 더 포함하고, 반도체 다이는 상호접속 컴포넌트들을 통해 제 1 범프들에 전기적으로 결합되고, 반도체 다이의 상호접속 구조물들은 하부 패키지의 상호접속 컴포넌트들과 직접 접촉하고, 반도체 다이는 하부 패키지와 상부 패키지 사이에 위치되며, 디바이스는 상부 패키지와 하부 패키지 사이에 형성된 언더필층을 더 포함한다.
실시예에 따라, 방법은 접착층을 통해 캐리어에 복수의 금속 범프들을 부착하는 단계, 접착층을 통해 캐리어에 반도체 다이를 부착하는 단계, 캐리어 위에 몰딩 컴파운드층을 형성하는 단계로서, 반도체 다이 및 금속 범프는 몰딩 컴파운드층에 내장되는 것인 몰딩 컴파운드층 형성 단계, 반도체 다이의 상부 표면이 노출될 때까지 몰딩 컴파운드층을 연마하는 단계, 몰딩 컴파운드층 위에 복수의 상호접속 구조물들을 포함하는 하부 패키지를 형성하는 단계, 하부 패키지를 테이프 프레임에 부착하는 단계, 반도체 다이가 노출될 때까지 접착층을 연마하는 단계, 및 하부 패키지에 상부 패키지를 장착하는 단계를 포함하고, 반도체 다이는 상부 패키지와 하부 패키지 사이에 위치한다.
본 발명에 따르면, 패키지 온 패키지 구조물 및 이의 형성 방법을 제공하는 것이 가능하다.
본 발명개시 및 본 발명개시의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 본 발명개시의 다양한 실시예들에 따라 패키지 온 패키지 반도체 디바이스의 횡단면도를 나타낸다.
도 2는 본 발명개시의 다양한 실시예들에 따라 복수의 반도체 다이들을 포함하는 반도체 웨이퍼를 나타낸다.
도 3은 본 발명개시의 다양한 실시예들에 따라 후면 연마 공정이 반도체 웨이퍼의 후면에 적용된 이후의 도 2에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 4는 본 발명개시의 다양한 실시예들에 따라 다이싱 공정이 반도체 디바이스에 적용된 이후의 도 3에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 5는 본 발명개시의 다양한 실시예들에 따라 캐리어의 횡단면도를 나타낸다.
도 6은 본 발명개시의 다양한 실시예들에 따라 접착제 인쇄 공정이 캐리어에 적용된 이후의 도 5에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 7은 본 발명개시의 다양한 실시예들에 따라 금속 범프들이 접착 패드에 장착된 이후의 도 6에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 8은 본 발명개시의 다양한 실시예에 따라 금속 범프를 접착층 내로 누르는 방법을 나타낸다.
도 9는 본 발명개시의 다양한 실시예들에 따라 캐리어 상의 접착 패드가 제거된 이후의 도 8에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 10은 본 발명개시의 다양한 실시예들에 따라 복수의 반도체 다이들이 캐리어에 장착된 이후의 도 9에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 11은 본 발명개시의 다양한 실시예들에 따라 밀봉층(encapsulation layer)이 캐리어 위에 형성된 이후의 도 10에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 12는 본 발명개시의 다양한 실시예들에 따라 연마 공정이 밀봉층의 상부 표면에 적용된 이후의 도 11에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 13은 본 발명개시의 다양한 실시예들에 따라 반도체 다이 상의 보호층이 제거된 이후의 도 12에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 14는 본 발명개시의 다양한 실시예들에 따라 복수의 상호접속 구조물들이 밀봉층 위에 형성된 이후의 도 13에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 15는 본 발명개시의 다양한 실시예들에 따라 복수의 UBM 구조물들 및 상호접속 패드들이 형성된 이후의 도 14에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 16은 본 발명개시의 다양한 실시예들에 따라 패키지 온 패키지 반도체 디바이스를 테이프 프레임에 부착하는 공정을 나타낸다.
도 17은 본 발명개시의 다양한 실시예들에 따라 패키지 온 패키지 반도체 디바이스로부터 캐리어를 제거하는 공정을 나타낸다.
도 18은 본 발명개시의 다양한 실시예들에 따라 연마 공정이 접착층에 적용된 이후의 도 17에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 19는 본 발명개시의 다양한 실시예들에 따라 다이싱 공정이 반도체 디바이스에 적용된 이후의 도 18에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
도 20은 본 발명개시의 다양한 실시예들에 따라 상부 패키지가 하부 패키지에 장착되기 전의 도 19에 도시된 반도체 디바이스의 횡단면도를 나타낸다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 다양한 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 본 발명개시는 폭넓은 다양한 특정한 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 본 발명개시를 제조하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 개시의 범위를 한정시키려는 것은 아니다.
본 발명개시는 특정한 상황, 즉 패키지 온 패키지 반도체 디바이스의 상부 패키지 및 하부 패키지 사이에 형성된 복수의 평평한 금속 범프들을 갖는 패키지 온 패키지 반도체 디바이스의 실시예들에 관하여 기술될 것이다. 하지만 본 발명개시의 실시예들 또한 다양한 반도체 디바이스들에도 적용될 수 있다. 이하에, 다양한 실시예들이 첨부 도면들을 참조하여 상세하게 설명될 것이다.
도 1은 본 발명개시의 다양한 실시예들에 따라 패키지 온 패키지 반도체 디바이스의 횡단면도를 나타낸다. 패키지 온 패키지 반도체 디바이스(100)는 하부 패키지(102) 및 상부 패키지(302)를 포함할 수 있다. 특히, 상부 패키지(302)는 하부 패키지(102)의 상부에 적층된다. 게다가, 상부 패키지(302) 및 하부 패키지(102)는 금속 범프들(114, 116) 및 범프들(304)에 의해 형성된 조인트 구조물을 통해 서로 본딩된다. 범프들(304)은 구리 코어 솔더 볼과 같은 구리로 형성될 수 있다. 대안적인 실시예들에서, 범프들(304)은 솔더 볼일 수 있다. 설명에 걸쳐, 범프들(304)은 대안적으로 솔더 볼(304)로 언급될 수 있다.
도 1에 도시된 바와 같이, 금속 범프들(114 및 116)은 평평한 금속 볼이다. 금속 범프들(114 및 116)은 폭(D1) 및 높이(H1)를 가질 수 있다. 특히, D1은 H1보다 크다. H1 대 D1의 비는 대략 10 % 내지 대략 90 %의 범위에 있다.
더욱이, 금속 범프(114)와 같은 금속 범프는 하부 패키지(102)의 상호접속 구조물과 집적 접촉하는 제 1 평면 표면을 갖는다. 다른 한편으로, 금속 범프(114)와 같은 금속 범프의 제 2 평면 표면은 솔더 볼(304)과 직접 접촉한다. 금속 범프(114)와 솔더 볼(304) 사이의 접속은 리플로우 공정에 의해 발생될 수 있다.
일부 실시예들에서, 금속 범프들(114 및 116)은 구리와 같은 금속 물질로 형성된다. 설명에 걸쳐, 범프들(114 및 116)은 대안적으로 금속 범프 또는 구리 볼(114 및 116)로 언급된다. 대안적인 실시예들에서, 범프들(114 및 116)은 구리 코어 솔더 볼일 수 있다.
복수의 범프들(104)이 하부 패키지(102)의 제 1 면에 형성된다. 범프들(104)의 밑에 형성된 복수의 언더 범프 금속(under bump metallization; UBM) 구조물이 존재할 수 있다. 범프(104) 및 UBM 구조물의 상세한 형성 공정이 도 15에 대하여 이하에 기술될 것이다.
반도체 다이(202)가 하부 패키지(102)의 제 2 면에 본딩된다. 컨택과 같은 입출력 단자들이 하부 패키지(102)의 상호접속 구조물과 집적 접촉한다. 반도체 다이 및 하부 패키지의 이러한 구성은 반도체 다이와 하부 패키지 사이에 결합된 마이크로 범프와 같은 복수의 범프를 갖는 종래의 패키지 온 패키지 반도체 디바이스와 상이하다. 반도체 다이(202)의 구조물은 물론 상세한 본딩 공정이 도 10에 대하여 이하에 기술될 것이다.
도 1에 도시된 바와 같이, 언더필층(210)이 상부 패키지(302)와 하부 패키지(102) 사이에 형성된다. 특히, 언더필층(210)의 상부 표면과 상부 패키지(302) 사이에 갭이 존재할 수 있다. 구리 볼(114 및 116)은 언더필층(210)에 내장된다. 반도체 다이(202)는 언더필층(210)에 부분적으로 내장된다. 보다 구체적으로, 반도체 다이(202)의 상부 표면은 언더필층(210) 밖으로 노출된다. 다시 말해서, 언더필층(210)의 상부 표면은 반도체 다이(202)의 상부 표면과 동일 평면에 있을 수 있다.
도 1에 도시된 범프들[예컨대, 구리 볼(114 및 116)]의 수는 단지 예시적인 것임을 유념해야 한다. 패키지 온 패키지 반도체 디바이스(100)는 임의의 수의 범프들을 수용할 수 있다는 것을 기술 분야의 당업자는 인식할 것이다. 도 1에 도시된 언더필층(210)은 단지 예시적인 것임을 더욱 유념해야 한다. 기술 분야의 당업자는 수많은 변화, 수정 및 대안이 존재할 수 있다는 것을 인식할 것이다. 예를 들어, 언더필층(210)은 다양한 적합한 물질로 형성될 수 있다. 게다가, 언더필층(210)의 높이는 다양한 애플리케이션 및 상이한 설계 필요성에 따라 변경될 수 있다.
도 2 내지 도 20은 본 발명개시의 다양한 실시예들에 따라 도 1에 도시된 패키지 온 패키지 반도체 디바이스를 제조하는 중간 단계들을 나타낸다. 도 2 내지 도 20에 도시된 패키지 온 패키지 구조물은 물론 제조 단계들은 단지 예시적인 것임을 유념해야 한다. 기술 분야의 당업자는 수많은 대안, 변화 및 수정이 존재할 수 있다는 것을 인식할 것이다.
도 2는 본 발명개시의 다양한 실시예들에 따라 복수의 반도체 다이들을 포함하는 반도체 웨이퍼를 나타낸다. 반도체 웨이퍼(201)는 실리콘 기판일 수 있다. 일부 실시예들에서, 반도체 웨이퍼는 100 um보다 큰 두께를 갖는 표준 웨이퍼일 수 있다. 대안적인 실시예들에 따라, 반도체 웨이퍼(201)는 770 um보다 크거나 같은 두께를 가질 수 있다.
도 2에 도시된 바와 같이, 복수의 반도체 다이들(202)이 반도체 웨이퍼(201)에 형성된다. 게다가, 보호층(203)이 반도체 웨이퍼(201)의 전면에 형성된다. 설명에 걸쳐서, 복수의 반도체 다이들(202)을 갖는 반도체 웨이퍼(201)의 면은 대안적으로 전면으로 언급된다. 반도체 웨이퍼(201)의 대향 면은 반도체 웨이퍼(201)의 후면으로 언급된다.
다양한 실시예들의 발명의 양태들의 기초적 통찰을 제공하기 위해서, 반도체 다이(202)는 상세하지 않게 그려졌다. 그러나, 반도체 다이(202)는 능동 회로층, 기판층, 층간 유전체(inter-layer dielectric; ILD) 층 및 금속간 유전체(inter-metal dielectric; IMD) 층(각각 도시되지 않음)과 같은 기본 반도체층들을 포함할 수 있다는 것을 유념해야 한다.
반도체 다이(202)는 기판(도시되지 않음)을 포함할 수 있다. 기판은 실리콘 기판일 수 있다. 대안적으로, 기판은 실리콘 온 인슐레이터 기판일 수 있다. 기판은 다양한 전기 회로(도시되지 않음)들을 더 포함할 수 있다. 기판 상에 형성된 전기 회로는 로직 회로와 같은 다양한 애플리케이션에 적합한 임의의 유형의 회로일 수 있다.
일부 실시예들에서, 전기 회로는 트랜지스터, 커패시터, 저항, 다이오드, 포토다이오드, 퓨즈 등과 같은 다양한 n형 금속 산화물 반도체(n-type metal-oxide semiconductor; NMOS) 및/또는 p형 금속 산화물 반도체(p-type metal-oxide semiconductor; PMOS) 디바이스를 포함할 수 있다. 전기 회로는 하나 이상의 기능을 수행하도록 상호접속될 수 있다. 기능은 메모리 구조, 처리 구조, 센서, 증폭기, 전력 분배, 입출력 회로 등을 포함할 수 있다. 상기 예들은 본 발명개시의 애플리케이션을 더욱 설명하기 위해 오직 예시를 목적으로 제공된 것으로 어떤 식으로든 본 발명개시를 제한하도록 의도된 것이 아님을 당업자는 이해할 것이다.
분리층(도시되지 않음)이 기판 상에 형성된다. 분리층은 예를 들어, 실리콘 산화물과 같은 유전체 물질로 형성될 수 있다. 분리층은 스피닝, 화학적 기상 증착(chemical vapor deposition; CVD), 및 플라즈마 향상된 화학적 기상 증착(plasma enhanced CVD; PECVD) 등과 같은 기술 분야에 공지된 임의의 적합한 방법에 의해 형성될 수 있다. 기술 분야의 당업자라면 분리층이 복수의 유전층들을 더 포함할 수 있다는 것을 인식할 것임을 또한 유념해야 한다.
재배선층(204)이 분리층 상에 형성될 수 있다. 반도체 다이(202)의 능동 회로층(도시되지 않음)이 재배선층에 의해 다리가 놓여져 반도체 다이[예컨대, 반도체 다이(202)]의 능동 회로층이 외부 회로에 전기적으로 결합될 수 있도록 한다. 도 2가 반도체 다이(202)의 입출력 단자가 재배선층인 것으로 도시하였지만, 기술 분야의 당업자는 수많은 변화, 대안 및 수정이 존재할 수 있다는 것을 인식할 것임을 유념해야 한다. 예를 들어, 반도체 다이(202)의 입출력 단자는 반도체 다이의 기판 위에 형성된 커넥터일 수 있다. 커넥터는 재배선층, 금속 라인, 본드 패드 등일 수 있다.
보호층(203)이 반도체 웨이퍼(201)의 전면 위에 형성된다. 보호층(203)은 폴리머, 실리콘 질화물, 포토레지스트 물질, 이들의 임의의 조합 등과 같은 적합한 물질로 형성될 수 있다.
도 3은 본 발명개시의 다양한 실시예들에 따라 후면 연마 공정이 반도체 웨이퍼의 후면에 적용된 이후의 도 2에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 반도체 웨이퍼(201)의 후면은 시닝 공정(thinning process)을 겪는다. 시닝 공정은 기계적 연마 공정, 화학적 연마 공정, 에칭 공정 등을 이용할 수 있다. 시닝 공정을 이용함으로써, 일부 실시예들에서, 반도체 웨이퍼(201)의 후면은 연마되어, 반도체 웨이퍼(201)는 대략 100 um이하의 두께를 가질 수 있다.
실시예에 따라, 반도체 웨이퍼(201)의 두께는 대략 20 um 내지 대략 50 um의 범위로 축소될 수 있다. 대안적인 실시예들에서, 시닝 공정은 내장된 반도체 웨이퍼(201)가 노출될 때까지 반도체 웨이퍼(201)의 후면에 적용된다.
도 4는 본 발명개시의 다양한 실시예들에 따라 다이싱 공정이 반도체 디바이스에 적용된 이후의 도 3에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 적합한 다이싱 공정이 이용되어 반도체 웨이퍼(201)를 복수의 개별 칩 패키지[예컨대, 반도체 다이(202)]로 분리시킬 수 있다. 다이싱 공정은 기술 분야에 잘 공지되어 있으므로, 반복을 피하기 위해 본 명세서에서 상세하게 논의되지 않는다.
도 5는 본 발명개시의 다양한 실시예들에 따라 캐리어의 횡단면도를 나타낸다. 캐리어(502)는 패키지 온 패키지 반도체 디바이스의 얇은 웨이퍼[예컨대, 도 4에 도시된 반도체 다이(202)]가 균열되고, 휘어지며, 피괴되는 것을 방지하기 위해 이용될 수 있다. 박리층(release layer)(504)이 캐리어(502)의 상부에 형성된다. 박리층(504)은 폴리머 등과 같은 적합한 물질로 형성될 수 있다. 박리층(504)은 UV-경화형일 수 있다. 일부 실시예들에서, 박리층(504)은 캐리어(502) 상에 스핀 코팅될 수 있다.
접착층(506)이 박리층(504) 상에 스핀 코칭될 수 있다. 접착층(506)은 폴리머 등과 같은 적합한 물질로 형성될 수 있다. 대안적인 실시예들에서, 접착층(506)은 다이 어태치 필름(die attach film; DAF), 비전도성 필름(non-conductive film; NCF) 등과 같은 적합한 테이프일 수 있다. 접착층(506)은 화학 용매, 화학적 물리적 연마(CMP) 등을 이용함으로써 제거될 수 있다.
도 6은 본 발명개시의 다양한 실시예들에 따라 접착제 인쇄 공정이 캐리어에 적용된 이후의 도 5에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 도 1에 도시된 금속 범프들[예컨대, 금속 범프들(114 및 116)]의 위치에 따라, 복수의 접착 패드들(602)이 접착층(506)에 인쇄될 수 있다. 접착 패드는 플럭스 등과 같은 적합한 물질로 형성될 수 있다.
도 7은 본 발명개시의 다양한 실시예들에 따라 금속 범프들이 접착 패드에 장착된 이후의 도 6에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 복수의 구리 볼들(114 및 116)이 접착 패드(602)에 장착된다. 금속 볼 배치 방법을 이용하는 것의 한가지 유리한 특징은, 금속 범프를 고정하기 위해 접착 패드를 이용하는 것이 리플로우 공정과 같은 일부 제조 단계들을 줄이는 것을 돕는다는 것이다. 그 결과, 패키지 온 패키지 반도체 디바이스를 제조하는 것의 효율성은 물론 비용이 개선될 수 있다.
도 8은 본 발명개시의 다양한 실시예에 따라 금속 범프를 접착층 내로 누르는 방법을 나타낸다. 도 8에 도시된 바와 같이, 금속판(802)이 금속 범프들(114 및 116)의 상부에 적용된다. 금속판(802)로부터의 압력이 적용될 때, 금속 범프들(114 및 116)의 일부는 접착층(506)으로 눌려질 수 있다. 그 결과, 금속 범프의 하부 표면은 접착층(506)의 상부 표면 보다 낮을 수 있다.
도 9는 본 발명개시의 다양한 실시예들에 따라 캐리어 상의 접착 패드가 제거된 이후의 도 8에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 금속 범프들(114 및 116)이 접착층(506)으로 눌려진 이후에, 접착 패드(602)는 화학 용매 기반 제거 공정과 같은 적합한 접착제 제거 공정을 통해 제거될 수 있다.
도 10은 본 발명개시의 다양한 실시예들에 따라 복수의 반도체 다이들이 캐리어에 장착된 이후의 도 9에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 반도체 다이(202)는 떼내어져 캐리어(502)의 상부에 배치된다. 반도체 다이(202)는 접착층(506)을 통해 캐리어(502)에 본딩된다. 도 10이 캐리어(502)에 본딩되는 2개의 반도체 다이를 나타냈지만, 캐리어(502)는 임의의 수의 반도체 다이를 수용할 수 있다는 것을 유념해야 한다.
도 11은 본 발명개시의 다양한 실시예들에 따라 밀봉층(encapsulation layer)이 캐리어 위에 형성된 이후의 도 10에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 밀봉층(210)은 도 11에 도시된 바와 같이 캐리어(502) 위에 형성된다. 일부 실시예들에 따라, 밀봉층(210)은 적합한 언더필 물질로 형성된 몰딩 컴파운드층일 수 있다. 설명에 걸쳐, 밀봉층(210)은 대안적으로 언더필 물질층(210) 또는 몰딩 컴파운드층(210)으로 언급될 수 있다.
언더필 물질층(210)은 캐리어(502)의 상부에 장착된 범프와 반도체 다이(202) 사이의 갭을 충진할 수 있다. 일부 실시예들에서, 언더필 물질층(210)은 에폭시로 형성될 수 있고, 이것은 반도체 다이(202)와 범프 사이의 갭에 분사된다. 에폭시는 액상으로 적용될 수 있고, 경화 공정(curing process) 이후에 굳을 수 있다.
대안적인 실시예들에서, 언더필 물질층(210)은 폴리머 기반 물질, 레진 기반 물질, 폴리이미드, 에폭시 및 이들의 임의의 조합과 같은 경화성 물질로 형성될 수 있다. 언더필 물질층(210)은 임의의 적합한 분사 기술(dispense technique)에 의해 형성될 수 있다.
도 12는 본 발명개시의 다양한 실시예들에 따라 연마 공정이 밀봉층의 상부 표면에 적용된 이후의 도 11에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 밀봉층(210)의 상부 표면은 연마 공정을 겪는다. 연마 공정은 기계적 연마 공정, 화학적 연마 공정, 에칭 공정, 이들의 임의의 조합 등을 이용할 수 있다.
도 12에 도시된 바와 같이, 연마 공정은 반도체 다이(202)의 상부 표면이 노출될 때까지 밀봉층(210)의 상부 표면에 적용된다. 특히, 도 12에 도시된 바와 같이, 반도체 다이(202)의 보호층(203)이 밀봉층(210) 밖으로 노출된다. 반도체 다이(202) 위에 보호층(203)을 갖는 것의 한가지 유리한 특징은, 연마 공정 동안 반도체 다이(202)의 상부 표면이 손상되는 것을 방지할 수 있다는 것이다.
도 13은 본 발명개시의 다양한 실시예들에 따라 반도체 다이 상의 보호층이 제거된 이후의 도 12에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 일부 실시예들에 따라, 보호층(203)은 폴리머, 포토레지스트 물질 등과 같은 적합한 물질로 형성될 수 있다. 보호층(203)은 화학 용매, 에칭, 이들의 임의의 조합 등을 이용함으로써 제거될 수 있다.
도 14는 본 발명개시의 다양한 실시예들에 따라 복수의 상호접속 구조물들이 밀봉층 위에 형성된 이후의 도 13에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 도 14에 도시된 바와 같이, 복수의 상호접속 구조물들이 캐리어(502) 위에 형성된다. 도 14에 도시된 상호접속 구조물은 도 1에 도시된 하부 패키지(102)를 형성할 수 있다.
도 14는 상호접속 구조물이 금속 범프들(114 및 116), 및 반도체 다이(202)의 커넥터와 직접 접촉하는 것을 더욱 나타낸다. 일부 실시예들에서, 이와 같은 직접 접속은 도금 등과 같은 적합한 제조 기술에 의해 형성될 수 있다. 도 14에 도시된 바와 같이, 금속 범프들(114 및 116)의 상부 표면은 2개의 부분, 즉 내부 부분 및 에지 부분으로 나누어질 수 있다. 내부 부분은 상호접속 구조물과 직접 접촉한다. 에지 부부은 평면 표면을 갖는다.
상호접속 구조물은 ILD 층, IMD 층, 금속 라인 및 재배선층을 포함할 수 있다. 설명에 걸쳐, 접촉 플러그가 형성된 유전층은 ILD 층으로 언급되고, ILD 층 위의 유전층은 IMD 층으로 언급된다. 금속 라인은 IMD 층에 형성된다. 재배선층은 IMD 층 위에 형성된다.
도 14에 도시된 상호접속 구조물은 단지 예일 뿐, 이는 특허청구의 범위를 지나치게 제한하지 않아야 한다. 본 기술분야의 당업자는 많은 변화, 대안, 및 수정을 이해할 것이다. 예를 들어, 상호접속 구조물은 복수의 IMD 층들을 포함할 수 있다.
ILD 층은 예컨대 스피닝, CVD, 및 PECVD와 같은, 기술 분야에 공지된 임의의 적합한 방법에 의해, 예를 들어, 실리콘 산화물, 포스포실리케이트 글래스(phosphosilicate glass; PSG), 보로포스포실리케이 글래스(borophosphosilicate glass; BPSG), 플루오르화 실리케이트 글래스(fluorinated silicate glass; FSG), SiO x C y, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄화물 물질, 이들의 화합물, 이들의 합성물, 이들의 조합과 같은 저유전율(low-K) 유전체 물질로 형성될 수 있다.
하나 이상의 IMD 층들 및 연관된 금속 라인들(도시되지 않음)이 ILD 층 위에 형성된다. 일반적으로, 하나 이상의 IMD 층들 및 연관된 금속 라인들은 서로 전기 회로를 상호접속하는데 이용되고, 외부 전기 접속을 제공하는데 이용된다. IMD 층은 PECVD 기술 또는 고밀도 플라즈마 화학적 기상 증착(high-density plasma chemical vapor deposition; HDPCVD) 등에 의해 형성된 플루오로실리케이트 글래스(fluorosilicate glass; FSG)와 같은 저유전율(low-K) 유전체 물질로 형성되는 것이 바람직하다.
상호접속 구조물은 복수의 금속 라인들(1402)을 포함할 수 있다는 것을 유념해야 한다. 금속 라인들(1402)은 접적 회로 디바이스들을 상호접속하는데 이용된다. 금속 라인들(1402)은 상이한 층들에 형성될 수 있고, ILD 층 및 복수의 IMD 층들에 의해 분리될 수 있다.
기술 분야의 당업자는 상호접속 구조물이 더욱 많은 금속간 유전층 및 연관된 금속 라인 및 플러그를 포함할 수 있다는 것을 인식할 것이다. 특히, 금속층들 사이의 층들은 유전체(예컨대, 극도로 낮은 저유전율 유전체 물질)의 층과 전도성 물질(예컨대, 구리)을 교대시킴으로써 형성될 수 있다.
금속 라인들(1402)은 구리, 구리 합금, 알루미늄, 은, 금, 이들의 임의의 조합 등과 같은 금속 물질로 형성될 수 있다. 금속 라인들(1402)은 듀얼 다마신 공정에 의해 형성될 수 있지만, 퇴적, 싱글 다마신과 같은 다른 적합한 기술들이 대안적으로 이용될 수 있다. 듀얼 다마신 공정은 기술 분야에 잘 공지되어 있으므로, 본 명세서에서 논의되지 않는다.
재배선층(1404)은 단일 물질층, 또는 다층의 구조물일 수 있고, 티타늄, 티타늄 질화물, 알루미늄, 탄탈륨, 구리 및 이들의 조합과 같은 금속으로 만들어질 수 있다. 재배선층(1404)은 물리적 기상 증착(physical vapor deposition; PVD), 스퍼터, CVD, 전기 도금 등과 같은 기술 분야에 공지된 임의의 적합한 방법에 의해 형성될 수 있다.
도 15는 본 발명개시의 다양한 실시예들에 따라 복수의 UBM 구조물들 및 상호접속 범프들이 형성된 이후의 도 14에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 복수의 UBM 구조물들(도시되지 않음)이 하부 패키지(102)의 재배선층 위에 형성된다. UBM 구조물들은 반도체 디바이스의 집적 회로와 솔더 볼 사이에서 확산을 방지하는 것을 돕고, 낮은 저항의 전기 접속을 제공한다.
범프들(104)은 반도체 디바이스의 상호접속 범프 또는 입출력(I/O) 패드이다. 일부 실시예들에서, 범프들(104)은 구리로 형성될 수 있다. 다른 실시예에 따라, 범프들(104)은 복수의 솔더 볼(104)일 수 있다. 일부 실시예들에서, 솔더 볼(104)은 SAC405을 포함할 수 있다. SAC405는 95.5% Sn, 4.0% Ag 및 0.5% Cu를 포함한다. 대안적으로, 범프들(104)은 복수의 랜드 그리드 어레이(land grid array; LGA) 패드일 수 있다.
도 16은 본 발명개시의 다양한 실시예들에 따라 패키지 온 패키지 반도체 디바이스를 테이프 프레임에 부착하는 공정을 나타낸다. 테이프 프레임(1602)은 하부 패키지(102)에 라미네이트될 수 있다. 도 16에 도시된 바와 같이, 솔더 볼(104)은 테이프 프레임(1602)에 내장된다. 테이프 프레임에 반도체 구조물을 부착하는 것은 기술 분야에 잘 공지되어 있으므로, 반복을 피하기 위해 본 명세서에서 더욱 상세하게 논의되지 않는다.
도 17은 본 발명개시의 다양한 실시예들에 따라 패키지 온 패키지 반도체 디바이스로부터 캐리어를 제거하는 공정을 나타낸다. 실시예에 따라, 캐리어(502)는 하부 패키지(102)로부터 분리될 수 있다. 다양한 분리 공정들이 캐리어(502)로부터 하부 패키지(102)를 분리시키는데 이용될 수 있다. 다양한 분리 공정들은 화학 용매, UV 노출, 레이저 어블레이션 공정 등을 포함할 수 있다.
도 18은 본 발명개시의 다양한 실시예들에 따라 연마 공정이 접착층에 적용된 이후의 도 17에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 하부 패키지(102)의 후면은 연마 공정을 겪는다. 연마 공정은 기계적 연마 공정, 화학적 연마 공정, 에칭 공정 등을 이용할 수 있다.
도 18에 도시된 바와 같이, 연마 공정은 반도체 다이(202)가 노출될 때까지 하부 패키지(102)의 후면에 적용된다. 연마 공정 동안에, 금속 범프들(114 및 116)의 한 면은 평탄화되어 복수의 평평한 금속 범프들을 형성한다는 것을 유념해야 한다. 테이프 프레임(1602)이 적합한 디테이핑(de-taping) 기술에 의해 분리될 수 있다.
도 19는 본 발명개시의 다양한 실시예들에 따라 다이싱 공정이 반도체 디바이스에 적용된 이후의 도 18에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 적합한 다이싱 공정들이 하부 패키지(102)를 개별 칩 패키지로 분리시키는데 이용될 수 있다. 다이싱 공정은 기술 분야에 잘 공지되어 있으므로, 본 명세서에서 상세하게 논의되지 않는다.
도 20은 본 발명개시의 다양한 실시예들에 따라 상부 패키지가 하부 패키지에 장착되기 전의 도 19에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 상부 패키지(302)는 복수의 적층된 다이들을 포함할 수 있고, 이들은 상부 패키지의 입력 단자 및 출력 단자에 와이어 본딩될 수 있다. 상부 패키지(302)의 적층된 다이는 메모리 다이, 로직 다이, 프로세서 다이 등을 포함할 수 있다.
도 20이 상부 패키지(302)에 2개의 적층된 다이들을 나타냈지만, 이것은 단지 예시적인 것임을 유념해야 한다. 마찬가지로, 와이어 본딩의 이용은 단지 예시적인 것으로, 적층된 다이들을 전기적으로 접속하기 위한 다른 방식들이 본 발명개시의 고려 범위 내에 있다.
상부 패키지(302)는 리플로우 공정을 통해 하부 패키지(102)에 본딩될 수 있다. 본딩 공정은 하부 패키지(102)의 전면의 상부에 있는 각각의 금속 범프(114 및 116)에 대해 상부 패키지(302)의 솔더 볼을 배치시키는 단계를 포함한다. 그리고 나서, 리플로우 공정이 수행되어 솔더 볼을 녹이고, 이에 의해 상부 패키지(302)와 하부 패키지(102) 사이에 조인트 구조물이 형성되고 금속 범프를 솔더 볼에 전기적으로 접속한다. 리플로우 공정 이전에, 금속 범프들(114 및 116)은 평면 표면을 갖는다는 것을 유념해야 한다. 리플로우 공정 이후에, 솔더 볼 및 대응하는 금속 범프는 금속간 화합물(intermetallic compound; IMC) 층을 형성할 수 있다. 이로써, 금속 범프들(114 및 116)의 상부 표면은 평면이 아니다.
실시예에 따라, 디바이스는 하부 패키지를 포함하고, 하부 패키지는 복수의 상호접속 구조물들, 하부 패키지의 제 1 면에 형성된 복수의 제 1 범프들, 및 하부 패키지의 제 2 면에 형성된 복수의 금속 범프들을 포함하며, 금속 범프는 폭(D1) 및 높이(H1)를 갖고, D1은 H1보다 크다.
디바이스는 하부 패키지의 제 2 면에 본딩되는 반도체 다이를 더 포함하고, 반도체 다이는 상호접속 구조물들을 통해 제 1 범프들에 전기적으로 결합되며, 디바이스는 하부 패키지의 제 2 면에 본딩되는 상부 패키지를 더 포함하고, 상부 패키지는 복수의 제 2 범프들을 포함하고, 각각의 제 2 범프 및 대응하는 금속 범프는 상부 패키지와 하부 패키지 사이에 조인트 구조물을 형성하며, 디바이스는 상부 패키지와 하부 패키지 사이에 형성된 언더필층을 더 포함하고, 금속 범프들은 언더필층에 내장된다.
실시예에 따라, 디바이스는 하부 패키지에 장착된 상부 패키지를 포함하고, 하부 패키지는 복수의 상호접속 컴포넌트들, 하부 패키지의 제 1 면에 형성된 복수의 제 1 범프들, 및 하부 패키지의 제 2 면에 형성된 복수의 금속 범프들을 포함하며, 금속 범프는 폭(D1) 및 높이(H1)를 갖고, D1은 H1보다 크다.
디바이스는 하부 패키지의 제 2 면에 본딩되는 반도체 다이를 더 포함하고, 반도체 다이는 상호접속 컴포넌트들을 통해 제 1 범프들에 전기적으로 결합되고, 반도체 다이의 상호접속 구조물들은 하부 패키지의 상호접속 컴포넌트들과 직접 접촉하고, 반도체 다이는 하부 패키지와 상부 패키지 사이에 위치되며, 디바이스는 상부 패키지와 하부 패키지 사이에 형성된 언더필층을 더 포함한다.
실시예에 따라, 방법은 접착층을 통해 캐리어에 복수의 금속 범프들을 부착하는 단계, 접착층을 통해 캐리어에 반도체 다이를 부착하는 단계, 캐리어 위에 몰딩 컴파운드층을 형성하는 단계로서, 반도체 다이 및 금속 범프는 몰딩 컴파운드층에 내장되는 것인 몰딩 컴파운드층 형성 단계, 반도체 다이의 상부 표면이 노출될 때까지 몰딩 컴파운드층을 연마하는 단계, 몰딩 컴파운드층 위에 복수의 상호접속 구조물들을 포함하는 하부 패키지를 형성하는 단계, 하부 패키지를 테이프 프레임에 부착하는 단계, 반도체 다이가 노출될 때까지 접착층을 연마하는 단계, 및 하부 패키지에 상부 패키지를 장착하는 단계를 포함하고, 반도체 다이는 상부 패키지와 하부 패키지 사이에 위치한다.
본 발명개시의 실시예들 및 이에 관한 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 바와 같은 발명개시의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다.
또한, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 발명개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다.

Claims (10)

  1. 하부 패키지; 및
    상기 하부 패키지의 제 2 면에 본딩되는 반도체 다이;
    상기 하부 패키지의 상기 제 2 면 상에 본딩되는 상부 패키지; 및
    상기 상부 패키지와 상기 하부 패키지 사이에 형성된 언더필층을 포함하는 디바이스로서,
    상기 하부 패키지는,
    복수의 상호접속 구조물들;
    상기 하부 패키지의 제 1 면 상에 형성된 복수의 제 1 범프들; 및
    상기 하부 패키지의 제 2 면 상에 형성된 복수의 금속 범프들을 포함하며, 상기 금속 범프는 폭(D1) 및 높이(H1)를 갖고, D1은 H1보다 크고,
    상기 반도체 다이는 상기 상호접속 구조물들을 통해 상기 제 1 범프들에 전기적으로 결합되고,
    상기 상부 패키지는 복수의 제 2 범프들을 포함하고, 각각의 제 2 범프 및 대응하는 금속 범프는 상기 상부 패키지와 상기 하부 패키지 사이에 조인트 구조물을 형성하며, 상기 금속 범프들은 상기 언더필층에 내장되고, 상기 언더필층은 상기 금속 범프와 동일한 높이(H1)를 갖고, 상기 반도체 다이는 H1보다 작은 높이를 갖는 것인, 디바이스.
  2. 제 1 항에 있어서,
    상기 반도체 다이의 상부 표면은 상기 언더필층 밖으로 노출되는 것인 디바이스.
  3. 제 1 항에 있어서,
    H1 대 D1의 비는 10 %부터 90 %까지의 범위 내에 있는 것인 디바이스.
  4. 제 1 항에 있어서,
    상기 언더필층과 상기 상부 패키지 사이에 갭(gap)을 더 포함하는 것인 디바이스.
  5. 하부 패키지 상에 장착된 상부 패키지;
    상기 하부 패키지의 제 2 면 상에 본딩되는 반도체 다이; 및
    상기 상부 패키지와 상기 하부 패키지 사이에 형성된 언더필층을 포함하는 디바이스로서,
    상기 하부 패키지는,
    복수의 상호접속 컴포넌트들;
    상기 하부 패키지의 제 1 면 상에 형성된 복수의 제 1 범프들; 및
    상기 하부 패키지의 제 2 면 상에 형성된 복수의 금속 범프들을 포함하고, 상기 금속 범프는 폭(D1) 및 높이(H1)를 갖고, D1은 H1보다 크고,
    상기 반도체 다이는 상기 상호접속 컴포넌트들을 통해 상기 제 1 범프들에 전기적으로 결합되고,
    상기 반도체 다이의 상호접속 구조물들은 상기 하부 패키지의 상기 상호접속 컴포넌트들과 직접 접촉하며,
    상기 반도체 다이는 상기 상부 패키지와 상기 하부 패키지 사이에 위치하고,
    상기 언더필층은 상기 금속 범프와 동일한 높이(H1)를 갖고, 상기 반도체 다이는 H1보다 작은 높이를 갖는 것인, 디바이스.
  6. 제 5 항에 있어서,
    상기 상부 패키지 상에 형성된 복수의 제 2 범프들을 더 포함하고, 상기 제 2 범프들 및 상기 금속 범프들은 복수의 조인트 구조물들을 형성하는 것인 디바이스.
  7. 접착층을 통해 캐리어 상에 복수의 금속 범프들을 부착하는 단계;
    상기 접착층을 통해 상기 캐리어 상에 반도체 다이를 부착하는 단계;
    상기 캐리어 위에 몰딩 컴파운드층을 형성하는 단계로서, 상기 반도체 다이 및 상기 금속 범프들은 상기 몰딩 컴파운드층에 내장되는 것인, 몰딩 컴파운드층 형성 단계;
    상기 반도체 다이의 상부 표면이 노출될 때까지 상기 몰딩 컴파운드층을 연마하는 단계;
    상기 몰딩 컴파운드층 위에 복수의 상호접속 구조물들을 포함하는 하부 패키지를 형성하는 단계;
    상기 하부 패키지를 테이프 프레임 상에 부착하는 단계;
    상기 반도체 다이가 노출될 때까지 상기 접착층을 연마하는 단계; 및
    상기 하부 패키지 상에 상부 패키지를 장착하는 단계로서, 상기 반도체 다이는 상기 상부 패키지와 상기 하부 패키지 사이에 위치하는 것인, 상기 상부 패키지 장착 단계를 포함하는 방법.
  8. 제 7 항에 있어서,
    상기 하부 패키지 상에 상기 상부 패키지를 부착하는 단계; 및
    상기 상부 패키지가 상기 하부 패키지에 본딩되어 패키지 온 패키지 구조물을 형성하도록 리플로우 공정을 적용하는 단계를 더 포함하는 방법.
  9. 제 7 항에 있어서,
    복수의 반도체 다이들을 포함하는 반도체 웨이퍼를 제공하는 단계;
    상기 반도체 웨이퍼의 전면에 보호층을 퇴적하는 단계;
    상기 반도체 다이들이 노출될 때까지 상기 반도체 웨이퍼의 후면을 시닝(thinning)하는 단계; 및
    상기 반도체 다이를 형성하도록 상기 반도체 웨이퍼를 절단하는 단계를 더 포함하는 방법.
  10. 제 7 항에 있어서,
    상기 접착층을 통해 상기 캐리어 상에 복수의 금속 범프들을 부착하는 단계 이후에, 상기 금속 범프들이 상기 접착층 내로 부분적으로 눌려질 때까지 금속판으로부터 상기 금속 범프들에 압력을 적용하는 단계를 더 포함하는 방법.
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