KR101368538B1 - 멀티칩 웨이퍼 레벨 패키지 - Google Patents

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텅-리앙 샤오
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Abstract

멀티칩 웨이퍼 레벨 패키지는 3개의 적층된 반도체 다이를 포함한다. 제1 반도체 다이는 제1 감광 물질층에 매립되어 있다. 제2 반도체 다이는 제1 반도체 다이의 상부에 적층되고, 제2 반도체 다이는 제1 반도체 다이에 전면끼리(face-to-face) 결합되어 있다. 제3 반도체 다이는 제2 반도체 다이에 배면끼리 부착된다. 제2 반도체 다이 및 제3 반도체 다이 둘다는 제2 감광 물질층에 매립되어 있다. 멀티칩 웨이퍼 레벨 패키지는 제1 감광 물질층 및 제2 감광 물질층에 형성된 복수의 관통 비아를 추가로 포함한다.

Description

멀티칩 웨이퍼 레벨 패키지{MULTI-CHIP WAFER LEVEL PACKAGE}
본 발명은 3개의 적층된 반도체 다이를 포함하는 멀티칩 웨이퍼 레벨 패키지에 대한 것이다.
집적 회로의 발명 이래로, 반도체 산업은 각종의 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속적인 향상으로 인해 급속한 성장을 경험하였다, 대부분의 경우, 이러한 집적 밀도의 향상은 최소 선폭(minimum feature size)의 반복적인 감소로부터 온 것이며, 이는 더 많은 부품이 주어진 영역에 집적될 수 있게 해준다. 훨씬 더 작은 전자 장치에 대한 수요가 최근에 증가함에 따라, 반도체 다이의 더 작고 더 독창적인 패키징 기술이 더 많이 필요해졌다.
반도체 기술이 발전함에 따라, 멀티칩 웨이퍼 레벨 패키지 기반 반도체 장치가 반도체 칩의 물리적 크기를 추가적으로 감소시키는 효과적인 대안으로서 등장하였다. 웨이퍼 레벨 패키지 기반 반도체 장치에서, 논리 회로, 메모리 회로, 프로세서 회로 등과 같은 능동 회로가 상이한 웨이퍼 상에 제조되고, 각각의 웨이퍼 다이는 픽 앤 플레이스(pick-and-place) 기술을 사용하여 다른 웨이퍼 다이 상에 적층된다. 멀티칩 반도체 장치를 이용함으로써 훨씬 더 높은 밀도가 달성될 수 있다. 게다가, 멀티칩 반도체 장치는 더 작은 폼 팩터(form factor), 비용 효과(cost-effectiveness), 성능 향상 및 전력 소모 저하를 달성할 수 있다.
멀티칩 반도체 장치는 상부 능동 회로층, 하부 능동 회로층, 및 복수의 중간층(inter-layer)을 포함할 수 있다. 멀티칩 반도체 장치에서, 2개의 다이가 복수의 마이크로 범프(micro bump)를 통해 서로 접합되고 복수의 관통 실리콘 비아(through-silicon via)를 통해 서로 전기적으로 결합될 수 있다. 마이크로 범프 및 관통 실리콘 비아는 멀티칩 반도체 장치의 수직축에서 전기적 상호연결(electrical interconnection)을 제공한다. 그 결과, 2개의 반도체 다이 사이의 신호 경로가 상이한 다이가 와이어 접합 기반 칩 적층 패키지와 같은 상호연결 기술을 사용하여 서로 접합되는 종래의 멀티칩 장치에서의 신호 경로보다 짧다. 멀티칩 반도체 장치는 서로 적층되어 있는 각종의 반도체 다이를 포함할 수 있다. 웨이퍼가 다이싱되기 전에 다수의 반도체 다이가 패키징된다. 웨이퍼 레벨 패키지 기술은 어떤 이점을 가진다. 웨이퍼 레벨에서 다수의 반도체 다이를 패키징하는 것의 한가지 유리한 특징은 멀티칩 웨이퍼 레벨 패키지 기술이 제조 비용을 감소시킬 수 있다는 것이다. 웨이퍼 레벨 패키지 기반 멀티칩 반도체 장치의 다른 유리한 특징은 마이크로 범프 및 관통 실리콘 비아를 이용함으로써 기생 손실이 감소된다는 것이다.
본 발명에서는 제1 감광 물질층에 매립되어 있는 제1 반도체 다이, 상기 제1 반도체 다이의 상부에 적층된 제2 반도체 다이 - 상기 제2 반도체 다이는 상기 제1 반도체 다이에 전면끼리(face-to-face) 결합되어 있음 -, 상기 제1 감광 물질층의 상부에 형성되는 제2 감광 물질층 - 상기 제2 반도체 다이는 상기 제2 감광 물질층에 매립되어 있음 -, 및 상기 제1 감광 물질층 및 상기 제2 감광 물질층에 형성되는 복수의 관통 비아를 포함하는 장치가 설명된다.
또한, 본 발명에서는 제1 반도체층 - 상기 제1 반도체층은
제1 감광 물질층에 매립되어 있는 제1 반도체 다이, 및 상기 제1 감광 물질층에 형성되는 복수의 관통 비아를 포함함 -, 제2 반도체층 - 상기 제2 반도체층은 접착 물질층을 통해 배면끼리 서로 적층되어 있는 제2 반도체 다이 및 제3 반도체 다이, 제2 감광 물질층 - 상기 제2 반도체 다이 및 상기 제3 반도체 다이는 상기 제2 감광 물질층에 매립되어 있음 -, 및 상기 제3 반도체 다이의 상부에 형성되는 복수의 관통 비아를 포함함 -, 상기 제2 반도체층과 동일한 구조를 갖는 제3 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 형성되는 제1 그룹의 금속 범프, 및 상기 제2 반도체층과 상기 제3 반도체층 사이에 형성되는 제2 그룹의 금속 범프를 포함하는 장치가 설명된다.
또한, 본 발명에서는 제1 반도체 다이를 제1 감광 물질층에 매립함으로써 재구성된 웨이퍼를 형성하는 단계, 상기 제1 감광 물질층에 제1 그룹의 관통 비아를 형성하는 단계, 제2 반도체 다이를 복수의 금속 범프를 통해 상기 제1 반도체 다이에 연결시키는 단계, 제1 접착제층을 사용하여 제3 반도체 다이를 상기 제2 반도체 다이에 배면끼리 부착시키는 단계, 상기 제2 반도체 다이 및 상기 제3 반도체 다이를 포함하는 제2 감광 물질층을 형성하는 단계, 및 상기 제2 감광 물질층에 제2 그룹의 관통 비아를 형성하는 단계를 포함하는 방법이 설명된다.
본 발명의 멀티칩 웨이퍼 레벨 패키지는 반도체 칩의 물리적 크기를 감소시키는 효과를 제공한다.
본 실시예의 보다 완전한 이해를 위해, 이제부터 첨부 도면과 관련하여 기술된 이하의 설명을 참조한다.
도 1은 일 실시예에 따른 멀티칩 반도체 장치의 단면도.
도 2는 다른 실시예에 따른 멀티칩 반도체 장치의 단면도.
도 3 내지 도 14는 일 실시예에 따른 멀티칩 반도체 장치의 제조에서의 중간 단계들의 단면도.
도 15는 다른 실시예에 따른 다른 멀티칩 반도체 장치를 나타낸 도면.
도 16은 다른 실시예에 따른 다른 멀티칩 반도체 장치의 단면도.
상이한 도면에서 대응하는 번호 및 심볼은, 달리 언급하지 않는 한, 일반적으로 대응하는 부분을 가리킨다. 도면들이 다양한 실시예의 관련 측면을 명확히 나타내도록 그려져 있지만, 꼭 축척대로 그려져 있는 것은 아니다.
본 실시예의 제조 및 사용에 대해 이하에서 상세히 논의한다. 그렇지만, 본 발명이 아주 다양한 특정의 상황에서 구현될 수 있는 많은 적용가능한 발명 개념을 제공한다는 것을 잘 알 것이다. 논의되는 특정의 실시예는 본 발명을 제조하고 사용하는 특정의 방식을 예시한 것에 불과하고, 본 발명의 범위를 제한하지 않는다.
먼저 도 1을 참조하면, 일 실시예에 따른 멀티칩 반도체 장치의 단면도가 나타내어져 있다. 멀티칩 반도체 장치(100)는 제1 반도체 다이(칩 1), 제2 반도체 다이(칩 2), 및 제3 반도체 다이(칩 3)를 포함한다. 도 1에 도시된 바와 같이, 제1 반도체 다이(칩 1), 제2 반도체 다이(칩 2) 및 제3 반도체 다이(칩 3)는 서로 적층되어 멀티칩 반도체 장치(100)를 형성한다. 보다 상세하게는, 제1 반도체 다이(칩 1) 및 제2 반도체 다이(칩 2)는 복수의 금속 범프(122)를 사용하여 서로 적층된다. 제3 반도체 다이(칩 3)는 에폭시층(124)을 사용하여 제2 반도체 다이(칩 2)에 배면끼리 부착(back-to-back attached)된다.
멀티칩 반도체 장치(100)는 복수의 UBM(under bump metallization) 구조(112)를 사용하여 멀티칩 반도체 장치(100)의 상부측에 탑재된 입/출력(I/O) 패드로서 복수의 솔더 볼(110)을 추가로 포함한다. 다양한 실시예의 발명 측면에 대한 기본적인 이해를 제공하기 위해, 제1 반도체 다이(칩 1), 제2 반도체 다이(칩 2) 및 제3 반도체 다이(칩 3)가 상세 없이 그려져 있다. 그렇지만, 주목할 점은, 제1 반도체 다이(칩 1), 제2 반도체 다이(칩 2) 및 제3 반도체 다이(칩 3)가 능동 회로층, 기판층, ILD(inter-layer dielectric)층, 및 IMD(inter-metal dielectric)층(도시 생략)과 같은 기본 반도체층을 포함할 수 있다는 것이다.
일 실시예에 따르면, 제1 반도체 다이(칩 1)는 CPU(central processing unit), GPU(graphics processing unit) 등과 같은 복수의 논리 회로를 포함할 수 있고, 제2 반도체 다이(칩 2) 및 제3 반도체 다이(칩 3)는 SRAM(static random access memory) 및 DRAM(dynamic random access memory) 등과 같은 복수의 메모리 회로를 포함할 수 있다. 주목할 점은, 제1 반도체 다이(칩 1), 제2 반도체 다이(칩 2) 및 제3 반도체 다이(칩 3)가, 역시 본 개시 내용의 범위 내에 있는 많은 실시예를 가질 수 있다는 것이다.
멀티칩 반도체 장치(100)는 2개의 감광 물질층(106, 108)을 포함할 수 있다. 제2 감광 물질층(106)은 제1 감광 물질층(108)의 상부에 형성된다. 도 1에 도시된 바와 같이, 제1 반도체 다이(칩 1)는 제1 감광 물질층(108)에 매립되어 있다. 복수의 관통 비아(through via)(TAV)(104)가 제1 감광 물질층(108)을 관통하여 형성된다. 주목할 점은, 도 1이 제1 감광 물질층(108)에 형성된 복수의 TAV(104)를 나타내고 있지만, 본 개시 내용의 일부 실시예가 제1 감광 물질층(108)에 TAV(104)를 포함하지 않을 수 있다는 것이다. TAV(104)는 선택적일 수 있는데, 그 이유는 제1 반도체 다이(칩 1)의 능동 회로를 제1 감광 물질층(108)에 있는 TAV(104)를 통해 멀티칩 장치(100)의 입/출력 패드와 연결할 필요가 없기 때문이다.
제2 감광 물질층(106)은 제2 반도체 다이(칩 2), 제3 반도체 다이(칩 3), 복수의 TAV(102) 및 복수의 TAV(116)를 매립할 수 있다. 주목할 점은, 도 1에 도시된 바와 같이, TAV(102) 및 TAV(116) 둘다가 제2 감광 물질층(106)에 형성되어 있다는 것이다. 그렇지만, TAV(116)는 제3 반도체 다이(칩 3)와 멀티칩 반도체 장치(100)의 솔더 볼측 사이에 형성된다. 이와 달리, TAV(102)는 제2 감광 물질층(106)을 관통하여 형성되고 또한 제1 감광 물질층(108)의 상부에 형성된 제1 재분배층(redistribution layer)(126)에 연결되어 있다. 감광 물질층(106, 108) 및 각각의 층에 있는 각자의 TAV의 형성 공정에 대해서는 도 3 내지 도 14와 관련하여 상세히 기술할 것이다.
제1 반도체 다이(칩 1)의 능동 회로층(도시 생략)은 복수의 금속 범프(122)를 통해 제2 반도체 다이(칩 2)의 능동 회로층(도시 생략)에 연결된다. 게다가, 제1 반도체 다이(칩 1) 및 제2 반도체 다이(칩 2) 둘다의 능동 회로가 솔더 볼(110)과 연결될 수 있도록 제1 재분배층(126)과 TAV(104) 및 TAV(102)가 다양한 연결 경로를 형성할 수 있다. 이와 마찬가지로, 제3 반도체 다이(칩 3)의 능동 회로(도시 생략)가 솔더 볼(110)과 연결될 수 있도록 제2 재분배층(114) 및 TAV(116)가 다양한 연결 경로를 형성할 수 있다.
멀티칩 반도체 장치(100)는 제1 반도체 다이(칩 1)의 배면 상에 형성된 베이스 평면(base plane)(120)을 포함할 수 있다. 베이스 평면(120)이 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합 등과 같은 전도성 물질로 형성될 수 있다. 다른 대안으로서, 베이스 평면(120)은 유리, 실리콘, 세라믹, 중합체 등을 포함하는 아주 다양한 물질로 형성될 수 있다. 일 실시예에 따르면, 베이스 평면(120)은 에폭시 등을 비롯한 열 전달 물질(thermal interface material)과 같은 접착제에 의해 반도체 다이(칩 1)의 배면 상에 부착될 수 있다.
도 1에 도시된 바와 같이, 베이스 평면(120)은 제1 반도체 다이(칩 1)에 바로 인접하여 형성된다. 결과적으로, 베이스 평면(120)은 제1 반도체 다이(칩 1)로부터 발생된 열을 소산시키는 데 도움을 줄 수 있다. 그 결과, 베이스 평면(120)은 제1 반도체 다이(칩 1)의 접합부 온도(junction temperature)를 감소시키는 데 도움을 줄 수 있다. 베이스 평면을 갖지 않는 반도체 다이와 비교하여, 제1 반도체 다이(칩 1)의 신뢰성 및 성능이 향상될 수 있도록, 제1 반도체 다이(칩 1)는 베이스 평면(120)으로부터의 열 소산으로부터 이득을 본다. 일 실시예에 따르면, 베이스 평면(120)의 두께는 5 um 내지 50 um의 범위에 있다. 주목할 점은, 베이스 평면의 두께의 범위가 순전히 설명을 위해 선택되어 있으며 본 개시 내용의 다양한 실시예를 임의의 특정의 두께로 제한하기 위한 것이 아니라는 것이다. 당업자라면 많은 변형, 대안 및 수정을 잘 알 것이다.
도 2는 다른 실시예에 따른 멀티칩 반도체 장치의 단면도를 나타낸 것이다. 도 2에 도시된 바와 같이, 제1 감광 물질층(108)이 캡슐화 물질층(encapsulation material layer)(109)으로 대체될 수 있다는 것을 제외하고는, 멀티칩 반도체 장치(200)의 구조가 도 1에 도시된 멀티칩 반도체 장치(100)의 구조와 유사하다. 기술 분야에 공지된 바와 같이, 캡슐화 물질층은 에폭시계 수지 등과 같은 몰딩 화합물(molding compound)을 포함할 수 있다. 멀티칩 반도체 장치(200)에 형성된 몰딩 화합물은 열, 충격, 습기 및 부식으로부터 제1 반도체 다이(칩 1)를 보호하는 데 도움을 줄 수 있다. 캡슐화 물질층의 형성은 기술 분야에 공지되어 있으며, 따라서 본 명세서에서 상세히 논의되지 않는다.
도 3 내지 도 14는 일 실시예에 따른 멀티칩 반도체 장치의 제조에서의 중간 단계들의 단면도이다. 도 3은 베이스 평면(120) 상에 제1 반도체 다이(칩 1)를 배치한 것의 단면도를 나타낸 것이다. 도 3에 도시된 바와 같이, 제1 반도체 다이(칩 1)의 배면이 베이스 평면(120) 상에 탑재된다. 제1 반도체 다이(칩 1)는 능동 회로층, 기판층, ILD층 및 IMD층(도시 생략)을 포함할 수 있다. 제1 반도체 다이(칩 1)는 복수의 금속 패드를 추가로 포함할 수 있으며, 금속 패드의 연결이 재분배층을 통해 재분배된다. 이 설명 전체에 걸쳐, 금속 패드를 갖는 반도체 다이의 측면을 다른 대안으로서 반도체 다이의 전면(front side)이라고 한다. 한편, 금속 패드를 갖지 않는 반도체 다이의 측면을 반도체 다이의 배면(backside)이라고 한다. 주목할 점은, 도 2가 베이스 평면(120) 상에 탑재된 2개의 다이를 나타내는 반면, 베이스 평면(120)이 임의의 수의 반도체 다이를 수용할 수 있다는 것이다.
도 4는 제1 감광 물질층(108)의 단면도를 예시한 것이다. 제1 감광 물질층(108)은 제1 반도체 다이(칩 1)의 상부에 형성된다. 도 4에 도시된 바와 같이, 제1 반도체 다이(칩 4)는 제1 감광 물질층(108)에 매립되어 있다. 감광 물질은 폴리벤즈옥사졸(PBO), SU-8 감광성 에폭시, 필름 유형 중합체 물질 및/또는 기타를 포함할 수 있다. 주목할 점은, 도 4가 감광 물질층을 나타내고 있지만, 제1 감광 물질층(108)이 몰딩 화합물, 고무 및/또는 기타와 같은 비감광성 물질을 비롯한 중합체 물질로 형성될 수 있다는 것이다. 일 실시예에 따르면, 복수의 반도체 다이(칩 1)를 포함하는 재구성된 웨이퍼를 형성하기 위해 감광 물질이 복수의 제1 반도체 다이(칩 1) 상에 라미네이트되거나 코팅된다. 제1 반도체 다이(칩 1)의 상부에 라미네이트되거나 코팅되는 감광 물질층을 갖는 것의 한가지 유리한 특징은, 제2 반도체 다이(칩 2)(동 도면에 도시되어 있지 않지만 도 8에 예시되어 있음)가 제1 반도체 다이(칩 1)보다 크거나 작을 수 있도록, 칩의 유효 다이 면적이 확장된다는 것이다. 환언하면, 제1 반도체 다이(칩 1)의 크기가 제1 반도체 다이(칩 1)의 상부에 차후에 적층되는 다이의 크기에 의해 제한되지 않는다.
도 5는 제1 감광 물질층(108)에 복수의 개구부를 형성하는 것의 단면도를 예시한 것이다. 전기적 및 열적 요구사항을 고려하여, 제1 감광 물질층(108)의 선택적 영역이 광에 노출된다. 그 결과, 광에 노출되는 감광 영역의 물리적 속성이 변한다. 일 실시예에 따르면, 현상제 용액이 제1 감광 물질층(108)에 도포될 때, 노출된 영역의 물리적 속성의 변화로 인해 노출된 영역이 에칭 제거될 것이다. 그 결과, 각종의 개구부(502)가 형성된다. 제1 감광 물질층(108)에 개구부(502)를 형성하는 것은, 공지되어 있으며 따라서 본 명세서에서 더 상세히 논의되지 않는 리소그래피 동작을 필요로 한다.
도 6은 복수의 TAV 및 재분배층의 형성을 나타낸 것이다. 도 6에 도시된 바와 같이, 전기도금 공정을 사용하여 전도성 물질이 개구부(502)(동 도면에 도시되어 있지 않지만 도 5에 예시되어 있음)를 채운다. 그 결과, 복수의 TAV(602)가 제1 감광 물질층(108)으로 형성된다. 전도성 물질은 구리일 수 있지만, 구리 합금, 알루미늄, 텅스텐, 은 및 이들의 조합과 같은 임의의 적당한 전도성 물질일 수 있다. TAV(602)로부터의 전기적 연결을 재분배하기 위해, 제1 감광 물질층(108)의 상부측에 재분배층(604)이 형성될 수 있다. 재분배층(604)이 전기도금 메커니즘에 의해 형성될 수 있다.
도 7은 복수의 UBM 구조 및 금속 범프의 형성을 나타낸 것이다. 복수의 UBM 구조(702)는 재분배층(604)의 상부에 형성된다. UBM 구조(702)는, 저저항 전기적 연결을 제공하면서, 멀티칩 반도체 장치의 집적 회로와 솔더 볼 사이의 확산을 방지하는 데 도움을 줄 수 있다. 금속 범프는 멀티칩 반도체 장치에 있는 2개의 반도체 다이의 능동 회로를 연결하는 효과적인 방법이다.
도 8은 제1 반도체 다이(칩 1)의 상부에 제2 반도체 다이(칩 2) 및 제3 반도체 다이(칩 3)를 적층하는 공정을 나타낸 것이다. 제3 반도체 다이(칩 3)의 배면은 에폭시, 열 전달 물질 및/또는 기타와 같은 접착제(804)를 이용하여 제2 반도체 다이(칩 2)의 배면 상에 접착된다. 제2 반도체 다이(칩 2)는 금속 범프, UBM 구조, 재분배층 및 금속 패드에 의해 형성된 연결 경로를 통해 제1 반도체 다이(칩 1)에 전면끼리 연결된다.
언더필 물질(802)은 재분배층과 제2 반도체 다이(칩 2) 사이의 간극에 형성될 수 있다. 일 실시예에 따르면, 언더필 물질(802)은 재분배층과 제2 반도체 다이(칩 2) 사이의 간극에 분산되어 있는 에폭시일 수 있다. 에폭시는 액체 형태로 도포될 수 있고, 경화 공정 후에 경화될 수 있다. 당업자라면 제2 반도체(칩 2)를 재구성된 웨이퍼에 부착한 후에 언더필 물질(802)을 분산시키는 것이 언더필 물질층을 형성하는 한 방법에 불과하다는 것을 잘 알 것이다. 당업자라면 본 개시 내용의 많은 실시예 변형이 있을 수 있다는 것을 잘 알 것이다. 예를 들어, 액체 또는 반액체 형태의 에폭시가 제1 반도체 다이(칩 1)의 상부면에 사전 도포될 수 있다. 그 후에, 제2 반도체 다이(칩 2)가 제1 반도체 다이(칩 1)의 상부에 있는 대응하는 범프(704)와 접촉할 때까지, 제2 반도체 다이(칩 2)가 에폭시에 의해 형성된 코팅층을 통해 밀어넣어진다. 다른 대안으로서, 아이스 코팅(icy coating)을 형성하기 위해 언더필 물질이 제1 반도체 다이(칩 1)의 상부면에 도포될 수 있다. 열 경화 공정을 통해, 제2 반도체 다이(칩 2)는 제1 반도체 다이(칩 1)의 상부에 있는 대응하는 범프(704)와 접촉한다. 언더필 물질(802)을 갖는 것의 유리한 특징은 언더필 물질이 멀티칩 반도체 장치의 제조 공정 동안에 기계적 및 열적 응력을 감소시키는 데 도움을 줄 수 있다는 것이다.
도 9는 제2 감광 물질층(106)의 단면도를 예시한 것이다. 제2 감광 물질층(106)은 제1 감광 물질층(108)의 상부에 형성된다. 도 9에 도시된 바와 같이, 제2 반도체 다이(칩 2) 및 제3 반도체 다이(칩 3)는 제2 감광 물질층(106)에 매립되어 있다. 감광 물질층을 형성하는 공정은 도 4와 관련하여 앞서 기술되었으며, 따라서 반복을 피하기 위해 상세히 논의되지 않는다.
도 10은 제2 감광 물질층(106)에 복수의 개구부를 형성하는 것의 단면도를 예시한 것이다. 전기적 및 열적 요구사항을 고려하여, 제2 감광 물질층(106)의 선택적 영역이 광에 노출된다. 그 결과, 상이한 깊이를 갖는 각종의 개구부가 형성된다. 보다 상세하게는, 다수의 긴 개구부(102)가 제2 감광 물질층(106)을 통해 형성되고, 다수의 짧은 개구부(116)가 제2 감광 물질층(106)의 상부면과 제3 반도체 다이(칩 3)의 전면 사이에 형성된다.
도 11은 제2 감광 물질층(106)에 복수의 TAV를 형성하고 제2 감광 물질층(106)의 상부에 재분배층을 형성하는 것을 나타낸 것이다. 도 11에 도시된 바와 같이, 전도성 물질이 개구부(102, 116)를 채운다. 전도성 물질은 구리일 수 있지만, 구리 합금, 알루미늄, 텅스텐, 은 및 이들의 조합과 같은 임의의 적당한 전도성 물질일 수 있다. TAV(102, 116)로부터의 전기적 연결을 재분배하기 위해, 제2 감광 물질층(106)의 상부에 재분배층(114)이 형성될 수 있다. 재분배층이 전기도금 메커니즘에 의해 형성될 수 있다.
도 12는 복수의 UBM 구조 및 상호연결 패드의 형성을 나타낸 것이다. 복수의 UBM 구조는 재분배층(114)과 솔더 볼(110) 사이에 형성된다. UBM 구조는, 저저항 전기적 연결을 제공하면서, 멀티칩 반도체 장치의 집적 회로와 솔더 볼 사이의 확산을 방지하는 데 도움을 준다. 상호연결 패드는 멀티칩 반도체 장치의 I/O 패드이다. 일 실시예에 따르면, 상호연결 패드는 복수의 솔더 볼(110)일 수 있다. 다른 대안으로서, 상호연결 패드는 복수의 LGA(land grid array) 패드일 수 있다.
도 13은 멀티칩 반도체 장치로부터 베이스 평면(120)을 제거하는 공정을 나타낸 것이다. 일 실시예에 따르면, 베이스 평면(120)은 멀티칩 반도체 장치의 선택적인 구성요소이다. 베이스 평면(120)은 멀티칩 반도체 장치로부터 분리될 수 있다. 멀티칩 반도체 장치를 베이스 평면으로부터 분리시키는 데 각종의 분리 공정이 이용될 수 있다. 각종의 분리 공정은 화학 용매, UV 노출 등을 포함할 수 있다. 도 14는 재구성된 웨이퍼를 다이싱 공정을 사용하여 개별 칩 패키지(1402, 1404)로 분리시키는 공정을 나타낸 것이다. 다이싱 공정은 기술 분야에 공지되어 있으며, 따라서 본 명세서에서 상세히 논의되지 않는다.
도 15는 다른 실시예에 따른 다른 멀티칩 반도체 장치를 나타낸 것이다. 도 15에 도시된 바와 같이, 제2 층(1502)과 동일한 구조를 갖는 하나의 부가 층(1504)이 있다는 것을 제외하고는, 멀티칩 반도체 장치(1500)의 구조가 도 1에 도시된 멀티칩 반도체 장치(100)의 구조와 유사하다. 제3 층(1504)에 있는 반도체 칩 및 제2 층(1502)에 있는 반도체 칩은 제2 층(1502)과 제3 층(1504) 사이에 배치된 복수의 마이크로 범프를 통해 전기적으로 결합된다.
도 16은 다른 실시예에 따른 다른 멀티칩 반도체 장치의 단면도를 나타낸 것이다. 도 16에 도시된 바와 같이, 제1 감광 물질층(108)의 배면 상에 형성된 복수의 솔더 볼(1602)이 있을 수 있다는 것을 제외하고는, 멀티칩 반도체 장치(1600)의 구조가 도 1에 도시된 멀티칩 반도체 장치(100)의 구조와 유사하다. 감광 물질층 상에 솔더 볼을 형성하는 것에 대해서는 도 12와 관련하여 앞서 기술되었으며, 따라서 반복을 피하기 위해 다시 논의하지 않는다. 제2 그룹의 솔더 볼(1602)이 제1 감광 물질층(108)의 배면 상에 형성되는 것의 한가지 유리한 특징은 복수의 멀티칩 반도체 장치(1600)가 서로의 상부에 적층되고 솔더 볼(1602)에 의해 전기적으로 상호연결될 수 있다는 것이다.
실시예 및 그의 장점이 상세히 기술되어 있지만, 첨부된 특허청구범위에 의해 한정되는 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 수정이 행해질 수 있다는 것을 잘 알 것이다.
게다가, 본 출원의 범위가 본 명세서에 기술된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계의 특정의 실시예로 제한되는 것으로 보아서는 안된다. 당업자라면 본 발명의 개시 내용으로부터 잘 알 것인 바와 같이, 본 명세서에 기술된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 나중에 개발될 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 발명에 따라 이용될 수 있다. 그에 따라, 첨부된 특허청구범위는 이러한 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 그의 범위 내에 포함하는 것으로 보아야 한다.

Claims (10)

  1. 제1 감광 물질층에 매립되어 있는 제1 반도체 다이,
    상기 제1 반도체 다이의 상부에 적층된 제2 반도체 다이 - 상기 제2 반도체 다이는 상기 제1 반도체 다이에 전면끼리(face-to-face) 결합되어 있음 -,
    상기 제1 감광 물질층의 상부에 형성되는 제2 감광 물질층 - 상기 제2 반도체 다이는 상기 제2 감광 물질층에 매립되어 있음 -,
    상기 제1 감광 물질층 및 상기 제2 감광 물질층에 형성되는 복수의 관통 비아, 및
    상기 제2 반도체 다이 상에 배치된 제3 반도체 다이를 포함하고,
    상기 제3 반도체 다이의 배면이 제1 접착 물질층을 통해 상기 제2 반도체 다이의 배면에 부착되고, 상기 제3 반도체 다이는 상기 제2 감광 물질층에 매립되어 있으며, 상기 복수의 관통 비아는 상기 제3 반도체 다이와, 상기 제1 및 제2 반도체 다이들 중 적어도 하나를 전기적으로 연결하되 상기 제1, 제2 및 제3 반도체 다이들을 통과하지는 않도록 구성되는 것인, 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 복수의 관통 비아는
    상기 제3 반도체 다이의 전면과 상기 제2 감광 물질층의 상부면 사이에 형성되는 제1 그룹의 관통 비아,
    상기 제1 반도체 다이의 전면과 상기 제1 감광 물질층의 상부면 사이에 형성되는 제2 그룹의 관통 비아, 및
    상기 제2 감광 물질층을 관통하여 형성되는 제3 그룹의 관통 비아를 포함하는 것인 장치.
  4. 제1항에 있어서, 제2 접착 물질층을 통해 상기 제1 반도체 다이의 배면에 부착된 베이스 평면,
    상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 형성되는 복수의 금속 범프,
    상기 제1 감광 물질층의 상부에 형성되는 제1 재분배층,
    상기 제2 감광 물질층의 상부에 형성되는 제2 재분배층,
    상기 제2 반도체 다이와 상기 제1 재분배층 사이에 형성되는 언더필 물질층(underfill material layer), 및
    상기 제2 재분배층의 상부에 형성되는 복수의 솔더 볼을 추가로 포함하는 장치.
  5. 제1 반도체층으로서, 상기 제1 반도체층은
    제1 감광 물질층에 매립되어 있는 제1 반도체 다이, 및
    상기 제1 감광 물질층에 형성되는 제1 복수의 관통 비아를 포함하는 것인, 상기 제1 반도체 층,
    제2 반도체층으로서, 상기 제2 반도체층은
    접착 물질층을 통해 배면끼리 서로 적층되어 있는 제2 반도체 다이 및 제3 반도체 다이,
    제2 감광 물질층 - 상기 제2 반도체 다이 및 상기 제3 반도체 다이는 상기 제2 감광 물질층에 매립되어 있음 -, 및
    상기 제2 감광 물질층에 형성되는 제2 복수의 관통 비아를 포함하는 것인, 상기 제2 반도체층,
    상기 제2 반도체층과 동일한 구조를 갖는 제3 반도체층,
    상기 제1 반도체층과 상기 제2 반도체층 사이에 형성되는 제1 그룹의 금속 범프들, 및
    상기 제2 반도체층과 상기 제3 반도체층 사이에 형성되는 제2 그룹의 금속 범프들을 포함하고,
    상기 제1 및 제2 복수의 관통 비아는 상기 제3 반도체 다이와, 상기 제1 및 제2 반도체 다이들 중 적어도 하나를 전기적으로 연결하되 상기 제1, 제2 및 제3 반도체 다이들을 통과하지는 않도록 구성되는 것인, 장치.
  6. 제5항에 있어서, 상기 제3 반도체층의 상부에 형성되는 제1 그룹의 솔더 볼들을 추가로 포함하고, 상기 제1 그룹의 솔더 볼들은 상기 장치의 입/출력 패드로서 사용되는 것인 장치.
  7. 제1 반도체 다이를 제1 감광 물질층에 매립함으로써 재구성된 웨이퍼를 형성하는 단계,
    상기 제1 감광 물질층에 제1 그룹의 관통 비아를 형성하는 단계,
    제2 반도체 다이를 복수의 금속 범프를 통해 상기 제1 반도체 다이에 연결시키는 단계,
    제1 접착제층을 사용하여 제3 반도체 다이를 상기 제2 반도체 다이에 배면끼리(back-to-back) 부착시키는 단계,
    상기 제2 반도체 다이 및 상기 제3 반도체 다이를 포함하는 제2 감광 물질층을 형성하는 단계, 및
    상기 제2 감광 물질층에 제2 그룹의 관통 비아를 형성하는 단계를 포함하고,
    상기 제1 및 제2 그룹 관통 비아는 상기 제3 반도체 다이와, 상기 제1 및 제2 반도체 다이들 중 적어도 하나를 전기적으로 연결하되 상기 제1, 제2 및 제3 반도체 다이들을 통과하지는 않도록 구성되는 것인, 방법.
  8. 제7항에 있어서, 접착제층을 사용하여 상기 제1 반도체 다이를 베이스 평면 상에 부착하는 단계, 및
    상기 베이스 평면을 상기 제1 반도체 다이로부터 분리시키는 단계를 추가로 포함하는 방법.
  9. 제7항에 있어서, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 형성되는 복수의 금속 범프를 형성하는 단계,
    상기 제1 감광 물질층의 상부에 제1 재분배층을 형성하는 단계,
    상기 제2 감광 물질층의 상부에 제2 재분배층을 형성하는 단계,
    상기 제2 반도체 다이와 상기 제1 재분배층 사이에 언더필 물질층을 형성하는 단계, 및
    상기 제2 재분배층의 상부에 복수의 솔더 볼을 형성하는 단계를 추가로 포함하는 방법.
  10. 제7항에 있어서, 상기 제3 반도체 다이의 전면과 상기 제2 감광 물질층의 전면 사이에 제1 그룹의 개구부들을 형성하는 단계,
    상기 제1 반도체 다이의 전면과 상기 제1 감광 물질층의 전면 사이에 제2 그룹의 개구부들을 형성하는 단계, 및
    상기 제2 감광 물질층을 통해 제3 그룹의 개구부들을 형성하는 단계를 추가로 포함하는 방법.
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