KR20130082421A - 3차원 패키징을 위한 응력 보상층 - Google Patents

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Abstract

패키지에서 사용하기 위한 응력 보상층 및 그 형성 방법이 제공된다. 응력 보상층은 집적 회로 다이로부터 기판의 대향하는 측면 상에 배치된다. 응력 보상층은 예를 들면 제 1 집적 회로 다이를 적어도 부분적으로 봉합하는 몰딩 화합물에 의해 가해지는 응력 등의 기판의 다이측 상의 구조에 가해지는 응력의 적어도 일부를 대응하도록 설계된다. 또한, 패키지는 기판에 전기적으로 연결될 수 있다.

Description

3차원 패키징을 위한 응력 보상층{STRESS COMPENSATION LAYER FOR 3D PACKAGING}
본 발명은 집적 회로에 관한 것이고, 보다 구체적으로는 3차원 패키징을 위한 응력 보상층에 관한 것이다.
집적 회로(integrated circuit; IC)의 발명 이후로 반도체 산업은 다양한 전자 컴포넌트(즉, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 향상을 위해 지속적이고 빠른 성장을 이루었다. 대부분, 이러한 집적 밀도의 향상은 최소 특징부 사이즈로의 감소를 반복함으로써 야기될 수 있고, 이것은 더 많은 컴포넌트가 주어진 면적으로 집적될 수 있도록 한다.
이러한 집적 향상은 사실상 본질적으로 2차원(two-dimensionall; 2D)이고, 여기서 집적되는 컴포넌트에 의해 점유되는 체적이 본질적으로 반도체 웨이퍼의 표면 상에 있다. 리소그래피에서의 극적인 향상이 2D IC 형성에서 상당한 향상을 초래하지만, 2차원에서 성취될 수 있는 밀도에 물리적인 한계가 있다. 그러한 제한 중 하나는 그러한 컴포넌트에 요구되는 최소 사이즈이다. 또한, 더 많은 디바이스가 하나의 칩으로 들어갈 때 더 복잡한 설계가 요구된다.
회로 밀도를 더욱 증가시키기 위한 시도에서 3차원(three-dimensional; 3D) IC가 연구되어 왔다. 3D IC의 전형적인 형성 공정에서 2개의 다이가 함께 접착되고 기판 상의 콘택 패드와 각 다이 사이에 전기적 접속이 형성된다. 예를 들면, 하나의 시도는 2개의 다이를 서로의 상부에 접착하는 것에 관련된다. 그 다음에, 적층된 다이는 캐리어 기판에 접착되었고, 캐리어 기판 상의 콘택 패드에 전기적으로 연결된 각 다이 상의 콘택 패드를 와이어 본딩한다.
다른 3D 패키지는 형태 인자를 줄이기 위해 다이를 적층하는 인터포저(interposer) 기술 또는 패키징-온-패키징(packaging-on-packaging; PoP)을 사용하였다. PoP는 실리콘 인터포저에 전기적으로 연결된 제 1 다이를, 제 1 다이 상부에 배치되고 실리콘 인터포저에 전기적으로 연결된 다른 패키징된 다이와 함께 포함한다. 그 다음에, 실리콘 인터포저는 인쇄 회로 보드와 같은 다른 기판에 전기적으로 연결된다.
일실시형태에 있어서, 반도체 디바이스가 제공된다. 반도체 디바이스는 제 1 측면 및 제 2 측면을 구비한 제 1 기판, 제 1 기판의 제 1 측면 상에 장착된 제 1 다이, 제 1 기판의 제 1 측면의 적어도 일부의 상부에 형성된 몰딩 화합물, 제 1 기판의 제 2 측면의 상부에 형성된 응력 보상층, 및 제 1 측면 상의 제 1 기판에 전기적으로 연결된 제 2 기판을 포함한다.
다른 실시형태에 있어서, 반도체 디바이스가 제공된다. 반도체 디바이스는 제 1 집적 회로 다이를 포함하는 제 1 패키지, 및 제 1 측면 상의 도전성 특징부의 제 1 세트와 제 2 측면 상의 도전성 특징부의 제 2 집합을 구비한 제 1 기판을 포함한다. 제 1 패키지는 제 1 기판의 제 1 측면 상의 도전성 특징부의 제 1 세트의 제 1 서브세트에 전기적으로 연결된다. 반도체 디바이스는 제 1 기판의 제 1 측면 상의 도전성 특징부의 제 1 세트의 제 2 서브세트에 전기적으로 연결된 제 2 집적 회로 다이, 제 2 집적 회로 다이를 적어도 부분적으로 봉합하는(encapsulating) 몰딩 화합물, 및 제 1 기판의 제 2 측면을 따르는 응력 보상층을 더 포함한다. 응력 보상층에는 제 1 기판의 제 2 측면 상의 도전성 특징부의 제 2 세트의 해당 도전성 특징부가 적어도 부분적으로 노출되도록 개구부가 형성되어 있고, 응력 보상층은 몰딩 화합물에 의해 가해지는 응력과 대향하는 방향으로 힘을 가한다.
또 다른 실시형태에 있어서, 방법이 제공된다. 방법은 제 1 측면 및 대향하는 제 2 측면을 구비한 제 1 기판을 제공하는 단계, 제 1 기판의 제 1 측면에 제 1 다이를 부착하는 단계, 제 1 기판의 제 1 측면 상에 몰딩 화합물을 형성하는 단계, 및 제 1 기판의 제 2 측면의 상에 응력 보상층을 형성하는 단계를 포함한다.
본 실시형태 및 그 이점을 보다 완벽하게 이해하기 위해 이제 첨부되는 도면과 함께 취해진 이하의 상세한 설명이 참조된다.
도 1 내지 도 5는 본 실시형태를 형성하는 여러 중간 단계를 예시한다.
본 개시의 실시형태의 제조 및 사용이 이하 상세하게 논의된다. 그러나, 본 실시형태는 광범위하고 다양한 구체적인 맥락에서 실시될 수 있는 다수의 적용가능한 발명적 개념을 제공한다는 것이 인지되어야 한다. 논의된 구체적인 실시형태는단지 본 실시형태를 제조하고 사용하기 위한 구체적인 방식의 예시이고 본 개시의 범위를 제한하지 않는다.
먼저 도 1을 참조하면, 본 실시형태에 따른 제 1 기판(108) 및 제 2 기판(104)의 단면도를 나타낸다. 일실시형태에 있어서, 제 1 기판(108)은 예를 들면 도전성 접속부의 제 1 세트(110)를 통하여 제 1 기판(108) 상에 장착된 제 1 집적 회로 다이(106)를 포함할 수 있는 패키지(100)의 컴포넌트이다. 도전성 접속부의 제 1 세트(110)는 예를 들면 무연 솔더, 공융 납(eutectic lead), 도전성 필러, 그 조합 등을 포함한다.
제 1 기판(108)은 예를 들면 패키징 기판, 인쇄 회로 보드, 고밀도 인터커넥트 등일 수 있다. 관통 비아(through via; TV)(도시되지 않음)는 제 1 기판(108)의 대향하는 표면 상의 도전성 특징부의 제 1 세트(112)와 제 2 집적 회로 다이(106) 사이의 전기적 접속을 제공하기 위해 사용될 수 있다. 또한, 제 1 기판(108)은 더 큰 전기적 접속뿐만 아니라 상이한 핀 구성을 허용하기 위해 제 1 기판(108)의 한측 또는 양측 표면 내에 및/또는 그 상부에 재분배선(redistribution line; RDL)(도시되지 않음)을 포함할 수 있다. 또한, 봉합재(encapsulant) 또는 오버 몰드(114)가 환경 및 외부 오염 물질로부터 컴포넌트를 보호하기 위해 컴포넌트 위에 형성될 수 있다.
일실시형태에 따르면, 제 2 기판(104)에는 또한 제 2 집적 회로 다이(102)가 장착될 수 있다. 이하 더 상세하게 논의된 바와 같이, 패키지(100)는 제 2 기판(104)에 전기적으로 연결됨으로써 패키지-온-패키지(Package-on-Package; PoP)를 생성할 것이다.
제 2 기판(104)은 또한 제 2 집적 회로 다이(102)가 장착된 제 2 기판(104)의 동일한 표면 상의 도전성 특징부의 제 2 세트(116), 및 제 2 집적 회로 다이(102)로부터 제 2 기판(104)의 대향하는 표면을 따른 도전성 특징부의 제 3 세트(118)를 포함한다. 이러한 실시형태에 있어서, 제 2 기판(104)은 후속하여 형성된 도전성 접속부의 세트를 통하여 제 1 집적 회로 다이(106)와 제 2 집적 회로 다이(102) 사이에, 및/또는 제 2 기판(104)의 도전성 특징부의 제 3 세트(118)와 제 1 집적 회로 다이(106)의 한측 또는 양측과 제 2 집적 회로 다이(102) 사이에 전기적 접속을 제공한다(도 5 참조). 제 2 기판(104)에서 TV(도시되지 않음)는 도전성 특징부의 제 2 세트(116)와 도전성 특징부의 제 3 세트(118) 사이에 전기적 접속을 제공한다. 또한, 제 2 기판(104)은 더 큰 전기적 접속뿐만 아니라 상이한 핀 구성을 허용하기 위해 제 2 기판(104)의 한측 또는 양측 표면 내에 및/또는 그 상부에 RDL(도시되지 않음)을 포함할 수 있다. 일실시형태에 있어서, 제 2 기판(104)은 실리콘 기판, 유기(organic) 기판, 세라믹 기판, 유전체 기판, 적층 기판 등의 어떤 적합한 기판일 수 있다.
도 1에 예시된 바와 같이, 제 2 집적 회로 다이(102)는 도전성 접속부의 제 2 세트(120)를 통하여 제 2 기판(104) 상의 도전성 특징부의 제 2 세트(116)의 도전성 특징부의 일부에 전기적으로 연결된다. 도전성 접속부의 제 2 세트(120)는 예를 들면 무연 솔더, 공융 납, 도전성 필러, 그 조합 등을 포함할 수 있다.
제 2 집적 회로 다이(102) 및 제 1 집적 회로 다이(106)는 특정 어플리케이션을 위한 어떤 적합한 집적 회로일 수 있다. 예를 들면, 제 2 집적 회로 다이(102) 및 제 1 집적 회로 다이(106) 중 하나는 DRAM, SRAM, NVRAM 등의 메모리칩일 수 있는 반면에, 다른 다이는 로직 회로일 수 있다.
이제 도 2를 참조하면, 제 2 기판(104) 상에 도포된 몰딩 화합물(230)을 나타낸다. 일실시형태에 있어서, 몰딩 화합물(230)은 예를 들면 폴리머, 에폭시 등을 포함하는 몰딩 언더필(molding underfill; MUF)이다. 몰딩 화합물(230)은 제 2 집적 회로 다이(102)의 정상면 및 가장자리와 접촉될 수 있다. 몰딩 화합물(230)은 예를 들어, 압축 몰딩 또는 트랜스퍼 몰딩을 이용하여 제 2 집적 회로 다이(102) 및 제 2 기판(104)에 몰딩될 수 있다. 도 2에 예시된 실시형태는 제 2 집적 회로 다이(102)의 정상면과 동일 평면인 몰딩 화합물(230)의 정상면을 갖는다. 다른 실시형태에 있어서, 몰딩 화합물(230)의 정상면은 제 2 집적 회로 다이(102)가 몰딩 화합물(230)에서 완전히 봉합될 수 있도록 제 2 집적 회로 다이(102)의 정상면보다 높을 수 있다. 선택적으로, 연삭 또는 연마 공정이 제 2 집적 회로 다이(102)를 노출시키도록 제 2 집적 회로 다이(102)의 정상면의 상부로부터 몰딩 화합물(230)의 일부를 제거하기 위해 수행될 수 있다.
도 3은 몰딩 화합물(230)에서의 개구부(332)의 형성을 예시한다. 개구부(332)는 천공, 에칭 등을 통하여 형성될 수 있고, 제 2 기판(104) 상에 위치결정된 도전성 특징부의 제 2 세트(116)의 각각의 도전성 특징부의 적어도 일부를 노출시킬 수 있다. 이하 더 상세하게 논의되는 바와 같이, 개구부(332)는 상기 제 2 기판(104) 상에 제공되는 도전성 특징부의 제 2 세트(116)와 제 1 기판(108) 상에 제공되는 도전성 특징부의 제 1 세트의 해당 도전성 특징부 사이의 전기적 접속을 제공하기 위해 이용될 것이다.
도 4는 일실시형태에 따른 몰딩 화합물(230)로부터 제 2 기판(104)의 대향하는 표면 상의 응력 보상층(434)의 형성을 예시한다. 제 2 기판(104) 및 몰딩 화합물(230)의 온도가 변하면 각각의 구조를 형성하기 위해 사용된 상이하게 하는(differing) 물질의 열 팽창 계수(coefficient of thermal expansions; CTE)에서의 차이 때문에 각각의 층은 상이한 비율로 팽창 및/또는 수축될 수 있다. 예를 들면, 제 2 기판(104)이 실리콘 인터포저를 포함한 실시형태에 있어서, 몰딩 화합물(230)은 온도가 170℃로부터 25℃(약 실온)로 감소될 때 실리콘 인터포즈보다 빠른 비율로 수축될 수 있다. 이러한 CTE에서의 차이, 그에 따른 수축 비율의 차이 때문에, 몰딩 화합물(230)은 예를 들면 제 2 기판(104)을 휘어지게(warp) 하는 어떤 상황에서 제 2 기판(104) 상에 응력이 가할 수 있다. 이러한 휘어짐은 결국에 제 2 기판과 다른 기판, 예를 들면 제 1 기판(108) 및/또는 제 2 기판(104)에 연결된 다른 기판 등 사이의 전기적 접속(예를 들면 솔더 볼)에서 응력을 발생시킬 수 있다. 이러한 경우에 있어서, 몰딩 화합물(230)로부터 대향하는 제 2 기판의 표면을 따라 응력 보상층(434)을 형성하는 것은 몰딩 화합물(230)에 의해 가해지는 응력에 대응함으로써 전기적 접속 상의 휘어짐 및 응력을 감소시킬 수 있다고 믿는다.
제 2 기판(104)이 실리콘 인터포저를 포함하는 실시형태에 있어서, 응력 보상층(434)은 액상 몰딩 화합물(예를 들면 Sumitomo G350S), 폴리이미드(예를 들면 HD Microsystems에 의해 제공되는 HD-8820 Polybenzoxazole(PBO) 및 JSR Corporation에 의해 제공되는 WPR-5105) 등을 포함할 수 있다. 응력 보상층(434)의 두께가 적절한 양의 대응하는 응력을 가하도록 조정될 수 있다. 일실시형태에 있어서, 응력 보상층(434)의 두께는 다음의 식에 의해 결정된다:
Figure pat00001
여기서,
CTEMolding은 몰딩 화합물(230)의 물질의 열 팽창 계수;
EMolding은 몰딩 화합물(230)의 물질의 영률(Young's Modulus);
THKMolding은 몰딩 화합물(230)의 두께;
CTECompensation은 응력 보상층(434)의 물질의 열 팽창 계수;
ECompensation은 응력 보상층(434)의 물질의 영률;
THKCompensation은 응력 보상층(434)의 원하는 두께이다.
개구부의 제 2 세트(436)가 응력 보상층(434)에서 형성됨으로써 도전성 특징부의 제 3 세트(118)의 해당 도전성 특징부를 노출시킬 수 있다. 개구부의 제 2 세트(436)는 천공, 에칭 등을 통하여 형성될 수 있다. 이하 더 상세하게 논의된 바와 같이, 개구부(436)의 제 2 세트는 제 3 기판의 도전성 특징부와 제 2 기판(104) 상에 제공된 도전성 특징부의 제 2 세트(116)의 해당 도전성 특징부 사이에 전기적 접속을 제공하기 위해 사용될 수 있다(예를 들면 도 5 참조).
도 5는 일실시형태에 따라 제 2 기판(104)에 패키지(100)를 연결한 후에 제 3 기판(550)에 제 2 기판(104)을 연결하는 실시형태를 예시한다. 일실시형태에 있어서, 도전성 엘리먼트(552 및 554)를 각각 이용하여 패키지(100)는 제 2 기판(104)에 연결될 수 있고, 제 2 기판(104)은 제 3 기판(550)에 연결될 수 있다. 도전성 엘리먼트(552 및 554)는 공융 솔더, 무연 솔더 등으로 형성될 수 있다. 다른 실시형태에 있어서, 도전성 엘리먼트(552 및 554)는 솔더 또는 솔더형 물질없이 또는 그것과 함께 도전성 필러를 포함할 수 있다. 제 1 기판(108), 제 2 기판(104), 및/또는 제 3 기판(550)은 도전성 특징부를 위한 적합한 접촉 영역을 제공하기 위해 언더 범프 금속피복(under-bump metallization; UBM)을 포함할 수 있다. 일실시형태에 있어서, 제 1 기판(108) 상의 도전성 특징부의 제 1 세트(112)와 제 2 기판(104) 상의 도전성 특징부의 제 2 및 제 3 세트(116 및 118)는 볼 그리드 어레이(ball grid array; BGA) 배치로 배열될 수 있다.
제 3 기판(550)은 제 2 기판(104)이 부착될 수 있는 어떤 적합한 기판을 포함할 수 있다. 예를 들면, 제 3 기판(550)은 인쇄 회로 보드(printed circuit board; PCB), 고밀도 인터커넥트, 실리콘 기판, 유기 기판, 세라믹 기판, 유전체 기판, 적층 기판 등을 포함할 수 있다.
도 5에 예시된 실시형태는 제 1 기판(108)과 몰딩 화합물 사이에 및 응력 보상층(434)과 제 3 기판(550) 사이에 간극을 갖는다. 다른 실시형태에 있어서, 이러한 간극은 환경적 요인에 대한 추가적 보호를 제공하기 위해 언더필로 충진될 수 있다.
상기 설명은 실시형태의 전반적인 설명을 제공하고, 실시형태는 수많은 다른 특징부를 포함할 수 있다는 것을 이해해야 한다. 예를 들면, 실시형태는 언더 범프 금속피복층, 패시베이션층, 모딩 화합물, 추가의 다이 및/기판 등을 포함할 수 있다. 추가적으로, 제 1 집적 회로 다이(106) 및 제 2 집적 회로 다이(102)의 구조, 배치 및 위치결정은 단지 예시의 목적으로 제공되었고, 따라서 다른 실시형태는 상이한 구조, 배치 및 위치결정을 이용할 수 있다.
또한, 상기 논의된 각종 단계의 순서는 단지 예시의 목적으로 제공되었고, 마찬가지로 다른 실시형태는 상이한 순서를 이용할 수 있다는 것이 이해되어야 한다. 예를 들면, 응력 보상층(434)의 형성은 제 2 기판(104)에 제 2 집적 회로 다이(102)를 연결하기 이전 또는 이후, 제 2 기판(104)에 제 1 기판(108)을 연결하기 이전 또는 이후 등에 발생할 수 있다. 이러한 다양한 순서의 단계가 실시형태의 범위 내에 포함된다.
본 개시 및 그들의 이점이 상세하게 설명되었지만, 다양한 변경, 대체 및 대안이 여기서 첨부되는 청구항에 의해 규정되는 바와 같은 실시형태의 정신 및 범위로부터 벗어남 없이 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 명세서에 설명된 공정, 머신, 제조, 물질의 조합, 수단, 방법 및 단계의 특정 실시형태에 한정되도록 의도되지 않는다. 당업자는 본 개시로부터, 여기서 설명된 대응하는 실시형태와 동일한 기능을 수행하고 실질적으로 동일한 결과를 성취하는, 현존하는 또는 이후에 개발될 공정, 머신, 제조, 물질의 조합, 수단, 방법 또는 단계들이 본 개시에 따라 이용될 수 있다는 것을 쉽게 인지할 것이다. 따라서, 첨부되는 청구항은 그러한 공정, 머신, 제조, 물질의 조합, 수단, 방법 또는 단계를 그들 범위 내에 포함하도록 의도된다.

Claims (10)

  1. 제 1 측면 및 제 2 측면을 구비한 제 1 기판;
    상기 제 1 기판의 제 1 측면 상에 장착된 제 1 다이;
    상기 제 1 기판의 제 1 측면의 적어도 일부의 상부에 형성된 몰딩 화합물;
    상기 제 1 기판의 제 2 측면의 상부에 형성된 응력 보상층; 및
    상기 제 1 측면 상의 상기 제 1 기판에 전기적으로 연결된 제 2 기판
    을 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 응력 보상층의 두께는
    Figure pat00002
    이고, 여기서 CTEMolding은 상기 몰딩 화합물의 열 팽창 계수, EMolding은 상기 몰딩 화합물의 영률(Young's Modulus), THKMolding은 상기 몰딩 화합물의 두께, CTECompensation은 상기 응력 보상층의 열 팽창 계수, ECompensation은 상기 응력 보상층의 영률인 것인 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 기판의 제 1 측면에 전기적으로 연결된 제 2 다이를 더 포함하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 다이 상부에 위치결정되어 상기 제 2 기판에 전기적으로 연결된 다이 패키지로서, 제 2 기판 및 제 2 다이를 포함하는 다이 패키지를 더 포함하는 반도체 디바이스.
  5. 제 1 집적 회로 다이를 포함하는 제 1 패키지;
    제 1 측면 상의 도전성 특징부의 제 1 세트와 제 2 측면 상의 도전성 특징부의 제 2 집합을 구비한 제 1 기판;
    상기 제 1 기판의 제 1 측면 상의 도전성 특징부의 제 1 세트의 제 2 서브세트에 전기적으로 연결된 제 2 집적 회로 다이;
    상기 제 2 집적 회로 다이를 적어도 부분적으로 봉합하는(encapsulating) 몰딩 화합물; 및
    상기 제 1 기판의 제 2 측면을 따르는 응력 보상층
    을 포함하는 반도체 디바이스로서,
    상기 제 1 패키지는 상기 제 1 기판의 제 1 측면 상의 도전성 특징부의 제 1 세트의 제 1 서브세트에 연결되고,
    상기 응력 보상층에는 상기 제 1 기판의 제 2 측면 상의 도전성 특징부의 제 2 세트의 해당 도전성 특징부가 적어도 부분적으로 노출되도록 개구부가 형성되어 있고, 상기 응력 보상층은 상기 몰딩 화합물에 의해 가해지는 응력과 대향하는 방향으로 힘을 가하는 것인 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 응력 보상층의 두께는
    Figure pat00003
    이고, 여기서 CTEMolding은 상기 몰딩 화합물의 열 팽창 계수, EMolding은 상기 몰딩 화합물의 영률, THKMolding은 상기 몰딩 화합물의 두께, CTECompensation은 상기 응력 보상층의 열 팽창 계수, ECompensation은 상기 응력 보상층의 영률인 것인 반도체 디바이스.
  7. 반도체 디바이스를 형성하는 방법에 있어서,
    제 1 측면 및 대향하는 제 2 측면을 구비한 제 1 기판을 제공하는 단계;
    상기 제 1 기판의 제 1 측면에 제 1 다이를 부착하는 단계;
    상기 제 1 기판의 제 1 측면 상에 몰딩 화합물을 형성하는 단계; 및
    상기 제 1 기판의 제 2 측면의 상에 응력 보상층을 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  8. 제 7 항에 있어서,
    상기 응력 보상층의 열 팽창 계수에 적어도 부분적으로 의거하여 상기 응력 보상층의 원하는 두께를 결정하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
  9. 제 7 항에 있어서,
    상기 응력 보상층의 원하는 두께를
    Figure pat00004
    로서 결정하는 단계를 더 포함하고, 여기서 CTEMolding은 상기 몰딩 화합물의 열 팽창 계수, EMolding은 상기 몰딩 화합물의 영률, THKMolding은 상기 몰딩 화합물의 두께, CTECompensation은 상기 응력 보상층의 열 팽창 계수, ECompensation은 상기 응력 보상층의 영률인 것인 반도체 디바이스 형성 방법.
  10. 제 7 항에 있어서,
    제 2 다이를 포함하는 다이 패키지를 상기 제 1 기판의 제 1 측면에 연결하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
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