CN108766940B - 用于3d封装的应力补偿层 - Google Patents

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Abstract

提供了用于封装的应力补偿层及其形成方法。应力补偿层放置在基板的与集成电路管芯相对的面上。应力补偿层被设计成抵消由位于基板的管芯面上的结构施加的至少一些应力，诸如，由至少部分地封装第一集成电路管芯的模塑料所施加的应力。封装件也可以与基板电连接。本发明提供了用于3D封装的应力补偿层。

Description

用于3D封装的应力补偿层
本申请是2012年05月07日提交的优先权日为2012年01月11日的申请号为201210139446.3的名称为“用于3D封装的应力补偿层”的发明专利申请的分案申请。
技术领域
本发明涉及半导体制造，具体而言，涉及用于3D封装的半导体器件及其形成方法。
背景技术
自从发明了集成电路(IC)以来，由于各种电子元件(即，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体产业经历了持续快速的增长。在大多数情况下，集成密度的这种提高源自于最小部件尺寸的不断减小，从而容许在给定的区域内集成更多的元件。
这些集成改进从本质上来说基本上是二维(2D)的，因为集成元件所占用的空间基本上是在半导体晶圆的表面上。虽然光刻技术的显著改进带来了2D IC形成的明显改进，但对在二维中所能达到的密度存在物理限制。其中的一个限制就是制造这些元件所需要的最小尺寸。而且，当将越多的器件放入一个芯片中时，所需要的设计也就越复杂。
为了进一步提高电路密度，对三维(3D)IC进行了研究。在典型的3DIC形成工艺中，将两个管芯接合在一起，并且在每个管芯和基板上的接触焊盘之间形成电连接件。例如，尝试的一种方法涉及将两个管芯接合在彼此的顶部上。然后将堆叠的管芯接合至载体基板，并且引线接合将每个管芯上的接触焊盘与载体基板上的接触焊盘电连接起来。
另一种3D封装采用堆叠式封装(packaging-on-packaging，PoP)或者中介层技术(interposer techniques)来堆叠管芯从而减小形状因素。PoP包括将第一管芯电连接至硅中介层，将另一封装管芯放置在第一管芯上方并电连接至该硅中介层。然后将硅中介层电连接至另一基板，诸如印刷电路板。
发明内容
一方面，本发明提供了一种半导体器件，包括：第一基板，具有第一面和第二面；第一管芯，安装在所述第一基板的所述第一面上；模塑料，形成在所述第一基板的所述第一面的至少一部分的上方；应力补偿层，形成在所述第一基板的所述第二面的上方；以及第二基板，在所述第一面上与所述第一基板电连接。
在所述的半导体器件中，所述应力补偿层的厚度为约
Figure BDA0001645620000000021
其中，CTEMolding是所述模塑料的热膨胀系数；EMolding是所述模塑料的杨氏模量；THKMolding是所述模塑料的厚度；CTECompensation是所述应力补偿层的热膨胀系数；以及ECompensation是所述应力补偿层的杨氏模量。
在所述的半导体器件中，所述第一基板包括硅中介层。
所述的半导体器件还包括：第二管芯，所述第二管芯与所述第一基板的所述第一面电连接。
所述的半导体器件还包括：管芯封装件，所述管芯封装件设置在所述第一管芯上方并与所述第一基板电连接，所述管芯封装件包括所述第二基板和第二管芯。
在所述的半导体器件中，所述应力补偿层包括模塑料。
另一方面，本发明还提供了一种半导体器件，包括：第一封装件，所述第一封装件包括第一集成电路管芯；第一基板，所述第一基板具有位于第一面上的第一组导电部件和位于第二面上的第二组导电部件，所述第一封装件与所述第一基板的所述第一面上的所述第一组导电部件中的第一子集连接；第二集成电路管芯，与所述第一基板的所述第一面上的所述第一组导电部件中的第二子集电连接；模塑料，至少部分地封装所述第二集成电路管芯；以及应力补偿层，沿着所述第一基板的所述第二面，所述应力补偿层具有在其中形成的开口，所述开口用于至少部分地暴露出位于所述第一基板的所述第二面上的所述第二组导电部件中的对应导电部件，所述应力补偿层以与所述模塑料施加的应力相反的方向施加作用力。
在所述的半导体器件中，所述第二集成电路管芯的上表面被暴露出来。
在所述的半导体器件中，所述第一基板包括硅中介层。
在所述的半导体器件中，在所述第二集成电路管芯和所述第一封装件之间存在气隙。
在所述的半导体器件中，所述应力补偿层包括流体模塑料层。
在所述的半导体器件中，所述应力补偿层包含聚酰亚胺。
在所述的半导体器件中，所述应力补偿层的厚度为约
Figure BDA0001645620000000031
其中：CTEMolding是所述模塑料的热膨胀系数；EMolding是所述模塑料的杨氏模量；THKMolding是所述模塑料的厚度；CTECompensation是所述应力补偿层的热膨胀系数；以及ECompensation是所述应力补偿层的杨氏模量。
又一方面，本发明提供了一种形成半导体器件的方法，所述方法包括：提供具有第一面和相对的第二面的第一基板；将所述第一管芯接合至所述第一基板的所述第一面；在所述第一基板的所述第一面上形成模塑料；以及在所述第一基板的所述第二面上形成应力补偿层。
所述的方法还包括：确定所述应力补偿层的所需厚度，所述确定至少部分地基于所述应力补偿层的热膨胀系数。
所述的方法还包括：确定所述应力补偿层的所需厚度为约
Figure BDA0001645620000000032
其中：CTEMolding是所述模塑料的热膨胀系数；EMolding是所述模塑料的杨氏模量；THKMolding是所述模塑料的厚度；CTECompensation是所述应力补偿层的热膨胀系数；以及ECompensation是所述应力补偿层的杨氏模量。
所述的方法还包括：将管芯封装件连接至所述第一基板的所述第一面，所述管芯封装件包括第二管芯。
在所述的方法中，所述管芯封装件覆盖所述第一管芯。
在所述的方法中，所述第一基板包括硅中介层。
在所述的方法中，所述应力补偿层包括模塑料。
附图说明
为了更充分地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1-图5示出了形成实施例的各个中间阶段。
具体实施方式
在下面详细论述本发明实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的概念。所论述的具体实施例仅仅是制造和使用实施例的说明性具体方式，而不用于限制本发明的范围。
首先参考图1，示出了根据实施例的第一基板108和第二基板104的截面图。在实施例中，第一基板108是封装件100的元件，封装件100可以包括，例如，经由第一组导电连接件110安装在第一基板108上的第一集成电路管芯106。第一组导电连接件110可以包括例如无铅焊料、共晶铅、导电柱、和/或其组合等。
第一基板108可以是例如封装基板、印刷电路板、高密度互联件等。通孔(TV)(未示出)可以用于提供第一集成电路管芯106和位于第一基板108的相对面上的第一组导电部件112之间的电连接件。为了实现不同的引脚结构以及较大的电连接件，第一基板108也可以包括位于第一基板108的一个或者两个表面内和/或位于第一基板108的一个或者两个表面上的再分布线(RDL)(未示出)。也可以在元件上方形成密封件或者重叠模塑件(overmold)114来保护元件免受环境和外部污染物的损害。
根据实施例，第二基板104还可以具有安装在其上的第二集成电路管芯102。如下面将会更详细论述的那样，封装件100电连接至第二基板104，进而产生了堆叠式封装件(PoP)。
第二基板104还包括位于第二基板104的与安装第二集成电路管芯102相同的表面上的第二组导电部件116，以及沿着第二基板104的与第二集成电路管芯102相对面的第三组导电部件118。在该实施例中，第二基板104提供了第一集成电路管芯106和第二集成电路管芯102之间、和/或通过随后形成的导电连接件组(参见图5)在第二基板104的第三组导电部件118和第一集成电路管芯106和第二集成电路管芯102中之一或者二者之间的电连接件。第二基板104中的通孔(未示出)提供了第二组导电部件116和第三组导电部件118之间的电连接件。为了实现不同的引脚结构以及较大的电连接件，第二基板104也可以包括位于第二基板104的一个或者两个表面内和/或位于第二基板104的一个或者两个表面上的RDL(未示出)。在实施例中，第二基板104可以是任何合适的基板，诸如硅基板、有机基板、陶瓷基板、介电基板、层压基板等。
如图1中所示出的那样，第二集成电路管芯102通过第二组导电连接件120与位于第二基板104上的第二组导电部件116的一些导电部件电连接。第二组导电连接件120可以包括例如无铅焊料、共晶铅、导电柱、和/或其组合等。
第二集成电路管芯102和第一集成电路管芯106可以是用于特定用途的任何合适的集成电路管芯。举例来说，第二集成电路管芯102和第一集成电路管芯106中的一个可以是存储器芯片，诸如DRAM、SRAM、和/或NVRAM等，而另一个管芯可以是逻辑电路。
现在参考图2，示出了涂敷在第二基板104上的模塑料230。在实施例中，模塑料230是包含例如聚合物、和/或环氧树脂等等的模塑底部填充物(MUF)。模塑料230可以与第二集成电路管芯102的顶面和边缘相接触。可以采用例如压塑成型或者传递模塑将模塑料230模塑到第二集成电路管芯102和第二基板104上。在图2所示出的实施例中，模塑料230的顶面与第二集成电路管芯102的顶面共面。在其他实施例中，模塑料230的顶面可以高于第二集成电路管芯102的顶面，从而使得第二集成电路管芯102可以被完全封装在模塑料230中。任选地，可以实施研磨或者抛光工艺从第二集成电路管芯102的顶面上方去除部分模塑料230，从而暴露出第二集成电路管芯102。
图3示出了在模塑料230中形成开口332。开口332可以通过钻孔、刻蚀等形成，并且可以暴露出设置在第二基板104上的第二组导电部件116中的相应导电部件的至少一部分。如下面将会更详细论述的那样，开口332用来提供在第一基板108上提供的第一组导电部件和在第二基板104上提供的第二组导电部件116中对应的导电部件之间的电连接件。
图4示出了根据实施例的在第二基板104的与模塑料230相对的表面上形成应力补偿层434。已经发现，当第二基板104和模塑料230的温度发生改变时，由于用于形成相应结构的不同材料的热膨胀系数(CTE)不同，相应层可以以不同的速率膨胀和/或收缩。例如，在其中第二基板104包括硅中介层的实施例中，当温度从170℃降低到25℃(约室温)时，模塑料230可以以比硅中介层更快的速率收缩。由于CTE的这种差异以及因此导致的收缩速率的这种差异，模塑料230可以将应力施加在例如第二基板104上，在一些情况下导致第二基板104翘曲。这种翘曲反过来可以导致在第二基板104和其他基板(诸如，第一基板108和/或连接至第二基板104的另一基板)之间的电连接件(例如，焊球)中产生应力。在这些情况下，可以认为沿着第二基板104的与模塑料230相对的表面形成应力补偿层434可以抵消模塑料230施加的应力，进而减少翘曲和电连接件上的应力。
在其中第二基板104包括硅中介层的实施例中，应力补偿层434可以包括流体(液体，liquid)模塑料(诸如Sumitomo G350S)、和/或聚酰亚胺(诸如HD Microsystems提供的HD-8820聚苯并恶唑(PBO)和JSRCorporation生产的WPR-5105)等等。可以调节应力补偿层434的厚度从而施加适量的反作用应力(counteracting stress)。在实施例中，通过下列方程式确定应力补偿层434的厚度：
Figure BDA0001645620000000061
其中：
CTEMolding是模塑料230的材料的热膨胀系数；
EMolding是模塑料230的材料的杨氏模量(Young’s Modulus)；
THKMolding是模塑料230的厚度；
CTECompensation是应力补偿层434的材料的热膨胀系数；
ECompensation是应力补偿层434的材料的杨氏模量；
THKCompensation是应力补偿层434的所需厚度。
可以在应力补偿层434中形成第二组开口436，进而暴露出第三组导电部件118中对应的导电部件。第二组开口436可以通过钻孔、蚀刻等形成。如下面将更详细论述的那样，第二组开口436将用于提供在第二基板104上提供的第二组导电部件116和第三基板(参见，例如，图5)的导电部件中的对应导电部件之间的电连接件。
图5示出了在根据实施例将封装件100连接至第二基板104，并将第二基板104连接至第三基板550之后的实施例。在实施例中，可以利用导电元件552将封装件100连接至第二基板104，以及利用导电元件554将第二基板104连接至第三基板550。导电元件552和554可以由共晶焊料、无铅焊料等形成。在其他实施例中，导电元件552和554可以包括导电柱(具有或不具有焊料或焊料型材料)。第一基板108、第二基板104、和/或第三基板550都可以包括为导电部件提供合适的接触区域的凸块下金属化层(UBM)。在实施例中，位于第一基板108上的第一组导电部件112和位于第二基板104上的第二组导电部件116和第三组导电部件118可以以球栅阵列(BGA)布置进行布置。
第三基板550可以包括在其上可以接合第二基板104的任何合适的基板。举例来说，第三基板550可以包括印刷电路板(PCB)、高密度互连件、硅基板、有机基板、陶瓷基板、介电基板、层压基板等。
图5所示出的实施例在第一基板108和模塑料之间以及在应力补偿层434和第三基板550之间存在间隙。在其他实施例中，可以用底部填充物填充这些间隙从而对环境因素提供额外的保护。
应当理解上面的描述提供了实施例的大概说明，以及实施例可以包括众多其他部件。例如，实施例可以包括凸块下金属化层、钝化层、模塑料、另外的管芯和/或基板等等。另外，所提供的第一集成电路管芯106和第二集成电路管芯102的结构、布局、和位置都仅仅是用于说明的目的，并因此，其他实施例可以应用不同的结构、布局和位置。
还应当理解，所提供的上面论述的各个步骤的顺序也仅仅是用于说明的目的，并且同样地，其他实施例可以应用不同的顺序。例如，应力补偿层434的形成可以在将第二集成电路管芯102连接至第二基板104之前或之后、和/或在将第一基板108连接至第二基板104之前或之后等等进行。这些步骤的各种顺序也包括在实施例的范围内。
在实施例中，提供了一种半导体器件。该半导体器件包括具有第一面和第二面的第一基板，安装在第一基板的第一面上的第一管芯，在第一基板的第一面的至少一部分的上方形成的模塑料，在第一基板的第二面的上方形成的应力补偿层，以及在第一面上与第一基板电连接的第二基板。
在另一个实施例中，提供了一种半导体器件。该半导体器件包括：第一封装件，该第一封装件包括第一集成电路管芯；以及第一基板，该第一基板包括位于第一面上的第一组导电部件和位于第二面上的第二组导电部件。第一封装件与第一基板的第一面上的第一组导电部件的第一子集电连接。该半导体器件还包括第二集成电路管芯，该第二集成电路管芯与第一基板的第一面上的第一组导电部件的第二子集电连接；至少部分地封装第二集成电路管芯的模塑料；以及沿着第一基板的第二面的应力补偿层。应力补偿层包括在其中形成的开口，该开口用于至少部分地暴露出位于第一基板的第二面上的第二组导电部件中的对应导电部件，该应力补偿层以与模塑料施加的应力相反的方向施加作用力。
在又一个实施例中，提供一种方法。该方法包括提供具有第一面和相对的第二面的第一基板；将第一管芯接合至第一基板的第一面；在第一基板的第一面上形成模塑料；以及在第一基板的第二面上形成应力补偿层。
尽管已经详细地描述了本发明及其优点，但应该理解，可以在不背离所附权利要求限定的实施例的精神和范围的情况下，在其中进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (10)

1.一种半导体器件，包括：
第一基板，具有第一面和第二面；
第一管芯，安装在所述第一基板的所述第一面上；
模塑料，形成在所述第一基板的所述第一面上方并且具有第一开口；
应力补偿层，形成在所述第一基板的所述第二面的上方，其中，所述应力补偿层为形成在所述第一基板的整个第二面上方的连续的层结构，并且在所述第一管芯的两侧具有与所述第一开口对应的第二开口，其中，所述第一开口与所述第二开口关于所述第一基板对称；以及
第二基板，在所述第一面上与所述第一基板电连接；
其中，所述应力补偿层的厚度为
Figure FDA0002581715470000011
其中，CTEMolding是所述模塑料的热膨胀系数；EMolding是所述模塑料的杨氏模量；THKMolding是所述模塑料的厚度；CTECompensation是所述应力补偿层的热膨胀系数；以及ECompensation是所述应力补偿层的杨氏模量。
2.根据权利要求1所述的半导体器件，还包括第二管芯，所述第二管芯与所述第一基板的所述第一面电连接。
3.根据权利要求1所述的半导体器件，还包括管芯封装件，所述管芯封装件设置在所述第一管芯上方并与所述第一基板电连接，所述管芯封装件包括所述第二基板和第二管芯。
4.根据权利要求1所述的半导体器件，其中，所述应力补偿层包括模塑料。
5.一种半导体器件，包括：
第一封装件，所述第一封装件包括第一集成电路管芯；
第一基板，所述第一基板具有位于第一面上的第一组导电部件和位于第二面上的第二组导电部件，所述第一封装件与所述第一基板的所述第一面上的所述第一组导电部件中的第一子集连接；
第二集成电路管芯，与所述第一基板的所述第一面上的所述第一组导电部件中的第二子集电连接；
模塑料，至少部分地封装所述第二集成电路管芯并且具有第一开口；以及
应力补偿层，沿着所述第一基板的所述第二面，所述应力补偿层具有在其中形成的第二开口，所述第二开口用于至少部分地暴露出位于所述第一基板的所述第二面上的所述第二组导电部件中的对应导电部件，其中，所述应力补偿层为形成在所述第一基板的整个第二面上方的连续的层结构，并且其中，所述第二开口中的位于所述第二集成电路管芯两侧的开口与所述第一开口关于所述第一基板对称，所述应力补偿层以与所述模塑料施加的应力相反的方向施加作用力；
其中，所述应力补偿层的厚度为
Figure FDA0002581715470000021
其中：CTEMolding是所述模塑料的热膨胀系数；EMolding是所述模塑料的杨氏模量；THKMolding是所述模塑料的厚度；CTECompensation是所述应力补偿层的热膨胀系数；以及ECompensation是所述应力补偿层的杨氏模量。
6.根据权利要求5所述的半导体器件，其中，所述应力补偿层包括流体模塑料层。
7.根据权利要求5所述的半导体器件，其中，所述应力补偿层包含聚酰亚胺。
8.一种形成半导体器件的方法，所述方法包括：
提供具有第一面和相对的第二面的第一基板；
将第一管芯接合至所述第一基板的所述第一面；
在所述第一基板的所述第一面上形成模塑料，其中，所述模塑料具有第一开口；以及
在所述第一基板的所述第二面上形成应力补偿层，其中，所述应力补偿层为形成在所述第一基板的整个第二面上方的连续的层结构，并且在所述第一管芯的两侧具有与所述第一开口对应的第二开口，其中，所述第一开口与所述第二开口关于所述第一基板对称；
确定所述应力补偿层的所需厚度为
Figure FDA0002581715470000022
其中：CTEMolding是所述模塑料的热膨胀系数；EMolding是所述模塑料的杨氏模量；THKMolding是所述模塑料的厚度；CTECompensation是所述应力补偿层的热膨胀系数；以及ECompensation是所述应力补偿层的杨氏模量。
9.根据权利要求8所述的方法，还包括将管芯封装件连接至所述第一基板的所述第一面，所述管芯封装件包括第二管芯。
10.根据权利要求8所述的方法，其中，所述应力补偿层包括模塑料。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263377B2 (en) * 2012-11-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures with dams encircling air gaps and methods for forming the same
US9627325B2 (en) * 2013-03-06 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package alignment structure and method of forming same
US9324587B2 (en) * 2014-02-19 2016-04-26 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
US9570422B2 (en) 2014-07-29 2017-02-14 International Business Machines Corporation Semiconductor TSV device package for circuit board connection
US9343385B2 (en) 2014-07-30 2016-05-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device comprising a chip substrate, a mold, and a buffer layer
US9548289B2 (en) 2014-09-15 2017-01-17 Mediatek Inc. Semiconductor package assemblies with system-on-chip (SOC) packages
JP6507975B2 (ja) * 2014-10-02 2019-05-08 日立金属株式会社 半導体パッケージ回路基板、およびそれを用いた半導体パッケージ
TWI623067B (zh) * 2015-03-17 2018-05-01 聯發科技股份有限公司 半導體封裝、半導體封裝結構以及制造半導體封裝的方法
US9721880B2 (en) 2015-12-15 2017-08-01 Intel Corporation Integrated circuit package structures
CN105633033B (zh) * 2015-12-25 2018-03-27 通富微电子股份有限公司 半导体晶圆凸点结构的形成方法
CN105633034B (zh) * 2015-12-25 2018-03-27 通富微电子股份有限公司 半导体晶圆凸点结构
US20190035720A1 (en) * 2016-04-01 2019-01-31 Intel Corporation Stress distribution interposer for mitigating substrate cracking
TWI620256B (zh) * 2016-09-14 2018-04-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9947634B1 (en) * 2017-06-13 2018-04-17 Northrop Grumman Systems Corporation Robust mezzanine BGA connector
US10304697B2 (en) * 2017-10-05 2019-05-28 Amkor Technology, Inc. Electronic device with top side pin array and manufacturing method thereof
TWI701747B (zh) * 2018-02-12 2020-08-11 晶元光電股份有限公司 半導體裝置及其製造方法
KR102448248B1 (ko) 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
US10734298B2 (en) 2018-06-22 2020-08-04 Microchip Technology Incorporated Methods of reinforcing integrated circuitry of semiconductor devices and related semiconductor devices and packages
CN109155235A (zh) 2018-08-16 2019-01-04 长江存储科技有限责任公司 使用背面补偿结构的晶圆平整度控制
US11164804B2 (en) 2019-07-23 2021-11-02 International Business Machines Corporation Integrated circuit (IC) device package lid attach utilizing nano particle metallic paste
US11212912B1 (en) 2020-06-30 2021-12-28 Microsoft Technology Licensing, Llc Printed circuit board mesh routing to reduce solder ball joint failure during reflow

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101320696A (zh) * 2007-06-04 2008-12-10 矽品精密工业股份有限公司 堆叠式封装结构及其制法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801437A (en) * 1993-03-29 1998-09-01 Staktek Corporation Three-dimensional warp-resistant integrated circuit module method and apparatus
US6737738B2 (en) * 2002-07-16 2004-05-18 Kingston Technology Corporation Multi-level package for a memory module
TW200407556A (en) * 2002-11-08 2004-05-16 Delta Electronics Inc A film deposition method for stress balance
US6815234B2 (en) * 2002-12-31 2004-11-09 Infineon Technologies Aktiengesellschaft Reducing stress in integrated circuits
US8970049B2 (en) * 2003-12-17 2015-03-03 Chippac, Inc. Multiple chip package module having inverted package stacked over die
US7244634B2 (en) 2004-03-31 2007-07-17 Intel Corporation Stress-relief layer and stress-compensation collar in contact arrays, and processes of making same
JP2006019361A (ja) * 2004-06-30 2006-01-19 Sanyo Electric Co Ltd 回路装置およびその製造方法
US9929080B2 (en) * 2004-11-15 2018-03-27 Intel Corporation Forming a stress compensation layer and structures formed thereby
JP2006278906A (ja) 2005-03-30 2006-10-12 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007103737A (ja) * 2005-10-05 2007-04-19 Sharp Corp 半導体装置
US20070290333A1 (en) 2006-06-16 2007-12-20 Intel Corporation Chip stack with a higher power chip on the outside of the stack
US8519537B2 (en) 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101320696A (zh) * 2007-06-04 2008-12-10 矽品精密工业股份有限公司 堆叠式封装结构及其制法

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Publication number Publication date
US9502360B2 (en) 2016-11-22
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US20130175705A1 (en) 2013-07-11
KR101476883B1 (ko) 2014-12-26

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