JP2006278906A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2006278906A
JP2006278906A JP2005098591A JP2005098591A JP2006278906A JP 2006278906 A JP2006278906 A JP 2006278906A JP 2005098591 A JP2005098591 A JP 2005098591A JP 2005098591 A JP2005098591 A JP 2005098591A JP 2006278906 A JP2006278906 A JP 2006278906A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
electrode
conductor
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005098591A
Other languages
English (en)
Inventor
Yoshimi Egawa
良実 江川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2005098591A priority Critical patent/JP2006278906A/ja
Priority to US11/406,232 priority patent/US8143718B2/en
Publication of JP2006278906A publication Critical patent/JP2006278906A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 従来の配線基板（インターポーザ）に半導体材料を用いた３次元実装型の半導体装置の構造では、熱処理を伴う実装の際に実装基板と配線基板との線膨張係数の差から応力が発生し、半導体装置と実装基板との接続不良を引き起こす可能性があった。
【解決手段】 本願発明の半導体装置は、第１の面と、第１の面の裏面である第２の面とを備えており、第１の面と第２の面とを貫通する第１の貫通電極を有する半導体基板と、半導体基板の第１の面上に搭載され、半導体基板と同種の材料で構成されると共に、第１の貫通電極と電気的に接続された回路素子を有する半導体チップと、半導体基板の第２の面上に形成されており、半導体基板の第１の貫通電極と電気的に接続し、かつ、可撓性を具備する第１の導電体を備えた応力緩和部と、応力緩和部上に、第１の導電体と接続された外部接続端子とを有している。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法に関するものである。特に本発明は、３次元実装型の半導体装置及びその製造方法に関するものである。
従来、半導体装置の小型化の要求を満たすために、単一のパッケージに複数の半導体チップを搭載して半導体装置の実装密度を高めたマルチチップパッケージ（Multi Chip Package）が用いられている。その一つに、配線基板（インターポーザ）に複数の半導体チップを垂直方向に積層し、配線基板、各半導体チップにそれぞれ設けられた貫通電極を介して信号伝送を行う３次元実装型構造がある。貫通電極を備えた３次元実装型構造は、配線基板に複数の半導体チップを平面的に実装した平面実装型構造と比較すると、チップが搭載される配線基板と半導体チップとの間の配線長、及び半導体チップ相互間の配線長を短くすることができるため、各半導体チップに形成された機能素子間の信号伝送を高速に行うことができる。また、配線基板の下面に設けた外部接続端子を介して実装基板に接続可能なため、外部接続のための配線長も短く、外部との信号の伝送も高速に行うことができる。
この種の技術として、例えば特許文献１のように、配線基板に半導体材料を用いた３次元実装型構造が知られている。半導体材料で構成された配線基板１は、半導体チップ搭載面１ａにフォトリソエッチング等の半導体プロセスによる配線（L１１、L１２、L１３、L１２３）が形成されている。これにより、半導体プロセスを利用できない配線基板（以下、絶縁基板と称す）の配線と比較して、配線幅や配線ピッチを狭くできる。また、配線基板１と半導体チップ２とを同種の半導体材料で構成することで、熱処理の際に線膨張係数の差から生じる配線基板１と半導体チップ２との間の接続不良を低減することができる。
特開２００３−１１００８４号公報
しかしながら、半導体装置が実装される基板（以下、実装基板と称す）は一般的には半導体材料でないため、特許文献１に開示された技術のように、半導体材料を配線基板として用いると、半導体材料で構成された配線基板１（以下、半導体基板と称す）と実装基板１０との線膨張係数が異なる。線膨張係数が異なることから、半導体装置を実装基板１０への搭載時に行う熱処理の際に、実装基板１０と接続する外部接続端子８にクラックが発生するなど、実装後に接続不良を引き起こす可能性があった。
上述した課題を解決するために、本願の代表的な発明の一つは、第１の面と、第１の面の裏面である第２の面とを備えており、第１の面と第２の面とを貫通する第１の貫通電極を有する半導体基板と、半導体基板の第１の面上に搭載され、半導体基板と同種の材料で構成されると共に、第１の貫通電極と電気的に接続された回路素子を有する半導体チップと、半導体基板の第２の面上に形成されており、半導体基板の第１の貫通電極と電気的に接続し、かつ、可撓性を具備する第１の導電体を備えた応力緩和部と、応力緩和部上に、第１の導電体と接続された外部接続端子とを有することを特徴とする半導体装置である。
本願の代表的な発明によれば、熱処理の際に発生する配線基板と半導体チップとの間の接続不良を低減でき、かつ、熱処理を伴う実装を行った際に発生する、配線基板と実装基板との間の接続不良を低減できる半導体装置を提供することが可能となる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、全図面を通して同様の構成には同様の符号を付与する。
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体装置００１の構造を示す平面図であり、図２は図１の線２−２’での断面図である。なお、図１については、第１の実施の形態における半導体装置００１の構造を理解しやすくするため、半導体チップ５０１、及び第１の導電膜２０１を透視した平面図としている。
本発明の第１の実施の形態における半導体装置００１は、図１及び図２に示すように、半導体基板１０１、半導体基板の１０１の第２の面１１２上に形成された応力緩和部３００、応力緩和部３００上に形成された外部接続端子３０３、半導体基板１０１の第１の面１１１上に積層された半導体チップ５０１ａと半導体チップ５０１ｂ、及び、半導体基板１０１の第１の面１１１と半導体チップ５０１ａと半導体チップ５０１ｂとを被覆する封止体６０２とから構成されている。さらに、半導体基板１０１は、第１の貫通電極１０２を有している。
また、応力緩和部３００は、可撓性を具備する第１の導電体３０１を有しており、第１の導電体３０１は、第２の導電膜２０２を介して第１の貫通電極１０２と接続している。ここで、可撓性とは、熱処理を伴う実装の際に線膨張係数が異なる半導体基板１０１と実装基板４０１との間に発生する応力を緩和させ、かつ、外部接続端子３０３に接続不良を発生させない程度のことを示している。また、外部接続端子３０３は、第１の導電体３０１と接続している。また、半導体チップ５０１ａは、第２の貫通電極５０２ａと回路素子５０３ａ（図示せず）とを有しており、第２の貫通電極５０２ａは、第１の導電膜２０１と接続バンプ５０４ａとを介して第１の貫通電極１０２と接続している。また、半導体チップ５０１ｂは、第２の貫通電極５０２ａと回路素子５０３ｂ（図示せず）を有しており、第２の貫通電極５０２ｂは、接続バンプ５０４ｂ、接続バンプ５０４ｃを介して第２の貫通電極５０２ａと接続している。また、半導体基板１０１と半導体チップ５０１ａとの間及び半導体チップ５０１ａと半導体チップ５０１ｂとの間には、封止層６０１が形成されている。
次に、本実施形態における応力緩和部３００の構成について説明する。
応力緩和部３００は、図２に示すように、第２の面１１２と対向し、第２の導電膜２０２と接続された第３の面３１１と、外部接続端子３０３と接続された第４の面３１２と、第３の面３１１と第４の面３１２とを繋ぐ側面３１３とを備えた第１の導電体３０１を有している。第１の導電体３０１の形状は、例えば円柱状が望ましい。また、第１の導電体３０１は、例えば銅等で構成されている。さらに、応力緩和部３００は、第１の導電体３０１の側面３１３を覆うように形成され、弾力性を有する第１の絶縁物３０２を有している。第１の絶縁物３０２は、例えばエポキシ樹脂等の樹脂で構成されている。
本実施形態では、応力緩和部３００が形成されているため、熱処理を伴う実装の際に線膨張係数が異なる半導体基板１０１と実装基板４０１との間に熱膨張や熱収縮の差による応力が発生しても、第１の導電体３０１が、第２の面１１２の方向に傾くことで、外部接続端子３０３を、第２の面１１２方向に変位することができる。これにより、熱処理を伴う実装の際に発生する応力を緩和することが可能となり、実装時に発生する外部接続端子３０３のクラック等による接続不良を防止することが可能となる。また、第１の絶縁物３０２が、第１の導電体３０１の側面３１３を覆うように形成されていることで、第１の導電体３０１の傾斜角度を制御することができ、発生する応力による導電体３０１の断線等の接続不良を防ぐことが可能となる。さらに、発生する応力は、第１の導電体３０１が傾くことで緩和されるため、第１の導電体３０１の第３の面３１１と第４の面３１２との距離、すなわち導電体３０１の高さは、５０μｍ〜２００μｍの範囲であることが望ましい。第１の導電体３０１の高さを上記の条件に設定することで、応力を緩和することができ、かつ、半導体装置００１の薄型化を達成することが可能となる。
次に、応力緩和部３００以外の構成についてそれぞれ説明する。
まず、半導体基板１０１は搭載される半導体チップ５０１ａ、半導体チップ５０１ｂと同種の半導体材料（例えばシリコン）で構成されている。これにより、半導体基板１０１と半導体チップ５０１ａ、半導体チップ５０１ｂとの線膨張係数を一致させることができるので、熱膨張及び熱収縮の差から発生する応力を低減することができる。なお、半導体基板１０１と半導体チップ５０１ａ、半導体チップ５０１ｂの主要な材料が同種であれば良いので、例えば、シリコンとは異なる材料の薄膜が形成されたシリコン基板やＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）は同種の半導体材料となる。
半導体基板１０１は、半導体チップ５０１ａが搭載される第１の面１１１と第２の面１１２とを貫通する第１の貫通電極１０２を備えている。第１の貫通電極１０２は、搭載される半導体チップ５０１ａ、半導体チップ５０１ｂ、第１の導電体３０１、及び外部接続端子３０３とに電気的に接続されている。第１の貫通電極１０２は、導電体により構成されており、例えば、銅、アルミニウム、ポリシリコン等で構成されている。また、第１の貫通電極１０２は、半導体プロセスによって形成され、例えば、フォトリソエッチングによりマスクを作製し、ドライエッチングで溝部を形成した後、溝部を電界メッキ法により導電体を充填させ、裏面を化学的機械的研磨を行うことで形成される。これにより、第１の貫通電極１０２の直径を１０〜２０μｍ程度にすることができ、半導体装置００１の多ピン化や高機能化にも対応することが可能となる。
第１の面１１１には、半導体チップ５０１ａの第２の貫通電極５０２ａと接続する第１の部分と半導体基板１０１の第１の貫通電極１０２と接続する第２の部分とを備えた第１の導電膜２０１が形成されている。第１の導電膜２０１は、例えば、銅やアルミニウム等の導電体で構成されている。第１の導電膜２０１は再配線と称され、図１に示すように、第１の導電膜２０１を第１の貫通電極１０２と接続バンプ５０４ａとに亘って延在させることで、半導体チップ５０１ａの第２の貫通電極５０２ａの接合部である接続バンプ５０４ａを所定の位置に設定することが可能となる。また、第１の導電膜２０１は、半導体プロセスによって形成され、例えば、導電膜をスパッタリングにより半導体基板１０１の第１の面１１１の全面に形成し、フォトリソエッチングでパターニングすることで形成される。これにより、半導体基板１０１の配線幅は５μｍ程度にすることができ、半導体装置００１の多ピン化や高機能化にも対応することが可能となる。
第２の面１１２には、第１の貫通電極１０２と接続する第３の部分と第１の導電体３０１と接続する第４の部分とを備えた第２の導電膜２０２が形成されている。第２の導電膜２０２を第１の貫通電極１０２と第１の導電体３０１とに亘って延在させることで第１の導電体３０１を所定の位置に設定することが可能となる。なお、第２の導電膜２０２は、第１の導電膜２０１と同様の構成を有するものとする。
第１の導電体３０１の第４の面３１２には、外部接続端子３０３が接続されている。外部接続端子３０３は、実装の際に実装基板４０１と接続される。外部接続端子３０３は、例えば、半田、鉛フリー半田、鉛スズ等の導電体で構成されている。なお、図２では外部接続端子３０３は球形としているが、例えば、第１の導電体３０１の第４の面３１２にメッキ層を形成し、メッキ層を外部接続端子３０３としても良い。
半導体基板１０１に搭載された半導体チップ５０１ａには、回路素子５０３ａを有する第５の面５１１ａと第６の面５１２ａとを貫通する第２の貫通電極５０２ａが形成されている。第２の貫通電極５０２ａは、第５の面５１１ａ上に形成された配線を介して回路素子５０３ａと接続されている。第２の貫通電極５０２ａは、導電体により構成されており、例えば、銅、アルミニウム、ポリシリコン等で構成されている。また、第２の貫通電極５０２ａは、第２の貫通電極５０２ａの端部が第５の面５１１ａと第６の面５１２ａに、少なくとも一部が露出するように形成されていれば良いので、第２の貫通電極５０２ａの断面形状は特に指定されない。第２の貫通電極５０２ａは、半導体プロセスにより形成される。これにより、回路素子５０３ａの作製工程と同様の工程で形成できるため、製造コストを大幅に増やすことなく第２の貫通電極５０２ａを作製することが可能となる。
半導体チップ５０１ａの第２の貫通電極５０２ａの両端部には、それぞれ接続バンプ５０４ａ、接続バンプ５０４ｂが形成されている。接続バンプ５０４ａ、接続バンプ５０４ｂは、例えば、半田もしくは鉛フリー半田、銅、金等の導電体により構成されている。
次に、半導体チップ５０１ａに搭載された半導体チップ５０１ｂには、回路素子５０３ｂを有する第５の面５１１ｂと第６の面５１２ｂとを貫通する第２の貫通電極５０２ｂが形成されている。なお、半導体チップ５０１ｂ、第２の貫通電極５０２ｂは、半導体チップ５０１ａ、第２の貫通電極５０２ａと同様の構成を有するものとする。
半導体チップ５０１ｂの第５の面５１１ｂには、第２の貫通電極５０２ｂ、及び半導体チップ５０１ａの接続バンプ５０４ｂと接続された接続バンプ５０４ｃが形成されている。なお、接続バンプ５０４ｃは、接続バンプ５０４ａ、接続バンプ５０４ｂと同様の構成を有するものとする。
以上のように、半導体基板１０１と半導体チップ５０１ａと半導体チップ５０１ｂとの信号伝送を第２の貫通電極５０２ａ、第２の貫通電極５０２ｂを介して行うことで、半導体基板１０１と半導体チップ５０１ａと半導体チップ５０１ｂとをワイヤーを介して接続する半導体装置と比較すると、半導体基板１０１と半導体チップ５０１ａとの間、及び半導体チップ５０１ａと半導体チップ５０１ｂとの間の配線長を短くすることができる。このため、回路素子５０３ａ、回路素子５０３ｂの信号伝送を高速に行うことが可能となり、かつ、実装密度を向上させることが可能となる。また、半導体基板１０１と半導体チップ５０１ａと半導体チップ５０１ｂとの接続は、第２の貫通電極５０２ａ、第２の貫通電極５０２ｂを介して行うため、回路素子５０３ａ、５０３ｂが形成される面は特に指定されない。例えば、回路素子５０３ａが半導体チップ５０１ａの第５の面５１１ａに形成されており、回路素子５０３ｂが半導体チップ５０１ｂの第６の面５１２ｂに形成されていても良い。
半導体基板１０１と半導体チップ５０１ａとの間及び半導体チップ５０１ａと半導体チップ５０１ｂとの間には、半導体基板１０１の第１の導電膜２０１、接続バンプ５０４ａと接続バンプ５０４ｂと接続バンプ５０４ｃの側部、第２の貫通電極５０２ａ、第２の貫通電極５０２ｂ、回路素子５０３ａ、及び、回路素子５０３ｂとを被覆するように封止層６０１が形成されている。封止層６０１は、絶縁体で構成されており、例えばエポキシ等の固形樹脂、液状樹脂等で構成されている。これにより、所定の部位以外の場所で、第１の導電膜２０１、回路素子５０３ａ、回路素子５０３ｂ、接続バンプ５０４ａ、接続バンプ５０４ｂ、接続バンプ５０４ｃが接触し、ショートする可能性を低減することができる。また、第１の導電膜２０１、回路素子５０３ａ、回路素子５０３ｂ、接続バンプ５０４ａ、接続バンプ５０４ｂ、接続バンプ５０４ｃの一部が断線する可能性を低減することができる。さらに、封止層６０１は、接続バンプ５０４ａを形成することで設けられた半導体基板１０１と半導体チップ５０１ａとの間の空間と、接続バンプ５０４ｂ、接続バンプ５０４ｃを形成することで設けられた半導体チップ５０１ａと半導体チップ５０１ｂとの間の空間とを充填するように形成されていることが望ましい。これにより、半導体装置００１のリフロー耐性が向上することが可能となる。
半導体基板の第１の面１１１及び半導体チップ５０１ａ、半導体チップ５０１ｂのまわりには、封止体６０２が、少なくとも半導体チップ５０１ａ、半導体チップ５０１ｂと第１の面１１１と第１の導電膜２０１とを被覆するように形成されている。封止体６０２は、絶縁体であり、例えば、エポキシ樹脂等の樹脂で構成されている。これにより、所定の部位以外の場所で第１の導電膜２０１が接触し、ショートする可能性を低減することができる。また、第１の導電膜２０１の一部が断線する可能性を低減することができる。さらに、封止体６０２は、封止層６０１によって封止された半導体チップ５０１ａと半導体基板１０１との間の空間や半導体チップ５０１ａと半導体チップ５０１ｂとの間の空間のうち、封止漏れの可能性のある部分についても封止するように形成されるため、半導体装置００１のリフロー耐性を向上させることも可能である。また、封止体６０２に、ガラス粒子を混入することが望ましい。ガラス粒子を混入すると、ウエハを個片化する際に切断面が粗くなるが、リフロー耐性の向上、及び半導体装置００１の反りの低減が可能となる。つまり、個片化加工のし易さは、リフロー耐性の向上、及び半導体装置００１の反りの低減とはトレードオフの関係にある。これにより、ガラス粒子を混入することで、リフロー耐性、反り、個片化加工のし易さの三つを所定の条件に設定することが可能となる。さらに、封止体６０２にセラミックを含むことが望ましい。これにより、半導体装置００１の放熱性を向上させることが可能となる。
次に、本発明の第１の実施の形態の変形例について説明する。図３は本発明の第１の実施の形態における半導体装置００１の構造の変形例を示す平面図であり、図４は図３の線４−４‘での断面図である。なお、図３については、第１の実施の形態の変形例における半導体装置００１の構成を理解しやすくするため、半導体チップ５０１、及び第１の導電膜２０１を透視した平面図としている。
本実施形態の変形例では、応力緩和部３００は、図４に示すように、半導体基板１０１の第２の面１１２に第１の貫通電極１０２の表面の少なくとも一部を露出するように形成され、弾力性を有する第１の絶縁物３２１と、第２の面１１２に形成され、第１の貫通電極１０２と接続された第５の部分と、外部接続端子３０３と第１の絶縁物３２１との間に形成される第６の部分とを備え、可撓性を具備する第１の導電体３２２とを有している。
応力緩和部３００は上記のような構成を有するため、線膨張係数が異なる半導体基板１０１と実装基板４０１との間に熱膨張や熱収縮の応力が発生しても、第１の絶縁物３２１が変形することで第１の導電体３２２が変形することができ、外部接続端子３０３の位置を第２の面１１２方向に変位することができる。これにより、熱処理を伴う実装の際に発生する応力を緩和することが可能となり、実装時に発生する外部接続端子３０３のクラック等による接続不良を防ぐことができる。また、第１の絶縁物３２１は、弾力性のある材料、例えばエポキシ樹脂等で構成されており、第１の絶縁物３２１の形状は、図４のように、例えば突部状が望ましい。また、第１の導電体３２２は、例えば銅等で構成されている。
なお、応力緩和部３００以外の構成については、第１の実施の形態と同様の構成を有するものとする。
（第２の実施の形態）
本発明の第１の実施の形態の半導体装置の製造方法を本発明の第２の実施の形態として説明する。説明を容易にするため、半導体チップ５０１ａ、半導体チップ５０１ｂにそれぞれ第２の貫通電極５０２ａ、第２の貫通電極５０２ｂ、接続バンプ５０４ａ、接続バンプ５０４ｂ、接続バンプ５０４ｃが形成されるまでの工程（半導体基板１０１に搭載される前に行われる半導体チップ５０１ａ、半導体チップ５０１ｂの製造工程）を第１の工程と称し、それ以降の工程を第２の工程と称し、それぞれ説明する。第１の工程は図５で示され、第２の工程は図６、図７で示されている。
まず、第２の実施の形態の第１の工程について説明する。なお、以下では、半導体チップ５０１ａに第２の貫通電極５０２ａ、接続バンプ５０４ａ、接続バンプ５０４ｂを形成する工程のみを説明し、同様の工程である半導体チップ５０１ｂに第２の貫通電極５０２ｂ、接続バンプ５０４ｃを形成する工程については省略する。
まず、図５（ａ）に示すように、区画された複数の回路素子領域を有するウエハ５００を準備する。
次に、ウエハ５００の回路素子５０３ａを有する第５の面５１１ａに溝部７０１を形成する。溝部７０１は、例えば、フォトリソエッチングによりマスクを作製した後、ドライエッチングで形成される。溝部７０１の深さは、例えば、ウエハの厚さ７６０μｍに対して１００μｍ以上である。また、溝部７０１の径は、例えば、１０〜２０μｍである。
次に、図５（ｂ）に示すように、絶縁膜７０２で溝部７０１の側面及び底面を被覆する。絶縁膜７０２は、例えば、酸化シリコン等の絶縁体で構成されている。絶縁膜７０２は、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）等により形成される。
さらに、絶縁膜７０２で被覆された溝部７０１を第３の導電膜７０３で被覆することが望ましい。第３の導電膜７０３は、例えば銅等の導電体で構成されている。第３の導電膜７０３は、ＣＶＤ等により形成され、電解メッキ法により形成される第２の導電体７０４の下地となる。
次に、絶縁膜７０２、第３の導電膜７０３で被覆された溝部７０１を充填するように第２の導電体７０４を形成する。第２の導電体７０４は、例えば、銅やアルミニウム、ポリシリコン等の導電体で構成されている。第２の導電体７０４は、フォトリソエッチングにより溝部７０１を除く位置にマスクを形成したのち、電解メッキ法により溝部７０１に導電体を充填することで形成される。また、別の形成方法として、溝部７０１が形成されている第５の面５１１ａに、電界メッキ法により溝部７０１が充填するまで第２の導電体７０４を堆積したのち、機械的研磨や化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）等により、溝部７０１以外に形成された第２の導電体７０４を除去できるまで、第５の面５１１ａを研磨する方法もある。
次に、溝部７０１の第２の導電体７０４と回路素子５０３ａとを電気的に接続する配線を、第５の面５１１ａに形成する（図示せず）。例えば、銅、アルミニウム等の導電膜をＣＶＤ等によりウエハ５００の第５の面５１１ａに形成し、フォトリソエッチングでパターニングすることで、溝部７０１の第２の導電体７０４と回路素子５０３ａとを接続させる配線を形成することが可能となる。さらに、回路素子５０３ａの形成工程で、予め電極パッドを形成しておき、電極パッド部分に溝部７０１、絶縁膜７０２、導電膜７０３、第２の導電体７０４を形成することが望ましい。これにより、第２の導電体７０４を形成した後、回路素子５０３ａと電気的に接続する配線を形成する工程を省くことが可能となる。
次に、第５の面５１１ａに、溝部７０１の第２の導電体７０４と接続する接続バンプ５０４ａを形成する。接続バンプ５０４ａは、フォトリソエッチングにより第２の導電体７０４を除く位置にマスクを形成し、スパッタリング、メッキ等で第２の導電体７０４の上面に導電体を形成したのち、マスクを取り除くことで形成される。
次に、図５（ｃ）に示すように、第５の面５１１ａに形成された接続バンプ５０４ａを支持台４０２に取り付け、第６の面５１２ａを、少なくとも第２の導電体７０４が露出するまで研磨する。この研磨は、例えば、機械的研磨や化学的機械的研磨により行われる。溝部７０１の第２の導電体７０４が露出することにより、第２の貫通電極５０２ａを形成することができる。第２の貫通電極５０２ａの形成工程は、回路素子５０３ａの形成工程と同様に半導体プロセスにより形成できるため、製造コストを大幅に増やすことなく第２の貫通電極５０２ａを作製することが可能となる。さらに、個片化することで半導体チップ５０１ａとなるウエハ５００の厚さが２０〜１００μｍになるように研磨することが望ましい。上記の条件で研磨を行うことで、半導体チップ５０１ａが割れることを防ぐことができ、かつ半導体チップ５０１ａの薄片化が可能となり半導体装置００１の実装密度を高めることが可能となる。
次に、図５（ｄ）に示すように、第６の面５１２ａに、第２の貫通電極５０２ａと接続する接続バンプ５０４ｂを形成する。なお、接続バンプ５０４ｂの作製方法については、接続バンプ５０４ａと同様の方法を有する。
最後に、図５（ｅ）に示すように、複数の回路素子領域が形成されたウエハ５００を、例えば機械的な工程により、各回路素子領域ごとに個片に分割することで、接続バンプ５０４ａ、接続バンプ５０４ｂと接続した半導体チップ５０１ａが形成される。
なお、上記の第１の工程では、第５の面５１１ａに接続バンプ５０４ａを形成後、第６の面５１２ａを研磨し、第６の面５１２ａに接続バンプ５０４ａを形成しているが、第６の面５１２ａを研磨した後、第５の面５１１ａと第６の面５１２ａにそれぞれ接続バンプ５０４ａ、５０４ｂを形成しても良い。また、半導体チップ５０１ａは、第２の貫通電極５０２ａを介して、半導体チップ５０１ｂや半導体基板１０１との接続しているため、回路素子５０３ａは第５の面５１１ａ、第６の面５１２ａのどちらに形成されていても良い。
次に、第２の実施の形態の第２の工程について説明する。
まず、図６（ａ）に示すように、半導体チップ５０１ａ、半導体チップ５０１ｂが搭載される複数のチップ領域を有するウエハ１００を準備する。
次に、ウエハ１００に第１の貫通電極１０２を形成する。なお、ウエハ１００の第１の貫通電極１０２の作製方法は、本実施形態のウエハ５００の第２の貫通電極５０２ａの作製方法と同様の方法である。さらに、個片化することで半導体基板１０１となるウエハ１００の厚さが２００〜５００μｍになるように研磨することが望ましい。上記の条件で研磨を行うことで、半導体チップ５０１ａ、半導体チップ５０１ｂの積層時に半導体基板１０１が撓むことを防ぐことができ、かつ半導体基板１０１の薄片化が可能となり半導体装置００１の実装密度を高めることが可能となる。
次に、ウエハ１００の第１の面１１１に第１の導電膜２０１を形成する。導電膜をスパッタリングにより、ウエハ１００の第１の面１１１に形成し、フォトリソエッチングでパターニングすることによって、ウエハ１００の第１の面１１１に第１の導電膜２０１を形成する。
次に、ウエハ１００を裏返した後、ウエハ１００の第２の面１１２に第２の導電膜２０２を形成する。導電膜をスパッタリングにより、ウエハ１００の第２の面１１２に形成し、フォトリソエッチングでパターニングすることによって、ウエハ１００の第２の面１１２に第２の導電膜２０２を形成する。
次に、図６（ｂ）に示すように、ウエハ１００の第２の面１１２に、第２の導電膜２０２と接続する第１の導電体３０１を形成する。フォトリソエッチングによりマスクをパターニングし、その後、電解メッキ法により所定の位置に導電体を堆積し、その後、マスクを除去することで、第１の導電体３０１を形成する。
次に、第２の導電膜２０２、第１の導電体３０１が形成されているウエハ１００の第２の面１１２に第１の絶縁物３０２、例えば、樹脂を形成する。このとき、ウエハ１００の第２の面１１２と第２の導電膜２０２と第１の導電体３０１を覆うように第１の絶縁物３０２を形成する。
次に、図６（ｃ）に示すように、第１の絶縁物３０２を、第１の導電体３０１の第４の面３１２が露出するように研磨する。研磨は、例えば、機械的研磨や化学的機械的研磨により行われる。上記のように第１の導電体３０１、第１の絶縁物３０２を形成することで、第１の導電体３０１と第１の絶縁物３０２からなる応力緩和部３００が作製される。さらに、ウエハ１００の第２の面１１２と第１の導電体３０１の第４の面３１２との距離が５０〜２００μｍとなるように研磨することが望ましい。上記の条件で研磨を行うことで、実装後の接続不良を低減することができ、かつ応力緩和部３００の薄片化が可能となり半導体装置００１の実装密度を高めることが可能となる。
次に、ウエハ１００を裏返した後、図６（ｄ）に示すように、ウエハ１００の第１の面１１１に、ウエハ１００の複数のチップ領域ごとに半導体チップ５０１ａを搭載する。このとき、第１の導電膜２０１と接続バンプ５０４ａが接続するように形成する。さらに、半導体チップ５０１ａの第６の面５１２ａに、半導体チップ５０１ｂを搭載する。このとき、半導体チップ５０１ａの接続バンプ５０４ｂと半導体チップ５０１ｂの接続バンプ５０４ｃとが接続するように形成する。
次に、ウエハ１００、半導体チップ５０１ａ、半導体チップ５０１ｂの側部から、封止層６０１をウエハ１００と半導体チップ５０１ａとの間、及び半導体チップ５０１ａと半導体チップ５０１ｂとの間に注入する。このときの封止層６０１は例えば、液状樹脂で構成されている。また、半導体チップ５０１ａ、半導体チップ５０１ｂを搭載してから、一括して封止層６０１を注入しても良いし、半導体チップ５０１ａ、半導体チップ５０１ｂを、随時、封止層６０１を注入ながら積層、接続しても良い。
また、封止層６０１の形成方法には以下の方法もある。まず、封止層６０１をあらかじめ半導体チップ５０１ａ、半導体チップ５０１ｂの片面もしくは両面に塗布しておく。このとき、少なくとも回路素子５０３ａ（図示せず）、回路素子５０３ｂ（図示せず）と接続バンプ５０４ａ、接続バンプ５０４ｂ、接続バンプ５０４ｃの側部が被覆していれば良い。その後、半導体チップ５０１ａ、半導体チップ５０１ｂを積層し、熱処理を行うことで封止層６０１を形成する。このときの封止層６０１は、例えば、固形樹脂で構成されている。
次に、図７（ａ）に示すように、ウエハ１００の第１の面１１１と第１の導電膜２０１と半導体チップ５０１ａと半導体チップ５０１ｂとを被覆するように封止体６０２を形成する。
次に、図７（ｂ）に示すように、封止体６０２の上面を研磨する。この研磨は、例えば、機械的研磨や化学的機械的研磨により行われる。さらに、半導体チップ５０１ｂの第６の面５１２ｂと封止体６０２の上面との距離が１００μｍ以下になるように研磨することが望ましい。これにより、半導体装置００１の実装密度を高めることが可能となる。なお、半導体チップ５０１ｂの第６の面５１２ｂと封止体６０２の上面との距離が１００μｍ以下になるように、予め封止体６０２を形成しても良い。これにより、封止体６０２を研磨する工程を省くことが可能となる。
次に、図７（ｃ）に示すように、第１の導電体３０１の第４の面３１２と接続する外部接続端子３０３を形成する。
最後に、図７（ｄ）に示すように、例えば機械的な工程により、ウエハ１００をチップ領域ごとに個片化することで、半導体基板１０１に半導体チップ５０１ａ、半導体チップ５０１ｂが積層された半導体装置００１が得られる。なお、以上の工程では、半導体チップ５０１ａ、半導体チップ５０１ｂを搭載する前に、第２の面１１２に形成された第１の絶縁物３０２を、第１の導電体３０１が露出するまで研磨するが、半導体チップ５０１ａ、半導体チップ５０１ｂを搭載、第１の面１１１に封止体６０２を形成した後に研磨を行っても良い。
次に、本発明の第１の実施の形態の変形例に対応する製造方法を第２の実施の形態の変形例として説明する。なお、半導体チップ５０１ａ、半導体チップ５０１ｂに第２の貫通電極５０２ａ、第２の貫通電極５０２ｂ、接続バンプ５０４ａ、接続バンプ５０４ｂ、接続バンプ５０４ｃが形成されるまでの工程（半導体基板１０１に搭載される前に行われる半導体チップ５０１ａ、半導体チップ５０１ｂの製造工程）である第１の工程は第２の実施の形態と同様のため省略し、それ以降の工程である第２の工程のみ説明する。第２の工程は図８、図９で示されている。
まず、図８（ａ）に示すように、半導体チップ５０１ａ、半導体チップ５０１ｂが搭載される複数のチップ領域を有するウエハ１００を準備する。
次に、ウエハ１００に第１の貫通電極１０２を形成する。なお、第１の貫通電極１０２の作製方法は、本発明の第２の実施の形態と同様の方法である。
次に、ウエハ１００を裏返した後、ウエハ１００の第１の面１１１に第１の導電膜２０１を形成する。なお、第１の導電膜２０１の作製方法は、本発明の第２の実施の形態と同様の方法である。
次に、図８（ｂ）に示すように、ウエハ１００の第２の面１１２に、第１の絶縁物３２１、例えば樹脂を形成する。このとき、第１の貫通電極１０２の少なくとも一部を露出するように形成される。
次に、第２の面１１２に、第１の貫通電極１０２と接続され、かつ、少なくとも第１の絶縁物３２１の上面を被覆するように第１の導電体３２２を形成する。
次に、第２の面１１２及び第１の絶縁物３２１上に、第２の絶縁物３２３、例えば、樹脂を形成する。このとき、ウエハ１００の第２の面１１２と第１の導電体３２２が覆われるように、第２の絶縁物３２３を形成する。
次に、図８（ｃ）に示すように、第２の絶縁物３２３を、第１の導電体３２２の上部が露出するように研磨する。この研磨は、例えば、機械的研磨や化学的機械的研磨により行われる。
次に、ウエハ１００を裏返した後、図８（ｄ）に示すように、ウエハ１００の第１の面１１１に、ウエハ１００の複数のチップ領域ごとに半導体チップ５０１ａ、半導体チップ５０１ｂを順次搭載し、接続バンプ５０４ａ、接続バンプ５０４ｂ、接続バンプ５０４ｃを介して第１の貫通電極１０２、第２の貫通電極５０２ａ、第２の貫通電極５０２ｂをそれぞれ接続する。なお、半導体チップ５０１ａ、半導体チップ５０１ｂの搭載方法や接続方法は、本発明の第２の実施の形態と同様の方法である。
次に、ウエハ１００、半導体チップ５０１ａ、半導体チップ５０１ｂの側部から、封止層６０１をウエハ１００と半導体チップ５０１ａとの間、及び半導体チップ５０１ａと半導体チップ５０１ｂとの間に注入する。なお、封止層６０１の作製方法は、本発明の第２の実施の形態と同様の方法である。
次に、図９（ａ）に示すように、ウエハ１００の第１の面１１１と第１の導電膜２０１と半導体チップ５０１ａ、半導体チップ５０１ｂを被覆するように封止体６０２を形成する。なお、封止体６０２の作製方法は、本発明の第２の実施の形態と同様の方法である。
次に、図９（ｂ）に示すように、封止体６０２の上面を研磨する。なお、封止体６０２の研磨方法は、本発明の第２の実施の形態と同様の方法である。
次に、図９（ｃ）に示すように、第２の絶縁物３２３から露出した第１の導電体３２２と接続する外部接続端子３０３を形成する。
最後に、図９（ｄ）に示すように、ウエハ１００をチップ領域ごとに個片化することで、半導体基板１０１に半導体チップ５０１ａ、半導体チップ５０１ｂが積層された半導体装置００１が得られる。なお、ウエハ１００を個片に分割する方法は、本発明の第２の実施の形態と同様の方法である。
第１の実施の形態の半導体装置の構造を説明する平面図である。 第１の実施の形態の半導体装置の構造を説明する断面図である。 第１の実施の形態の変形例である半導体装置の構造を説明する平面図である。 第１の実施の形態の変形例である半導体装置の構造を説明する断面図である。 第２の実施の形態の半導体装置の製造方法における第１の工程を説明する工程図である。 第２の実施の形態の半導体装置の製造方法における第２の工程を説明する工程図である。 第２の実施の形態の半導体装置の製造方法における第２の工程を説明する工程図である。 第２の実施の形態の変形例である半導体装置の製造方法における第２の工程を説明する工程図である。 第２の実施の形態の変形例である半導体装置の製造方法における第２の工程を説明する工程図である。
符号の説明
００１ 半導体装置
１００、５００ ウエハ
１０１ 半導体基板
１０２ 第１の貫通電極
２０１ 第１の導電膜
２０２ 第２の導電膜
１１１ 第１の面
１１２ 第２の面
３００ 応力緩和部
３０１、３２１ 第１の導電体
３０２、３２２ 第１の絶縁物
３０３ 外部接続端子
３１１ 第３の面
３１２ 第４の面
３１３ 側面
３２３ 第２の絶縁物
４０１ 実装基板 ４０１
４０２ 支持台 ４０２
５０１ａ、５０１ｂ 半導体チップ
５０２ａ、５０２ｂ 第２の貫通電極
５０３ａ、５０３ｂ 回路素子
５０４ａ、５０４ｂ、５０４ｃ 接続バンプ
５１１ａ、５１１ｂ 第５の面
５１２ａ、５１２ｂ 第６の面
６０１ 封止層
６０２ 封止体
７０１ 溝部
７０２ 絶縁膜
７０３ 第３の導電膜
７０４ 第２の導電体

Claims (30)

  1. 第１の面と、前記第１の面の裏面である第２の面とを備えており、前記第１の面と前記第２の面とを貫通する第１の貫通電極を有する半導体基板と、
    前記半導体基板の前記第１の面上に搭載され、前記半導体基板と同種の材料で構成されると共に、前記第１の貫通電極と電気的に接続された回路素子を有する半導体チップと、
    前記半導体基板の前記第２の面上に形成されており、前記半導体基板の前記第１の貫通電極と電気的に接続し、かつ、可撓性を具備する第１の導電体を備えた応力緩和部と、
    前記応力緩和部上に、前記第１の導電体と接続された外部接続端子とを有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記応力緩和部の前記第１の導電体は、前記半導体基板の前記第２の面と対向し、前記第１の貫通電極と電気的に接続された第３の面と、前記第３の面の裏面であり、前記外部接続端子と接続された第４の面と、前記第３の面と前記第４の面とを繋ぐ側面とを備えていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記応力緩和部は、前記半導体基板の前記第２の面上に、前記第１の導電体の前記側面及び前記半導体基板の前記第２の面を覆うように形成され、弾力性を具備する第１の絶縁物を有することを特徴とする半導体装置。
  4. 請求項３記載の半導体装置であって、
    前記第１の絶縁物は、樹脂で構成されていることを特徴とする半導体装置。
  5. 請求項２〜４いずれか一つに記載の半導体装置であって、
    前記半導体基板の前記第１の面に形成され、前記半導体基板の前記第１の貫通電極と接続する第１の部分と、前記半導体チップの前記回路素子と電気的に接続された第２の部分とを備えた第１の導電膜を有することを特徴とする半導体装置。
  6. 請求項５記載の半導体装置であって、
    前記半導体基板と前記半導体チップとの間に、前記第１の導電膜を覆うように形成された封止層を有することを特徴とする半導体装置。
  7. 請求項６記載の半導体装置であって、
    前記封止層は、樹脂で構成されていることを特徴とする半導体装置。
  8. 請求項２〜７いずれか一つに記載の半導体装置であって、
    前記半導体基板の前記第２の面に形成され、前記半導体基板の前記第１の貫通電極と接続する第３の部分と、前記第１の導電体の前記第３の面と接続された第４の部分とを備えた第２の導電膜を有することを特徴とする半導体装置。
  9. 請求項８記載の半導体装置であって、
    前記半導体チップは、前記半導体基板の前記第１の面と対向する第５の面と、前記第５の面の裏面である第６の面とを備えると共に、前記第５の面と前記第６の面とを貫通し、前記回路素子と電気的に接続された第２の貫通電極とを備えており、
    前記半導体基板の前記第１の面と前記半導体チップの前記第５の面との間に形成され、前記半導体基板の前記第２の導電膜の前記第４の部分と接続されるとともに、前記半導体チップの前記第２の貫通電極と接続された接続バンプを有することを特徴とする半導体装置。
  10. 請求項１〜９いずれか一つに記載の半導体装置であって、
    前記半導体チップと前記半導体基板の前記第１の面とを被覆する封止体を有することを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記封止体は、樹脂で構成されていることを特徴とする半導体装置。
  12. 請求項１０又は１１に記載の半導体装置であって、
    前記封止体は、材料にセラミックを含んでいることを特徴とする半導体装置。
  13. 請求項１記載の半導体装置であって、
    前記応力緩和部は、前記半導体基板の前記第２の面に前記第１の貫通電極の表面の少なくとも一部を露出するように形成され、弾力性を有する第１の絶縁物と、
    前記半導体基板の前記第２の面上に形成され、前記第１の貫通電極と接続された第５の部分と、前記外部接続端子と前記第１の絶縁物との間に形成され、前記外部接続端子と接続された第６の部分とを備えた第１の導電体とを有することを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置であって、
    前記第１の絶縁物は、樹脂で構成されていることを特徴とする半導体装置。
  15. 請求項１〜１４いずれか一つに記載の半導体装置であって、
    前記半導体基板の前記第２の面と前記外部接続端子との距離は、５０μｍ以上であることを特徴とする半導体装置。
  16. 第１の面と、前記第１の面の裏面である第２の面と、前記第１の面と前記第２の面とを貫通する第１の貫通電極とを備えたチップ領域がマトリックス状に複数形成されたウエハを準備する工程と、
    前記各チップ領域の前記第２の面に、前記第１の貫通電極と電気的に接続され、可撓性を具備する第１の導電体を備えた応力緩和部を形成する工程と、
    前記各応力緩和部上に、前記第１の導電体と電気的に接続するように、外部接続端子を形成する工程と、
    前記各チップ領域の前記第１の面に、半導体チップの回路素子と前記第１の貫通電極とが電気的に接続するように、前記半導体チップを搭載する工程と、
    前記ウエハを前記チップ領域ごとに個片に分割する工程とを有することを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法であって、
    前記各チップ領域の前記第２の面に、応力緩和部を形成する工程は、
    前記各チップ領域の前記第２の面上に、前記第２の面と対向し、前記第１の貫通電極と電気的に接続する第３の面と、前記第３の面の裏面であり、前記外部接続端子と接続された第４の面と、前記第３の面と前記第４の面とを繋ぐ側面とを備えた第１の導電体を形成する工程を有することを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法であって、
    前記各チップ領域の前記第２の面上に、前記第１の導電体を形成する工程を行った後、
    前記各チップ領域の前記第２の面上に、前記第１の導電体の前記第４の面及び前記側面及び前記第２の面を覆うように第１の絶縁物を形成する工程と、
    前記第１の導電体が露出するまで前記第１の絶縁物を研磨する工程とを有することを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法であって、
    前記第１の導電体が露出するまで前記第１の絶縁物を研磨する工程は、
    前記第１の導電体が５０μｍから２００μｍの範囲の厚さになるまで研磨することを特徴とする半導体装置の製造方法。
  20. 請求項１６〜１９いずれか一つに記載の半導体装置の製造方法であって、
    さらに、前記各チップ領域の前記第２の面に、前記第１の貫通電極と接続する第１の部分と、前記第１の導電体の前記第３の面と接続する第２の部分とを備えた第１の導電膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  21. 請求項１６〜２０いずれか一つに記載の半導体装置の製造方法であって、
    さらに、前記各チップ領域の前記第１の面に、前記チップ領域の前記第１の貫通電極と接続する第３の部分と、前記半導体チップの前記回路素子と電気的に接続する第４の部分とを備えた第２の導電膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  22. 請求項２１記載の半導体装置の製造方法であって、
    さらに、前記チップ領域の前記第１の面と対向する第５の面と、前記第５の面の裏面である第６の面を備えた前記半導体チップに、前記回路素子と電気的に接続し、前記第５の面と前記第６の面とを貫通する第２の貫通電極を形成する工程と、
    前記半導体チップの前記第５の面に、前記第２の導電膜の前記第４の部分と接続する第１の接続バンプを形成する工程とを有することを特徴とする半導体装置の製造方法。
  23. 請求項２２記載の半導体装置の製造方法であって、
    前記半導体チップに第２の貫通電極を形成する工程は、
    前記半導体チップの前記回路素子が形成された回路形成面に溝部を形成する工程と、
    前記溝部の少なくとも側部を絶縁膜で被覆する工程と、
    前記絶縁膜で被覆された前記溝部に第２の導電体を充填する工程と、
    前記半導体チップの前記回路形成面の裏面を前記第２の導電体が露出するまで研磨する工程とを有することを特徴とする半導体装置の製造方法。
  24. 請求項２３記載の半導体装置の製造方法であって、
    前記半導体チップの前記回路素子形成面の前記裏面の研磨は、前記半導体チップが２０μｍから１００μｍの範囲の厚さになるように行われる
    ことを特徴とする半導体装置の製造方法。
  25. 請求項２３又は２４記載の半導体装置の製造方法であって、
    さらに、前記各チップ領域の前記第１の面と前記各半導体チップの前記第５の面との間に、前記第２の導電膜を被覆するように封止層を形成する工程を有することを特徴とする半導体装置の製造方法。
  26. 請求項１６〜２５いずれか一つに記載の半導体装置の製造方法であって、
    さらに、前記各半導体チップと前記各第１の面とを封止体により被覆する工程と、
    前記封止体の上面を研磨する工程とを有することを特徴とする半導体装置の製造方法。
  27. 請求項２６記載の半導体装置の製造方法であって、
    前記封止体の前記上面の研磨は、前記封止体の前記上面と前記半導体チップの前記第６の面との距離が１００μｍ以下になるように行われる
    ことを特徴とする半導体装置の製造方法。
  28. 請求項１６記載の半導体装置の製造方法であって、
    前記各チップ領域の前記第２の面に、可撓性を具備する第１の導電体を備えた応力緩和部を形成する工程は、
    前記各チップ領域の前記第２の面に前記第１の貫通電極の表面の少なくとも一部を露出するように第１の絶縁物を形成する工程と、
    前記各チップ領域の前記第２の面上に、前記第１の貫通電極と接続された第５の部分と、前記外部接続端子と前記第１の絶縁物との間に形成される第６の部分とを備えた第１の導電体を形成する工程とを有することを特徴とする半導体装置の製造方法。
  29. 第１の面と、前記第１の面の裏面である第２の面とを備えており、前記第１の面と前記第２の面とを貫通する第１の貫通電極を有する半導体基板と、
    前記半導体基板の前記第１の面上に搭載され、前記半導体基板と同種の材料で構成されると共に、前記第１の貫通電極と電気的に接続された回路素子を有する半導体チップと、
    前記半導体基板の前記第２の面上に形成されており、前記半導体基板の前記第２の面と対向し、前記第１の貫通電極と電気的に接続された第３の面と、前記第３の面の裏面である第４の面と、前記第３の面と前記第４の面とを繋ぐ側面とを備えた第１の導電体と、
    前記第１の導電体の前記第４の面に形成された外部接続端子とを有することを特徴とする半導体装置。
  30. 請求項２９記載の半導体装置であって、
    前記半導体基板の前記第２の面上に、前記第１の導電体の前記側面及び前記半導体基板の前記第２の面を覆うように形成され、弾力性を具備する第１の絶縁物を有することを特徴とする半導体装置。
JP2005098591A 2005-03-30 2005-03-30 半導体装置及びその製造方法 Pending JP2006278906A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005098591A JP2006278906A (ja) 2005-03-30 2005-03-30 半導体装置及びその製造方法
US11/406,232 US8143718B2 (en) 2005-03-30 2006-04-19 Semiconductor device having stress relaxation sections

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005098591A JP2006278906A (ja) 2005-03-30 2005-03-30 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2006278906A true JP2006278906A (ja) 2006-10-12

Family

ID=37069374

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005098591A Pending JP2006278906A (ja) 2005-03-30 2005-03-30 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US8143718B2 (ja)
JP (1) JP2006278906A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010130004A (ja) * 2008-11-25 2010-06-10 Samsung Electronics Co Ltd 集積回路基板及びマルチチップ集積回路素子パッケージ
JP2010263205A (ja) * 2009-04-29 2010-11-18 Internatl Business Mach Corp <Ibm> インターポーザ基板アセンブリ、電子デバイス・アセンブリ及びこれの製造方法
JP2011106841A (ja) * 2009-11-13 2011-06-02 Dainippon Printing Co Ltd センサーユニットおよびその製造方法
KR101375818B1 (ko) 2011-01-24 2014-03-20 브로드콤 코포레이션 직접 관통하는 비아 웨이퍼 레벨 팬아웃 패키지
KR101476883B1 (ko) * 2012-01-11 2014-12-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 패키징을 위한 응력 보상층

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
US8946873B2 (en) * 2007-08-28 2015-02-03 Micron Technology, Inc. Redistribution structures for microfeature workpieces
US7867878B2 (en) * 2007-09-21 2011-01-11 Infineon Technologies Ag Stacked semiconductor chips
JP2009212501A (ja) * 2008-02-08 2009-09-17 Seiko Instruments Inc 発光デバイス及びその製造方法
US9054111B2 (en) * 2009-04-07 2015-06-09 Freescale Semiconductor, Inc. Electronic device and method of packaging an electronic device
KR101932727B1 (ko) * 2012-05-07 2018-12-27 삼성전자주식회사 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법
KR102059402B1 (ko) * 2013-04-15 2019-12-26 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판
US10177116B2 (en) * 2014-02-05 2019-01-08 International Business Machines Corporation Large channel interconnects with through silicon vias (TSVs) and method for constructing the same
KR102009905B1 (ko) 2017-02-21 2019-08-12 삼성전자주식회사 팬-아웃 반도체 패키지

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224259A (ja) * 1992-11-18 1994-08-12 Matsushita Electron Corp 半導体装置およびその製造方法
JPH09289264A (ja) * 1996-04-24 1997-11-04 Shinko Electric Ind Co Ltd 半導体装置用基板及びその製造方法並びに半導体装置
JPH1084186A (ja) * 1996-09-06 1998-03-31 Matsushita Electric Ind Co Ltd 配線基板の製造方法並びに配線基板
JPH11317383A (ja) * 1998-05-06 1999-11-16 Dexter Kk 樹脂で封止した半導体チップの分断方法
JP2003031722A (ja) * 2001-07-11 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003198085A (ja) * 2001-12-25 2003-07-11 Shinko Electric Ind Co Ltd 回路基板およびその製造方法
JP2004273525A (ja) * 2003-03-05 2004-09-30 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
JP2004319638A (ja) * 2003-04-14 2004-11-11 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4422323B2 (ja) * 2000-12-15 2010-02-24 株式会社ルネサステクノロジ 半導体装置
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
JP2004140037A (ja) * 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
EP1681717B1 (en) * 2003-11-07 2017-03-29 Shinko Electric Industries Co., Ltd. Electronic device
JP4409455B2 (ja) * 2005-01-31 2010-02-03 株式会社ルネサステクノロジ 半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224259A (ja) * 1992-11-18 1994-08-12 Matsushita Electron Corp 半導体装置およびその製造方法
JPH09289264A (ja) * 1996-04-24 1997-11-04 Shinko Electric Ind Co Ltd 半導体装置用基板及びその製造方法並びに半導体装置
JPH1084186A (ja) * 1996-09-06 1998-03-31 Matsushita Electric Ind Co Ltd 配線基板の製造方法並びに配線基板
JPH11317383A (ja) * 1998-05-06 1999-11-16 Dexter Kk 樹脂で封止した半導体チップの分断方法
JP2003031722A (ja) * 2001-07-11 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003198085A (ja) * 2001-12-25 2003-07-11 Shinko Electric Ind Co Ltd 回路基板およびその製造方法
JP2004273525A (ja) * 2003-03-05 2004-09-30 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
JP2004319638A (ja) * 2003-04-14 2004-11-11 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010130004A (ja) * 2008-11-25 2010-06-10 Samsung Electronics Co Ltd 集積回路基板及びマルチチップ集積回路素子パッケージ
JP2010263205A (ja) * 2009-04-29 2010-11-18 Internatl Business Mach Corp <Ibm> インターポーザ基板アセンブリ、電子デバイス・アセンブリ及びこれの製造方法
JP2011106841A (ja) * 2009-11-13 2011-06-02 Dainippon Printing Co Ltd センサーユニットおよびその製造方法
KR101375818B1 (ko) 2011-01-24 2014-03-20 브로드콤 코포레이션 직접 관통하는 비아 웨이퍼 레벨 팬아웃 패키지
KR101476883B1 (ko) * 2012-01-11 2014-12-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 패키징을 위한 응력 보상층
US9502360B2 (en) 2012-01-11 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stress compensation layer for 3D packaging

Also Published As

Publication number Publication date
US8143718B2 (en) 2012-03-27
US20060220261A1 (en) 2006-10-05

Similar Documents

Publication Publication Date Title
JP2006278906A (ja) 半導体装置及びその製造方法
CN108346646B (zh) 半导体装置及其制造方法
JP4505983B2 (ja) 半導体装置
JP3548082B2 (ja) 半導体装置及びその製造方法
JP5183708B2 (ja) 半導体装置およびその製造方法
US8466552B2 (en) Semiconductor device and method of manufacturing the same
EP3813108A1 (en) Stacked semiconductor package
TW202046412A (zh) 在所有溫度下具有低翹曲之雙面扇出封裝
JP2006310530A (ja) 回路装置およびその製造方法
TWI637474B (zh) 封裝結構及其製造方法
TWI752881B (zh) 半導體封裝
JP2004214543A (ja) 半導体装置及びその製造方法
TWI751695B (zh) 半導體封裝件和其製造方法
JP3189799B2 (ja) 半導体装置の製造方法
JP3617647B2 (ja) 半導体装置及びその製造方法
US20080290514A1 (en) Semiconductor device package and method of fabricating the same
JP3544902B2 (ja) 半導体装置およびその製造方法
US11183483B2 (en) Multichip module and electronic device
CN114171467A (zh) 一种半导体封装结构
JP2002231765A (ja) 半導体装置
JP2012023409A (ja) 回路装置およびその製造方法
US20200126935A1 (en) Semiconductor package and method of manufacturing the same
JP4131256B2 (ja) 半導体装置及びその製造方法
JP4631223B2 (ja) 半導体実装体およびそれを用いた半導体装置
US20170125319A1 (en) Electronic component

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060923

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060929

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20061013

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071121

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100406

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100607

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110606

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120403

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120702

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120709

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20120803