TWI752881B - 半導體封裝 - Google Patents

半導體封裝 Download PDF

Info

Publication number
TWI752881B
TWI752881B TW110118092A TW110118092A TWI752881B TW I752881 B TWI752881 B TW I752881B TW 110118092 A TW110118092 A TW 110118092A TW 110118092 A TW110118092 A TW 110118092A TW I752881 B TWI752881 B TW I752881B
Authority
TW
Taiwan
Prior art keywords
semiconductor die
semiconductor
interposer
chamfered
corner
Prior art date
Application number
TW110118092A
Other languages
English (en)
Other versions
TW202238753A (zh
Inventor
汪金華
葉書伸
林昱聖
林柏堯
鄭心圃
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI752881B publication Critical patent/TWI752881B/zh
Publication of TW202238753A publication Critical patent/TW202238753A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3301—Structure
    • H01L2224/3303—Layer connectors having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3312—Layout
    • H01L2224/33179—Corner adaptations, i.e. disposition of the layer connectors at the corners of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種半導體封裝包括中介層、半導體晶粒、底部填充膠層及包封體。半導體晶粒設置在中介層之上且與中介層電連接，其中半導體晶粒具有前表面、後表面、第一側表面及第二側表面，後表面與前表面相對，第一側表面及第二側表面與前表面及後表面連接，且半導體晶粒包括與後表面、第一側表面及第二側表面連接的被倒角隅角，被倒角隅角包括至少一個側表面。底部填充膠層設置在半導體晶粒的前表面與中介層之間。包封體在側向上包封半導體晶粒及底部填充膠層，其中包封體接觸半導體晶粒的被倒角隅角。

Description

半導體封裝
本發明的實施例是有關於一種半導體封裝。
由於各種電子組件(即，電晶體、二極體、電阻器、電容器、等等)的積體密度的持續提高，半導體行業已經歷快速增長。在很大程度上，積體密度的這種提高是源自最小特徵大小(minimum feature size)的不斷減小，這使得能夠在給定區域中整合更多較小的組件。這些較小的電子組件也需要與先前的封裝相比利用較小面積的較小的封裝。一些較小類型的半導體組件封裝包括四方扁平封裝(quad flat package，QFP)、引脚柵陣列(pin grid array，PGA)封裝、球柵陣列(ball grid array，BGA)封裝等等。目前，積體扇出型封裝(integrated fan-out package)正因其緊湊性而變得越來越受歡迎。
本發明實施例的一種半導體封裝。所述半導體封裝包括中介層、半導體晶粒、底部填充膠層及包封體。半導體晶粒設置 在中介層之上且與中介層電連接，其中半導體晶粒具有前表面、後表面、第一側表面及第二側表面，後表面與前表面相對，第一側表面及第二側表面與前表面及後表面連接，且半導體晶粒包括與後表面、第一側表面及第二側表面連接的被倒角隅角，被倒角隅角包括至少一個側表面。底部填充膠層設置在半導體晶粒的前表面與中介層之間。包封體在側向上包封半導體晶粒及底部填充膠層，其中包封體與半導體晶粒的被倒角隅角接觸。
本發明實施例的一種半導體封裝。所述半導體封裝包括中介層、多個半導體晶粒、第一底部填充膠層及包封體。多個半導體晶粒設置在中介層之上且與中介層電連接，其中多個半導體晶粒中的每一者具有前表面、後表面、第一側表面及第二側表面，後表面與前表面相對，前表面面朝中介層，第一側表面及第二側表面與前表面及後表面連接，且多個半導體晶粒中的至少一個半導體晶粒包括與後表面、第一側表面及第二側表面連接的被倒角外隅角，所述至少一個半導體晶粒的第一側表面及第二側表面不面朝其他半導體晶粒，被倒角外隅角包括至少一個側表面。第一底部填充膠層設置在多個半導體晶粒之間以及多個半導體晶粒與中介層之間。包封體在側向上包封多個半導體晶粒及第一底部填充膠層。
本發明實施例的一種半導體封裝。所述半導體封裝包括中介層、第一半導體晶粒、第二半導體晶粒、底部填充膠層及包封體。第一半導體晶粒設置在中介層之上且與中介層電連接，其中第一半導體晶粒具有第一側表面、第二側表面及第三側表面， 第一半導體晶粒包括第一被倒角隅角及第一隅角，第一被倒角隅角與第一側表面及第二側表面連接，且第一隅角與第一側表面及第三側表面連接。第二半導體晶粒設置在第一半導體晶粒旁邊且與中介層電連接，其中第二半導體晶粒具有第四側表面、第五側表面及第六側表面，第二半導體晶粒包括第二被倒角隅角及第二隅角，第二被倒角隅角與第四側表面及第五側表面連接，第二隅角與第四側表面及第六側表面連接，且第六側表面面朝第三側表面。底部填充膠層設置在第一半導體晶粒與第二半導體晶粒之間、第一半導體晶粒與中介層之間、以及第二半導體晶粒與中介層之間。包封體在側向上包封第一半導體晶粒、第二半導體晶粒及底部填充膠層，其中包封體接觸第一被倒角隅角及第二被倒角隅角。
100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800:半導體封裝
102:載體
104:剝離層
110、1510:中介層
110a:第一表面
110b:第二表面
112:鈍化層
114:導通孔
116:導電圖案
118:介電層
119:導電層
120、130、120a、120b、120c、120d、130a、130b:半導體晶粒
122:連接件結構
122a:導電連接件
122b:焊料頂蓋
140、UF:底部填充膠層
150:包封體
1510a、1510b、S1、S2、S3:表面
1512:基底
1514:基底穿孔
1516:導電結構
160:球下金屬圖案
162、CT:導電端子
AD1、AD2:黏合層
B:刀片
Ba、Bb:後表面
BS:結合結構
CC:被倒角隅角
Ci:隅角
Co:外隅角
CS、CS1、CS2、CS3、CS4、S1a、S1b、S1c、S1d、S2a、S2b、S2c、S2d、S3a、S3b、S3c、S3d、S4a、S4b、S4c、S4d:側表面
D:深度
D1、D2:偏移量
F:膠帶框架
Fa、Fb:前表面
H:高度
L:蓋
L1、L2:長度
LL蓋層
P1:虛擬平面
RP:佈線圖案
SR:加強環
SUB:封裝基底
T:三角形形狀
TL:熱界面材料層
X、Y、Z:方向
θ、θi:夾角
θ1、θ2、θ3、θ4:外角
θr:角度
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本公開一些實施例的半導體封裝的示意性剖視圖。
圖2是根據本公開一些實施例的半導體封裝的簡化側視圖。
圖3是根據本公開一些實施例的半導體封裝的簡化俯視圖。
圖4A到圖4E是示出根據本公開一些實施例的半導體封裝的 製造製程的示意性剖視圖。
圖5是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。
圖6是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖7是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖8是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖9是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖10是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖11是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖12是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖13是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖14是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖15是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖16是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖17是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。
圖18是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。
圖19A到圖19D是示出根據本公開一些實施例的半導體晶粒的製造製程的簡化俯視圖。
圖20是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。
圖21是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。
圖22是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。
圖23是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。
以下公開內容提供用於實作發明的不同的特徵的許多不 同的實施例或實例。下面闡述組件及設置形式的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡明及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...之下」、「在...下方」、「下部的」、「在...上方」、「上部的」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同的取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文中所用的空間相對性闡述語可同樣相應地進行解釋。
也可包括其他特徵及製程。舉例來說，可包括測試結構以幫助對三維(three-dimensional，3D)封裝或三維積體電路(three-dimensional integrated circuit，3DIC)裝置進行驗證測試。所述測試結構可包括例如在重佈線層中或在基底上形成的測試接墊(test pad)，以便能夠對3D封裝或3DIC進行測試、對探針和/或探針卡(probe card)進行使用等。可對中間結構以及最終結構執行驗證測試。另外，可將本文中所公開的結構及方法與包括對 已知良好晶粒進行中間驗證的測試方法結合使用，以提高良率並降低成本。
圖1是根據本公開一些實施例的半導體封裝100的示意性剖視圖。圖2是根據本公開一些實施例的半導體封裝的簡化側視圖。圖3是根據本公開一些實施例的半導體封裝100的簡化俯視圖。具體來說，圖1是沿著圖3的線I-I’截取的剖視圖，且圖2是沿著圖3中的方向Y從側表面S3a、S3b的視角觀察的側視圖。為使圖示簡明及清晰起見，在圖3的簡化俯視圖中省略了一些元件，且這些元件可能不位於相同的平面中。半導體封裝100可為積體扇出型(「integrated fan-out，InFO」)封裝。
參照圖1、圖2及圖3，半導體封裝100包括中介層110、半導體晶粒120a、半導體晶粒120b、底部填充膠層140及包封體150。在一些實施例中，半導體封裝100更包括多個球下金屬(under-ball metallurgy，UBM)圖案160及多個導電端子162。應注意，當沒有必要區分半導體晶粒120a與120b時，半導體晶粒120a及120b可被統稱為半導體晶粒120。半導體晶粒120設置在中介層110之上且與中介層110電連接。如圖1所示，半導體晶粒120通過結合結構BS來與中介層110電連接。半導體晶粒120並排排列在中介層110之上。詳細地說，如圖2及圖3所示，半導體晶粒120a的側表面S4a面朝半導體晶粒120b的側表面S4b，半導體晶粒120a的側表面S1a-S3a不面朝半導體晶粒120b，且半導體晶粒120b的側表面S1b-S3b不面朝半導體晶粒120a。因此，側表面S1a-S3a及側表面S1b-S3b可被稱為外側表面，且側表面 S4a及側表面S4b可被稱為內側表面。如圖1、圖2及圖3所示，半導體晶粒120a的側表面S1a-S4a中的每一者與半導體晶粒120a的前表面Fa(即，所示底表面)及後表面Ba(即，所示頂表面)連接，且半導體晶粒120b的側表面S1b-S4b中的每一者與半導體晶粒120b的前表面Fb(即，所示底表面)及後表面Bb(即，所示頂表面)連接。後表面Ba與前表面Fa相對，且後表面Bb與前表面Fb相對。前表面Fa面朝中介層110，且前表面Fb面朝中介層110。
底部填充膠層140位於多個半導體晶粒120之間以及多個半導體晶粒120與中介層110之間。如圖1、圖2及圖3所示，多個半導體晶粒120中的每一者被底部填充膠層140局部地包繞。也就是說，底部填充膠層140覆蓋半導體晶粒120a的側表面S1a-S4a中的每一者的一部分及半導體晶粒120b的側表面S1b-S4b中的每一者的一部分。此外，如圖1所示，底部填充膠層140位於中介層110與半導體晶粒120a的前表面Fa之間及中介層110與半導體晶粒120b的前表面Fb之間。另外，底部填充膠層140環繞每一結合結構BS。由於底部填充膠層140，半導體晶粒120與中介層110之間的結合強度得到增強，從而改善了半導體封裝100的可靠性。包封體150包封多個半導體晶粒120及底部填充膠層140。球下金屬圖案160及導電端子162與半導體晶粒120相對地設置在中介層110上。也就是說，球下金屬圖案160及導電端子162佈置在中介層110的與設置有半導體晶粒120的另一側相對的一側上。此外，球下金屬圖案160及導電端子162與中介層 110電連接。也就是說，在一些實施例中，球下金屬圖案160及導電端子162通過中介層110來與半導體晶粒120電連接。
多個半導體晶粒120可各自具有單一功能(例如，邏輯晶粒、記憶晶粒、等等)，或者可具有多個功能(例如，系統晶片(system on a chip，SoC)、專用積體電路(application-specific integrated circuit，ASIC)、等等)。在一些實施例中，多個半導體晶粒120具有不同的功能及性質。應理解，從不同半導體晶圓切出的晶粒可具有不同的性質及功能。因此，在多個半導體晶粒120具有不同功能的一些實施例中，該些半導體晶粒120是從不同的半導體晶圓單體化出。在一些替代實施例中，多個半導體晶粒120具有相同的功能及性質，且是從相同的半導體晶圓單體化出。也就是說，在半導體封裝100中，多個半導體晶粒120是不同類型的半導體晶粒或相同類型的半導體晶粒。在一些實施例中，半導體晶粒120a為SoC，且半導體晶粒120b為記憶晶粒。所述記憶晶粒可為動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒、混合記憶立方體(hybrid memory cube，HMC)晶粒、高帶寬記憶體(high bandwidth memory，HBM)晶粒、或類似晶粒。在一實施例中，半導體晶粒120a為SoC，且半導體晶粒120b為HBM晶粒。此外，在一些實施例中，多個半導體晶粒120可為不同大小(例如，不同高度和/或不同表面積)。在一些替代實施例中，多個半導體晶粒120可為相同大小(例如，相同高度和/或相同表面積)。也就是說，在半導體封裝100中，多個半導體晶 粒120為不同大小或相同大小。
如圖1、圖2及圖3所示，儘管出於例示目的，在半導體封裝100中呈現兩個半導體晶粒120，但是所屬領域中的技術人員可理解，半導體晶粒120的數目可多於或少於圖1、圖2及圖3所繪示的數目，且可根據需求和/或設計佈局來指定。此外，如圖1所示，儘管出於例示目的，在半導體封裝100中呈現與一個半導體晶粒120對應的四個結合結構BS，但是所屬領域中的技術人員可理解，與一個半導體晶粒120對應的結合結構BS的數目可多於或少於圖1所繪示的數目，且可根據需求和/或設計佈局來指定。此外，如圖1所示，儘管出於例示目的，在半導體封裝100中呈現八個球下金屬圖案160及八個半導體端子162，但是所屬領域中的技術人員可理解，球下金屬圖案160的數目及半導體端子162的數目可多於或少於圖1所繪示的數目，且可根據需求和/或設計佈局來指定。
如圖1、圖2及圖3所示，多個半導體晶粒120中的每一者包括兩個被倒角隅角(chamfered corner)CC。也就是說，半導體晶粒120可被稱為被倒角半導體晶粒。如圖3所示，從俯視圖來看，在半導體晶粒120a中，該些被倒角隅角CC中的一者與後表面Ba、側表面S1a及側表面S2a連接，且該些被倒角隅角CC中的另一者與後表面Ba、側表面S2a及側表面S3a連接；且在半導體晶粒120b中，該些被倒角隅角CC中的一者與後表面Bb、側表面S1b及側表面S2b連接，且該些被倒角隅角CC中的另一者與後表面Ba、側表面S2b及側表面S3b連接。從另一個觀點來看， 如圖3所示，在半導體晶粒120a中，被倒角隅角CC與兩個外側表面(例如，側表面S1a及側表面S2a，或側表面S2a及側表面S3a)連接而不面朝任何其他半導體晶粒(例如，半導體晶粒120b)；且在半導體晶粒120b中，被倒角隅角CC與兩個外側表面(例如，側表面S1b及側表面S2b，或側表面S2b及側表面S3b)連接而不面朝任何其他半導體晶粒(例如，半導體晶粒120a)。因此，半導體晶粒120的被倒角隅角CC可被稱為被倒角外隅角。換句話來說，在半導體晶粒120中，由兩個外側表面(例如，側表面S1a及側表面S2a、側表面S2a及側表面S3a、側表面S1b及側表面S2b，或側表面S2b及側表面S3b)形成的不面朝任何其他半導體晶粒的外隅角由被倒角隅角CC進行倒角。並且，半導體晶粒120a的被倒角隅角CC不面朝半導體晶粒120b，且半導體晶粒120b的被倒角隅角CC不面朝半導體晶粒120a。
在一些實施例中，如圖1、圖2及圖3所示，被倒角隅角CC包括側表面CS。詳細地說，如圖3所示，從俯視圖來看，在半導體晶粒120a中，與側表面S1a及側表面S2a連接的被倒角隅角CC的側表面CS在側表面S1a與側表面S2a之間延伸，且與側表面S2a及側表面S3a連接的被倒角隅角CC的側表面CS在側表面S2a與側表面S3a之間延伸；且在半導體晶粒120b中，與側表面S1b及側表面S2b連接的被倒角隅角CC的側表面CS在側表面S1b與側表面S2b之間延伸，且與側表面S2b及側表面S3b連接的被倒角隅角CC的側表面CS在側表面S2b與側表面S3b之間延 伸。也就是說，在圖1、圖2及圖3的實施例中，被倒角半導體晶粒(即，半導體晶粒120)包括六個側表面。
此外，如圖1、圖2及圖3所示，在半導體晶粒120a中，側表面CS在後表面Ba與前表面Fa之間延伸；且在半導體晶粒120b中，側表面CS在後表面Bb與前表面Fb之間延伸。也就是說，在半導體晶粒120中，被倒角隅角CC的側表面CS在其所示的頂部邊緣處連接後表面(例如，後表面Ba或後表面Bb)，且在其所示的底部邊緣處連接前表面(例如，前表面Fa或前表面Fb)。在一些實施例中，如圖1所示，側表面CS為垂直的側表面。詳細地說，如圖1所示，側表面CS與半導體晶粒120的所示底表面(例如，前表面Fa或前表面Fb)之間的夾角θ為約90°。然而，本公開並不限於此。在一些替代實施例中，參照圖5，在半導體封裝200中，側表面CS為斜的側表面。詳細地說，如圖5所示，側表面CS與半導體晶粒120的所示底表面(例如，前表面Fa或前表面Fb)之間的夾角θ大於或等於30°且小於90°。在一些實施例中，側表面CS的形狀為四邊形。在某些實施例中，四邊形的側表面CS包括頂部邊緣與底部邊緣具有實質上相同長度的矩形形狀。在某些替代實施例中，四邊形的側表面CS包括頂部邊緣與底部邊緣具有不相同長度的梯形形狀。在一些替代實施例中，側表面CS的形狀為三角形。此外，由於被倒角隅角CC的側表面CS在後表面(例如，後表面Ba或後表面Bb)與前表面(例如，前表面Fa或 前表面Fb)之間延伸，因而被倒角隅角CC沿著方向Z的深度D等於半導體晶粒120沿著方向Z的高度H。
此外，如圖3所示，從俯視圖來看，側表面CS的所示頂部邊緣為直線邊緣。也就是說，在圖1、圖2及圖3的實施例中，被倒角半導體晶粒的至少一個隅角被倒角成得到具有直線邊緣的被倒角表面。此外，如圖3所示，半導體晶粒120在倒角之前的隅角與在倒角之後所對應的直的被倒角邊緣形成三角形形狀T。三角形形狀T可為任意種類的三角形，例如直角三角形、等腰三角形、等邊三角形、或類似三角形。半導體晶粒120的被倒角隅角CC意味著包封體150的體積變大。利用此種配置，當半導體封裝100安裝在例如電路板等封裝基底上時，由半導體封裝100與封裝基底之間的熱膨脹係數(coefficient of thermal expansion，CTE)不匹配引發且易於在半導體晶粒120的隅角上引起包封體150的裂紋和/或分層問題的熱誘導應力可有效減少。這是因為，包封體150具有更大的擴張能力(extension capability)以減少應力、避免裂紋和/或分層問題且從而改善了封裝結構的可靠性。從另一個觀點來看，如圖3所示，被倒角隅角CC沿著平行於側表面S1a、S1b、S3a或S3b的方向X的偏移量(offset)D1大於或等於約5微米且小於或等於半導體晶粒120沿著X方向的長度L1的一半；且被倒角隅角CC沿著平行於側表面S2a、S2b、S4a或S4b的方向Y的偏移量D2大於或等於約5微米且小於或等於半導體 晶粒120沿著Y方向的長度L2的一半，其中方向X垂直於方向Y，且方向Z垂直於方向X及方向Y。利用此種配置，當半導體封裝100安裝在封裝基底上時，由半導體封裝100與封裝基底之間的熱膨脹係數不匹配引發且由包封體150耐受的熱誘導應力可有效減少，從而避免包封體150的裂紋和/或分層問題且增強封裝結構的可靠性。
在一些實施例中，被倒角隅角CC的側表面CS與和所述被倒角隅角CC連接的側表面之間的外角為大於0度且小於90度。詳細地說，如圖3所示，側表面CS與側表面S1a之間的外角θ1、側表面CS與側表面S3a之間的外角θ1、側表面CS與側表面S1b之間的外角θ1、側表面CS與側表面S3b之間的外角θ1中的每一者均大於0度且小於90度。應注意，所屬領域中的技術人員應理解，側表面CS與側表面S2a之間的外角(未標出)及側表面CS與側表面S2b之間的外角(未標出)中的每一者也大於0度且小於約90度。
如圖1、圖2及圖3所示，底部填充膠層140與被倒角隅角CC的側表面CS的一部分接觸。因此，與底部填充膠層140接觸的側表面CS的所述部分通過底部填充膠層140來與包封體150間隔開。此外，包封體150與被倒角隅角CC的側表面CS的另一部分接觸。也就是說，在半導體封裝100中，被倒角隅角CC的側表面CS的一部分不與包封體150直接接觸，而被倒角隅角CC的 側表面CS的另一部分則與包封體150直接接觸。
如圖3所示，半導體晶粒120a具有由側表面S1a及側表面S4a形成的隅角Ci以及由側表面S3a及側表面S4a形成的隅角Ci；且半導體晶粒120b具有由側表面S1b及側表面S4b形成的隅角Ci以及由側表面S3b及側表面S4b形成的隅角Ci。詳細地說，如圖3所示，側表面S1a與側表面S4a之間形成直角，側表面S3a與側表面S4a之間形成直角，側表面S1b與側表面S4b之間形成直角，且側表面S3b與側表面S4b之間形成直角。因此，半導體晶粒120的隅角Ci可被稱為尖銳隅角或未被倒角隅角。應注意，用語「尖銳」在本公開通篇中指的是90°或小於90°的角度。在另一方面，用語「尖銳隅角」在本公開通篇中指的是具有90°或小於90°的角度的隅角。然而，本公開並不限於此。在一些替代實施例中，半導體晶粒120的隅角Ci可為被修圓的隅角(rounded corner)。在某些實施例中，在半導體晶粒120的製造製程期間，例如通過在單體化製程中進行雷射切割步驟或刀片切割步驟，使半導體晶粒120的隅角Ci變平滑。被修圓的隅角Ci沿著方向X的偏移量小於約5微米；且被修圓的隅角Ci沿著方向Y的偏移量小於約5微米。
此外，如圖3所示，在半導體晶粒120a中，隅角Ci由不面朝任何其他半導體晶粒(例如，半導體晶粒120b)的一個外側表面(例如，側表面S1a或側表面S3a)及面朝其他半導體晶粒 (例如，半導體晶粒120b)的一個內側表面(例如，側表面S4a)形成；且在半導體晶粒120b中，隅角Ci由不面朝任何其他半導體晶粒(例如，半導體晶粒120a)的一個外側表面(例如，側表面S1b或側表面S3b)及面朝其他半導體晶粒(例如，半導體晶粒120a)的一個內側表面(例如，側表面S4b)形成。因此，半導體晶粒120的隅角Ci可被稱為內隅角。此外，半導體晶粒120a的隅角Ci面朝半導體晶粒120b的隅角Ci。從另一觀點來看，如圖3所示，半導體晶粒120a的隅角Ci通過底部填充膠層140來與半導體晶粒120b的隅角Ci間隔開。此外，如圖3所示，底部填充膠層140與隅角Ci接觸。
如圖1、圖2及圖3所示，在半導體封裝100中，半導體晶粒120的一些部分被移除以得到被倒角隅角CC，從而提供更多空間來容納用於包封半導體晶粒120的包封體150。也就是說，半導體晶粒120的被倒角隅角CC意味著包封體150的體積變大。因此，當半導體封裝100安裝在封裝基底上時，占據半導體晶粒120的在倒角之前的外隅角區的附加包封體150能夠提供緩衝功能以利於釋放由半導體晶粒120與封裝基底之間的熱膨脹係數不匹配造成且施加在包封體150上的熱誘導應力。從而，可充分緩解包封體150的裂紋和/或分層問題，且可改善封裝結構的可靠性。
下面將參照圖4A到圖4E詳細闡述形成半導體封裝100的方法。圖4A到圖4E是示出根據本公開一些實施例的半導體封 裝100的製造製程的示意性剖視圖。在示例性實施例中，以下製造製程為晶圓級封裝製程的一部分。詳細地說，示出一個半導體封裝來代表在進行製造製程之後獲得的多個半導體封裝。也就是說，在圖4A到圖4E中示出單個封裝區，且半導體封裝100(參見圖1)是在所示的封裝區中形成。
參見圖4A，提供上面具有剝離層104的載體102。在一些實施例中，載體102為玻璃基底。然而，其他材料也可適於用作載體102的材料，只要所述材料能夠耐受後續製程、同時承載在其上形成的封裝結構即可。在一些實施例中，剝離層104形成在載體102的所示頂表面上，如圖4A所示。例如，剝離層104為在玻璃基底的頂表面上形成的光熱轉換(light-to-heat conversion，LTHC)釋放層。然而，本公開並不限於此，且其他合適的材料也可適用於剝離層104。詳細地說，剝離層104可使得在後續製程中形成在載體102上的結構能夠從載體102剝除。在一些替代實施例中，在剝離層104上塗佈緩衝層(未示出)，剝離層104被夾置在緩衝層與載體102之間，且緩衝層的頂表面還提供高的共面度。緩衝層可為由聚醯亞胺、苯並環丁烯(benzocyclobutene，BCB)、聚苯並噁唑(polybenzoxazole，PBO)、或其他合適的聚合物系介電材料製成的介電材料層或聚合物層。
然後，在載體102及剝離層104之上形成中介層110。中介層110具有第一表面110a及與第一表面110a相對的第二表面 110b。在一些實施例中，第二表面110b面對載體102。在一些實施例中，第二表面110b貼合到剝離層104。
在一些實施例中，中介層110的形成包括首先在剝離層104上形成鈍化層112。鈍化層112的材料可包含周期性介孔有機二氧化矽(periodic mesoporous organosilica，PMO)、低溫聚醯亞胺(low temperature polyimide，LTPI)、聚醯亞胺衍生物(polyimide derivative)、PBO、或其他合適的介電材料。鈍化層112可由旋轉塗佈、化學氣相沉積(chemical vapor deposition，CVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)、或類似製程形成。鈍化層112為單層或多層。在形成鈍化層112之後，在鈍化層112中形成多個導通孔114，且在多個導通孔114上形成多個導電圖案116以分別電連接到多個導通孔114。在一些實施例中，在鈍化層112中形成多個開口(未示出)，且在多個開口中形成多個導通孔114。然後在多個導通孔114上分別形成多個導電圖案116。在一些實施例中，導通孔114及導電圖案116通過雙鑲嵌製程一體地形成。在一些替代實施例中，導通孔114與導電圖案116通過單鑲嵌製程或任何其他合適的製程分開形成。在一些實施例中，如圖4A所示，鈍化層112的所示底表面及導通孔114的所示底表面被統稱為中介層110的第二表面110b。導通孔114及導電圖案116可各自包括擴散障壁層(diffusion barrier layer)及位於擴散障壁層上的導電材料。擴散障壁層可包 括由TaN、Ta、TiN、Ti、CoW或類似材料形成的一個或多個層且通過原子層沉積(atomic layer deposition，ALD)或類似製程形成，且導電材料可包括銅、鋁、鎢、銀、其組合、或類似材料且可通過CVD、物理氣相沉積(physical vapor deposition，PVD)、鍍覆製程(plating process)、或類似製程形成。導通孔114的數目及導電圖案116的數目在本公開中不受限制，且可多於或少於圖4A所繪示的數目，且可根據需求和/或設計佈局來指定。
在形成多個導電圖案116之後，在多個導電圖案116之上交替形成多個介電層118與多個導電層119，以完成中介層110的形成。在一些實施例中，如圖4A所示，多個介電層118與多個導電層119沿著與載體102的法線方向平行的方向Z依序地交替形成。詳細地說，如圖4A所示，多個導電層119被夾置在多個介電層118之間，但是多個導電層119中的最頂層的所示頂表面被多個介電層118中的最頂層暴露出，且多個導電層119中的最底層被多個介電層118中的最底層暴露出。多個導電層119中的被暴露出的最頂層起到實現與半導體晶粒120的電連接的作用。在一些實施例中，多個導電層119中的被暴露出的最頂層包括用於與半導體晶粒120連接的多個連接件結構。在一些實施例中，多個導電層119中的被暴露出的最頂層中的多個連接件結構包括多個凸塊下金屬圖案。在一些實施例中，多個導電層119中的被暴露出的最頂層中的多個連接件結構包括多個接墊。上述接墊可包 括重佈線接墊(佈線接墊)和/或凸塊接墊。在一些實施例中，多個導電層119中的被暴露出的最頂層中的多個連接件結構包括多個微凸塊。
應注意，儘管在圖4A中示出四個導電層119及四個介電層118，然而本公開並不限制這些層的數目。在一些替代實施例中，視電路設計而定，中介層110可由更多或更少的導電層119與介電層118構成。
在一些實施例中，導電層119的材料包括鋁、鈦、銅、鎳、鎢、和/或其合金。導電層119可包括擴散障壁層及位於擴散障壁層上的導電材料。擴散障壁層可包括由TaN、Ta、TiN、Ti、CoW或類似材料形成的一個或多個層且可由ALD或類似製程形成，且半導體材料可包括銅、鋁、鎢、銀、其組合、或類似材料且可通過CVD、PVD、鍍覆製程、或類似製程形成。導電層119可包括通孔和/或跡線。可在介電層118中或介電層118上形成導電層119。導電層119可通過例如電鍍、沉積和/或微影及蝕刻形成。在一些實施例中，介電層118的材料包括有機材料，例如聚醯亞胺、環氧樹脂、丙烯酸樹脂、苯酚樹脂、BCB、PBO、或任何其他合適的聚合物系介電材料。介電層118可由例如旋轉塗佈、CVD、PECVD或類似製程等合適的製作技術形成。在一些實施例中，中介層110為無矽基底。在一些實施例中，中介層110被稱為「有機中介層」。有機中介層有利於降低封裝結構的總製程成 本，這是因為有機中介層為低成本中介層。在一些實施例中，有機中介層的臨界尺寸(例如，線寬度或空間寬度)更接近多個半導體晶片中的至少一者的臨界尺寸。
在一些實施例中，中介層110為被動中介層，這表示缺少功能器件或積體電路器件。在一些實例中，此種被動中介層被稱為「無器件中介層」。在其他實施例中，中介層110為包含嵌置在介電層118中且電連接到導電層119的至少一個功能器件或積體電路器件的主動中介層。在一些實例中，此種主動中介層被稱為「含器件中介層」。在一些實施例中，功能器件包括積體主動器件、積體被動器件、或其組合。積體主動器件可包括邏輯器件、記憶器件、金屬-氧化物-半導體場效應電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)器件、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)器件、雙極接面電晶體(bipolar junction transistor，BJT)器件、SoC、類似物、或其組合。積體被動器件可包括電阻器、電容器、電感器、諧振器、濾波器、類似物、或其組合。
參照圖4B，在中介層110的第一表面110a之上提供包括半導體晶粒120a及半導體晶粒120b的至少一個半導體晶粒120。詳細地說，如圖4B所示，半導體晶粒120的前表面(例如，半導體晶粒120a的前表面Fa及半導體晶粒120b的前表面Fb)面朝中 介層110的第一表面110a。此外，如圖4B所示，每一半導體晶粒120包括設置在前表面上的多個連接件結構122。在一些實施例中，半導體晶粒120的前表面被稱為主動表面。在一些實施例中，連接件結構122為包含導電連接件122a及位於導電連接件122a上的焊料頂蓋122b的微凸塊。然而，本公開並不限於此。在一些替代實施例中，連接件結構122可為例如焊料凸塊、金凸塊、或銅凸塊等其他導電結構。在一些實施例中，導電連接件122a為銅柱、銅杆、銅接墊、或類似物。如圖4B所示，儘管出於例示目的而呈現四個連接件結構122，然而所屬領域中的技術人員可理解，連接件結構122的數目可多於或少於圖4B所繪示的數目，且可根據需求和/或設計佈局來指定。從另一個觀點來看，儘管在圖4B中為簡明起見將四個連接件結構122排列一行，然而本公開不受本文所示的實施例或圖限制，且所屬領域中的技術人員可理解，在半導體晶粒120的前表面處可提供排列成陣列的多於一個連接件結構122。
在一些實施例中，半導體晶粒120的形成包括以下步驟。首先，在半導體晶圓(未示出)中形成半導體晶粒120。例如，將半導體晶圓加工成包括多個器件區，且在形成之後，可對半導體晶圓進行測試。例如，對半導體晶圓的每一器件區的功能及性能進行探測或測試，且選擇已知良好器件並且用於隨後的加工。在一些實施例中，將半導體晶圓貼合到包括黏合膠帶(未示出)的 臨時載體或框架，且然後將半導體晶圓沿著切割線(未示出)進行單體化以形成個別的多個半導體晶粒120。在一些實施例中，將半導體晶粒120的後表面(例如，半導體晶粒120a的後表面Ba或半導體晶粒120b的後表面Bb)貼合到包括黏合膠帶的臨時載體或框架。單體化製程可為刀片切割製程或雷射切割製程。在其中半導體晶粒120a與半導體晶粒120b形成在同一半導體晶圓中的實施例中，半導體晶粒120a與半導體晶粒120b是通過同一單體化製程形成。在其中半導體晶粒120a與半導體晶粒120b形成在不同的半導體晶圓中的實施例中，半導體晶粒120a與半導體晶粒120b是通過分開且獨立的單體化製程形成。
在將半導體晶圓單體化成個別的多個半導體晶粒120之後，對多個半導體晶粒120執行倒角製程以形成多個被倒角隅角CC(例如，半導體晶粒120a中與側表面S1a及側表面S2a連接的被倒角隅角CC及與側表面S2a及側表面S3a連接的被倒角隅角CC，和/或半導體晶粒120b中與側表面S1b及側表面S2b連接的被倒角隅角CC及與側表面S2b及側表面S3b連接的被倒角隅角CC，如圖3所示)。在一些實施例中，在倒角製程期間，多個半導體晶粒120仍然經由其後表面貼合到包括黏合膠帶的臨時載體或框架。在一些實施例中，倒角製程為雷射切割製程。在一些實施例中，在倒角製程的雷射切割製程中使用的雷射具有介於約490nm到約570nm範圍內的波長。在一些實施例中，在倒角製程的 雷射切割製程中使用的雷射具有介於約10W到約20W的範圍內的功率及約3秒到約30秒的激活時間。在一些實施例中，半導體晶粒120a與半導體晶粒120b是通過同一倒角製程形成。在一些替代實施例中，半導體晶粒120a與半導體晶粒120b是通過分開且獨立的倒角製程形成。在其他實施例中，倒角製程可為刀片切割製程。
繼續參照圖4B，執行對準製程，使得每一半導體晶粒120的多個連接件結構122分別實質上對準多個導電層119中的被暴露出的最頂層中的多個連接件結構(例如接墊、凸塊下金屬圖案或凸塊)。詳細地說，如圖4B所示，每一半導體晶粒120的多個連接件結構122中的每一者以一對一關系實質上對準多個導電層119中的被暴露出的最頂層的多個連接件結構中的一者。此外，在執行對準製程之後，將半導體晶粒120配置成位於準備進行後續結合製程的位置處。
參照圖4C，執行結合製程，以將多個半導體晶粒120安裝到中介層110上。詳細地說，如圖4C所示，半導體晶粒120的多個連接件結構122結合到多個導電層119中的被暴露出的最頂層的對應的多個連接件結構以形成多個結合結構BS。在一些實施例中，結合製程為倒裝晶片結合製程。在一些實施例中，半導體晶粒120通過回焊製程(reflow process)或其他合適的製程結合在中介層110上。在一些實施例中，可在連接件結構122上應用 助焊劑(solder flux)(未示出)以便更好地黏合。
參照圖4A到圖4C，中介層110是在放置半導體晶粒120之前形成，且因此前述製程可被視為「RDL在先方法」。通過採用RDL在先方法在載體102之上形成中介層110及半導體晶粒120，後續形成的半導體封裝100可在不受扇出比率(即，晶粒面積對封裝面積的比率)限制的情况下形成。此外，由於半導體晶粒120通過倒裝晶片結合耦合到中介層110的第一表面110a，因而不需要在傳統封裝結構中為了黏合半導體器件而利用的晶粒貼合膜(die attach film，DAF)或導線上膜(film on wire，FOW)。因此，可有效減小後續形成的半導體封裝100的總厚度。
繼續參照圖4C，在多個半導體晶粒120與中介層110連接之後，在多個半導體晶粒120與中介層110之間且環繞多個黏合結構BS形成底部填充膠層140。詳細地說，如圖4C所示，在中介層110之上形成底部填充膠層140後，底部填充膠層140直接接觸被倒角隅角CC的側表面CS的一部分。底部填充膠層140可在半導體晶粒120被貼合之後通過毛細流動製程(capillary flow process)形成，或者可在半導體晶粒120被貼合之前通過合適的沉積方法形成。在一些實施例中，底部填充膠層140包括例如環氧樹脂等聚合物。
在形成底部填充膠層140之後，在中介層110之上形成包封體150以包封多個半導體晶粒120及底部填充膠層140。在這 個階段期間，多個半導體晶粒120由包封體150完全包封，而不暴露出多個半導體晶粒120的後表面(例如，半導體晶粒120a的後表面Ba及半導體晶粒120b的後表面Bb)。也就是說，在這個階段，多個半導體晶粒120不被顯露出，且被包封體150很好地保護。在一些實施例中，包封體150是通過包覆模制製程(over-molding process)形成的模制化合物。在一些替代實施例中，包封體150的材料包含環氧樹脂或其他合適的樹脂。
參照圖4C到圖4D，對包封體150進行平坦化，直到暴露出半導體晶粒120a的後表面Ba及半導體晶粒120b的後表面Bb為止。在一些實施例中，如圖4D所示，在平坦化製程(planarization process)之後，包封體150的所示頂表面與半導體晶粒120a的後表面Ba及半導體晶粒120b的後表面Bb實質上共面。可通過例如研磨製程(grinding process)或化學機械拋光(chemical mechanical polishing，CMP)製程對包封體150進行平坦化。在平坦化或研磨製程之後，可視需要執行清潔步驟以移除所產生的殘留。然而，本公開並不限於此且可通過任何其他合適的方法執行平坦化製程。
在對包封體150進行平坦化以顯露出半導體晶粒120之後，將中介層110從載體102分開，使得中介層110的第二表面110b被暴露出。詳細地說，如圖4D所示，用於與後續形成的多個導電端子162連接的多個導通孔114被暴露出。在一些實施例 中，剝離層104為光熱轉換釋放層。在使用紫外線雷射照射後，剝離層104及載體102可從上覆結構剝除並移除。應注意，剝離製程並不限於此。在一些替代實施例中可使用其他合適的方法。在一些實施例中，在移除載體102之前，將框架膠帶(未示出)貼合到半導體晶粒120a的後表面Ba及半導體晶粒120b的後表面Bb。
參照圖4E，在被暴露出的多個導通孔114上依序形成與被暴露出的多個導通孔114電連接的多個球下金屬圖案160及多個導電端子162。球下金屬圖案160可被形成用於球安裝。在一些實施例中，球下金屬圖案160的材料包括鋁、銅、鎳或其合金。在形成球下金屬圖案160之後，將導電端子162放置在球下金屬圖案160上。在一些實施例中，導電端子162為受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊。導電端子162可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似物、或其組合。在一些實施例中，通過以下方式形成導電端子162：首先通過蒸鍍、電鍍、印刷、焊料轉移、植球、或類似方式形成焊料層。一旦在結構上形成焊料層，便可執行回焊製程以將材料成型為期望的凸塊形狀。在另一個實施例中，導電端子162包括通過濺射、印刷、電鍍、化學鍍覆、CVD、或類似製程形成的金屬柱(例如銅柱)。所述金屬柱可為無焊料的且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂上形成金屬頂蓋層。 金屬頂蓋層可包含鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金合金、鎳金、類似物或其組合，且可通過鍍覆製程形成。在一些實施例中，在形成球下金屬圖案160及導電端子162之後，框架膠帶(未示出)仍貼合在半導體晶粒120a的後表面Ba及半導體晶粒120b的後表面Bb上。然而，本公開並不限於此。在一些替代實施例中，在形成球下金屬圖案160及導電端子162之後，將框架膠帶(未示出)從半導體晶粒120分開。
在形成導電端子162之後，在相鄰的封裝區之間沿著切割線區執行單體化製程以將圖4E所示整個結構切割成多個半導體封裝100。如前面所述，以上闡述的製作製程為晶圓級封裝製程的一部分，儘管圖1示出一個單體化的半導體封裝100，然而所屬領域中的技術人員應理解，在單體化製程之後也可獲得多個半導體封裝100。在一些實施例中，執行單體化製程以割穿中介層110及包封體150，如圖4E及圖1所示。單體化製程可為刀片切割製程或雷射切割製程。在一些實施例中，在單體化製程之後，貼合在半導體晶粒120a的後表面Ba及半導體晶粒120b的後表面Bb上的框架膠帶(未示出)被移除。在下一製程中，可例如根據要求將經單體化的半導體封裝100設置在封裝基底上或其他組件上。
儘管將所述方法的步驟示出及闡述為一系列動作或事件，然而應理解，此種動作或事件的次序不應被解釋為具有限制性意義。另外，並非所有所示出的製程或步驟均是實作本公開的 一個或多個實施例所必需的。
在圖1及圖3所示的半導體封裝100中，被倒角隅角CC包括一個側表面CS。然而，本公開並不限於此。在一些替代實施例中，被倒角隅角CC可包括至少兩個側表面。此外，在圖3所示的半導體封裝100中，由側表面CS、沿著側表面S1a延伸的虛擬平面、以及沿著側表面S2a延伸的虛擬平面包圍的區為三角形(即，三角形形狀T)。然而，本公開並不限於此。視被倒角隅角CC中所包括的側表面的數目而定，由被倒角隅角CC中所包括的側表面、沿著側表面S1a延伸的虛擬平面、以及沿著側表面S2a延伸的虛擬平面包圍的區從俯視圖看可呈現其他形狀。在下文中，將參照圖6到圖13闡述其他實施例。
圖6是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。在圖6中所示的半導體封裝300與在圖3中所示的半導體封裝100類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中不再對其予以贅述。下面將闡述半導體封裝300與半導體封裝100之間的不同之處。
參照圖6，在半導體封裝300中，多個半導體晶粒120的每一被倒角隅角CC包括側表面CS1及側表面CS2。也就是說，在半導體封裝300中，半導體晶粒120的被倒角隅角CC包括兩個側表面。換句話說，在半導體封裝300中，半導體晶粒120包括八個側表面。詳細地說，如圖6所示，從俯視圖來看，在半導體 晶粒120a中，側表面CS1在側表面S1a與側表面CS2之間延伸，且側表面CS2在側表面CS1與側表面S2a之間延伸。此外，如圖6所示，從俯視圖來看，側表面CS1的所示頂部邊緣與側表面CS2的所示頂部邊緣為直線邊緣。也就是說，在圖6的實施例中，被倒角半導體晶粒的至少一個隅角被倒角成得到具有直線邊緣的兩個被倒角表面。在一些實施例中，被倒角隅角CC的側表面CS1或CS2與和被倒角隅角CC連接的側表面之間的外角大於0度且小於約90度。詳細地說，如圖6所示，側表面CS1與側表面S1a之間的外角θ1大於0度且小於約90度，且側表面CS2與沿著方向X平行於側表面S1a的虛擬平面P1之間的外角θ2大於0度且小於約90度。在圖6的實施例中，外角θ1與外角θ2不同。此外，在圖6的實施例中，外角θ1小於外角θ2。利用此種配置，半導體封裝300中的半導體晶粒120的隅角被倒角成具有凸的邊緣。在某些實施例中，側表面CS1與側表面S1a之間的外角θ1大於0度且小於約45度，且側表面CS2與沿著方向X平行於側表面S1a的虛擬平面P1之間的外角θ2大於45度且小於約90度。從另一個觀點來看，在一些實施例中，側表面CS1與側表面CS2形成鈍角。如圖6所示，側表面CS1與側表面CS2之間的夾角θi為鈍角。在一些實施例中，夾角θi介於大於90°到小於180°的範圍內。
儘管僅以與側表面S1a及側表面S2a連接的被倒角隅角CC為例進行說明，然而根據以上關於圖1到圖2及圖6的說明， 所屬領域中的技術人員應理解關於與側表面S2a及側表面S3a連接的被倒角隅角CC的側表面CS1及側表面CS2、與側表面S1b及側表面S2b連接的被倒角隅角CC的側表面CS1及側表面CS2、以及與側表面S2b及側表面S3b連接的被倒角隅角CC的側表面CS1及側表面CS2的詳情或說明(例如，位置配置)。
圖7是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。在圖7中所示的半導體封裝400與在圖3中所示的半導體封裝100類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中將不再對其予以贅述。圖7中的半導體封裝400與圖3中的半導體封裝100之間的不同之處在於，被倒角隅角CC的側表面CS為彎曲的側表面。詳細地說，如圖7所示，從俯視圖來看，側表面CS的所示頂部邊緣為曲線邊緣。例如，當被倒角隅角CC中所包括的側表面的數目為無限時，與側表面S1a及側表面S2a連接的側表面、與側表面S2a及側表面S3a連接的側表面、與側表面S1b及側表面S2b連接的側表面、以及與側表面S2b及側表面S3b連接的側表面可各自被統稱為具有曲率的側表面CS。在一些實施例中，側表面CS具有以凸出方式彎曲的輪廓。
圖8是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。圖8中所示的半導體封裝500與圖6中所示的半導體封裝300類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中將不再對其予以贅述。圖8中的半導體封裝500與圖6 中的半導體封裝300之間的不同之處在於，側表面CS1與側表面S1a之間的外角θ1大於側表面CS2與和側表面S1a平行的虛擬平面P1之間的外角θ2。利用此種配置，如圖8所示，半導體封裝500中的半導體晶粒120的隅角被倒角成具有凹的邊緣。在某些實施例中，側表面CS1與側表面S1a之間的外角θ1大於45度且小於約90度，且側表面CS2與沿著方向X平行於側表面S1a的虛擬平面P1之間的外角θ2大於0度且小於約45度。從另一個觀點來看，在一些實施例中，側表面CS1與側表面CS2形成鈍角。如圖8所示，側表面CS1與側表面CS2之間的夾角θi為鈍角。在一些實施例中，夾角θi介於大於90°到小於180°的範圍內。
圖9是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。圖9中所示的半導體封裝600與圖7中所示的半導體封裝400類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中不再對其予以贅述。圖9中的半導體封裝600與圖7中的半導體封裝400之間的不同之處在於，半導體封裝600中的被倒角隅角CC的側表面CS具有以下凹方式彎曲的輪廓，而半導體封裝400中的被倒角隅角CC的側表面CS具有以凸出方式彎曲的輪廓。
在圖6所示的半導體封裝300中，被倒角隅角CC的側表面CS1或CS2與和被倒角隅角CC連接的側表面之間的外角大於0度且小於約90度。然而，本公開並不限於此。在一些替代實施 例中，被倒角隅角CC的側表面CS1或CS2與和被倒角隅角CC連接的側表面之間的外角可為90度。在下文中，將參照圖10及圖11闡述其他實施例。
圖10是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。圖10中所示的半導體封裝700與圖6中所示的半導體封裝300類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中將不再對其予以贅述。下面將闡述半導體封裝700與半導體封裝300之間的不同之處。
參照圖10，側表面CS1與側表面S1a之間的外角θ1為90度，且側表面CS2與沿著方向X平行於側表面S1a的虛擬平面P1之間的外角θ2大於0度且小於約45度。也就是說，在圖10的實施例中，外角θ1與外角θ2不同，且外角θ1大於外角θ2。利用此種配置，半導體封裝700中的半導體晶粒120的隅角被倒角成具有凹的邊緣。從另一個觀點來看，在一些實施例中，側表面CS1與側表面CS2形成鈍角。如圖10所示，側表面CS1與側表面CS2之間的夾角θi為鈍角。在一些實施例中，夾角θi介於大於45°到小於90°的範圍內。
圖11是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。圖11中所示的半導體封裝800與圖6中所示的半導體封裝300類似，因此相同的參考編號用於指代相同的或相似的部分，且本文中將不再對其予以贅述。下面將闡述半導體封裝800與半 導體封裝300之間的不同之處。
參照圖11，側表面CS1與側表面S1a之間的外角θ1大於45度且小於約90度，而側表面CS2與沿著方向X平行於側表面S1a的虛擬平面P1之間的外角為0度。也就是說，在圖11的實施例中，側表面CS1與側表面S1a之間的外角θ1不同於側表面CS2與平行於側表面S1a的虛擬平面P1之間的外角，且側表面CS1與側表面S1a之間的外角θ1大於側表面CS2與平行於側表面S1a的虛擬平面P1之間的外角。利用此種配置，半導體封裝800中的半導體晶粒120的隅角被倒角成具有凹的邊緣。換句話來說，在圖11的實施例中，側表面CS2與側表面S1a平行，且側表面CS2與沿著方向Y的側表面S2a之間的外角θ3為90度。從另一個觀點來看，在一些實施例中，側表面CS1與側表面CS2形成鈍角。如圖11所示，側表面CS1與側表面CS2之間的夾角θi為鈍角。在一些實施例中，夾角θi介於大於45°到小於90°的範圍內。
在圖10中所示的半導體封裝700或圖11中所示的半導體封裝800中，側表面CS1與和側表面CS1連接的側表面S1a之間的外角及側表面CS2與和側表面CS2連接的側表面S2a之間的外角中的一者為90度。然而，本公開並不限於此。在一些替代實施例中，側表面CS1與和側表面CS1連接的側表面S1a之間的外角及側表面CS2與和側表面CS2連接的側表面S2a之間的外角均為90度。在下文中，將參照圖12及圖13闡述其他實施例。
圖12是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。圖12中所示的半導體封裝900與圖11中所示的半導體封裝800類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中將不再對其予以贅述。下面將闡述半導體封裝900與半導體封裝800之間的不同之處。
參照圖12，側表面CS1與側表面S1a之間的外角θ1為90度，且側表面CS2與側表面Sa2之間的外角θ3為90度。也就是說，在圖12的實施例中，側表面CS1與側表面CS2垂直。利用此種配置，側表面CS1與側表面CS2形成直角。如圖12所示，側表面CS1與側表面CS2之間的夾角θi為90度的直角。從另一個觀點來看，如圖12所示，側表面CS1與側表面S1a之間的外角θ1為90度，而側表面CS2與沿著方向X平行於側表面S1a的虛擬平面P1之間的外角為0度。也就是說，在圖12的實施例中，側表面CS1與側表面S1a之間的外角θ1不同於側表面CS2與平行於側表面S1a的虛擬平面P1之間的外角，且側表面CS1與側表面S1a之間的外角θ1大於側表面CS2與平行於側表面S1a的虛擬平面P1之間的外角。利用此種配置，半導體封裝900中的半導體晶粒120的隅角被倒角成具有凹的邊緣。
圖13是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。圖13中所示的半導體封裝1000與圖11中所示的半導體封裝800類似，因此相同的參考編號用於指代相同的或相似的部 件，且本文中將不再對其予以贅述。下面將闡述半導體封裝1000與半導體封裝800之間的不同之處。
參照圖13，側表面CS1與側表面S1a之間的外角θ1為90度，且側表面CS2與側表面Sa2之間的外角θ3為90度。也就是說，在圖13的實施例中，側表面CS1與側表面CS2垂直。從另一個觀點來看，如圖13所示，側表面CS1與側表面S1a之間的外角θ1為90度，而側表面CS2與沿著方向X平行於側表面S1a的虛擬平面P1之間的外角為0度。也就是說，在圖13的實施例中，側表面CS1與側表面S1a之間的外角θ1不同於側表面CS2與平行於側表面S1a的虛擬平面P1之間的外角，且側表面CS1與側表面S1a之間的外角θ1大於側表面CS2與平行於側表面S1a的虛擬平面P1之間的外角。利用此種配置，半導體封裝1000中的半導體晶粒120的隅角被倒角成具有凹的邊緣。
繼續參照圖13，在半導體晶粒1000中，半導體晶粒120的每一被倒角隅角CC更包括側表面CS3及側表面CS4，側表面CS3在側表面CS1與側表面CS4之間延伸，且側表面CS4在側表面CS3與側表面CS2之間延伸。也就是說，在半導體封裝1000中，半導體晶粒120的被倒角隅角CC包括四個側表面。換句話說，在半導體封裝1000中，半導體晶粒120包括十二個側表面。此外，如圖13所示，側表面CS3與側表面CS4之間的外角θ4為90度。也就是說，側表面CS3與側表面CS2平行，且側表面CS4與側表 面CS1平行。然而，本公開並不限於此。在一些替代實施例中，側表面CS3與側表面CS4之間的外角θ4可大於0度小於約90度。
如圖1及圖3所示，在半導體封裝100中包括兩個半導體晶粒120。然而，本公開並不限於此。在一些替代實施例中，在半導體封裝中可包括超過兩個半導體晶粒。此外，如圖1及圖3所示，在半導體封裝100中所包括的每一半導體晶粒120包括兩個被倒角隅角CC。然而，本公開並不限於此。在一些替代實施例中，半導體封裝中所包括的半導體晶粒可包括一個被倒角隅角CC或可不包括被倒角隅角CC。在下文中，將參照圖14及圖15闡述其他實施例。
圖14是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。圖14中所示的半導體封裝1100與圖3中所示的半導體封裝100類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中將不再對其予以贅述。下面將闡述半導體封裝1100與半導體封裝100之間的不同之處。
參照圖14，在半導體封裝1100中包括半導體晶粒120a、半導體晶粒120b、半導體晶粒120c及半導體晶粒120d。應注意，當沒有必要區分半導體晶粒120a-120d時，半導體晶粒120a-120d可被統稱為半導體晶粒120。
如圖14所示，在半導體封裝1100中，將四個半導體晶粒120a-120d設置成兩列兩行的陣列。詳細地說，如圖14所示， 半導體晶粒120a面對沿著方向X位於同一列中的半導體晶粒120b及沿著方向Y位於同一行中的半導體晶粒120c；半導體晶粒120b面對沿著方向X位於同一列中的半導體晶粒120a及沿著方向Y位於同一行中的半導體晶粒120d；半導體晶粒120c面對沿著方向X位於同一列中的半導體晶粒120d及沿著方向Y位於同一行中的半導體晶粒120a；且半導體晶粒120d面對沿著方向X位於同一列中的半導體晶粒120c及沿著方向Y位於同一行中的半導體晶粒120b。因此，在半導體封裝1100中，半導體晶粒120a的側表面S1a-S2a、半導體晶粒120b的側表面S1b-S2b、半導體晶粒120c的側表面S1c-S2c、及半導體晶粒120d的側表面S1d-S2d可被稱為外側表面；且半導體晶粒120a的側表面S3a-S4a、半導體晶粒120b的側表面S3b-S4b、半導體晶粒120c的側表面S3c-S4c、及半導體晶粒120d的側表面S3d-S4d可被稱為內側表面。也就是說，在半導體封裝1100中，每一半導體晶粒120包括兩個外側表面及兩個內側表面。利用此種配置，在半導體封裝1100中，多個半導體晶粒120中的每一者可包括一個被倒角隅角CC及三個隅角Ci。詳細地說，以半導體晶粒120a為例，被倒角隅角CC與外側表面S1a及外側表面S2a連接，且三個隅角Ci分別由外側表面S1a及內側表面S4a、由內側表面S4a及內側表面S3a、以及由內側表面S3a及外側表面S2a形成。此外，如圖14所示，多個半導體晶粒120中的一者的被倒角隅角CC不面朝多個半導體晶粒120中的 其他半導體晶粒，而多個半導體晶粒120中的一者的每一隅角Ci面朝多個半導體晶粒120中的其他半導體晶粒的對應隅角Ci。
圖15是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。圖15所示的半導體封裝1200與圖14所示的半導體封裝1100類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中將不再對其予以贅述。下面將闡述半導體封裝1200與半導體封裝1100之間的不同之處。
參照圖15，在半導體封裝1200中更包括半導體晶粒130a及半導體晶粒130b。應注意，當沒有必要區分半導體晶粒130a-130b時，半導體晶粒130a-130b可被統稱為半導體晶粒130。
如圖15所示，在半導體封裝1200中，將六個半導體晶粒120a-120d及130a-130b設置成兩列三行的陣列。詳細地說，如圖15所示，半導體晶粒120a面對沿著方向X位於同一列中的半導體晶粒130a、及沿著方向Y位於同一行中的半導體晶粒120c；半導體晶粒120b面對沿著方向X位於同一列中的半導體晶粒130a、及沿著方向Y位於同一行中的半導體晶粒120d；半導體晶粒120c面對沿著方向X位於同一列中的半導體晶粒130b、及沿著方向Y位於同一行中的半導體晶粒120a；半導體晶粒120d面對沿著方向X位於同一列中的半導體晶粒130b、及沿著方向Y位於同一行中的半導體晶粒120b；且半導體晶粒130a面對沿著方向Y位於同一行中的半導體晶粒130b。因此，在半導體封裝1200中， 半導體晶粒120a、120b、120c及120d可被稱為外半導體晶粒，因為半導體晶粒120a、120b、120c及120d中的每一者均有兩個相鄰的側表面(例如，圖14中所示的半導體晶粒120a的側表面S1a及側表面S1b)不面對陣列中的另一個半導體晶粒；而半導體晶粒130a及130b可被稱為內半導體晶粒，因為半導體晶粒130a及130b中的每一者均只有一個側表面不面對陣列中的另一個半導體晶粒。如圖15所示，每一外半導體晶粒120a、120b、120c、120d具有一個被倒角隅角CC，而每一內半導體晶粒130設置有四個隅角Ci且沒有任何被倒角隅角。
在半導體封裝100-1200中的每一者中，多個被倒角隅角CC具有相同的配置。然而，本公開並不限於此。在一些替代實施例中，半導體封裝中所包括的多個被倒角隅角可具有不同的配置。舉例來說，參照圖16，在半導體封裝1300中，與側表面S1a及側表面S2a連接的被倒角隅角CC的配置、與側表面S2a及側表面S3a連接的被倒角隅角CC的配置、與側表面S1b及側表面S2b連接的被倒角隅角CC的配置、以及與側表面S2b及側表面S3b連接的被倒角隅角CC的配置彼此不同。
在圖1及圖3所示的半導體晶粒120中，被倒角隅角CC的側表面CS與後表面及前表面直接接觸。然而，本公開並不限於此。在一些替代實施例中，被倒角隅角CC的側表面CS與後表面直接接觸，但不與前表面接觸。在下文中，將參照圖17及圖18 闡述其他實施例。
圖17是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。圖18是根據本公開一些替代實施例的半導體封裝的簡化俯視圖。具體來說，圖17是沿著圖18的線I-I’截取的剖視圖。為使圖示簡明及清晰起見，在圖18的簡化俯視圖中省略了一些元件，且這些元件可能不位於相同的平面中。圖17及圖18中所示的半導體封裝1400與圖1及圖3中所示的半導體封裝100類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中將不再對其予以贅述。下面將闡述半導體封裝1400與半導體封裝100之間的不同之處。
參照圖17及圖18，在半導體晶粒120a中，側表面CS在其所示的頂部邊緣處連接後表面Ba，但不在其所示的底部邊緣處連接前表面Fa；且在半導體晶粒120b中，側表面CS在其所示的頂部邊緣處連接後表面Bb，但不在其所示的底部邊緣處連接前表面Fb。也就是說，在半導體封裝1400中，被倒角隅角CC直接接觸後表面(例如，後表面Ba或後表面Bb)，但不接觸前表面(例如，前表面Fa或前表面Fb)。在一些實施例中，在半導體封裝1400中，被倒角隅角CC沿著方向Z的深度D大於或等於約5微米且小於半導體晶粒120沿著方向Z的高度H。從另一個觀點來看，如圖18所示，由兩個外側表面(例如，側表面S1a及側表面S2a、側表面S2a及側表面S3a、側表面S1b及側表面S2b、或側表面 S2b及側表面S3b)形成的外隅角Co仍在半導體晶粒120中。也就是說，在半導體封裝1400中，由半導體晶粒120的兩個外側表面形成的外隅角Co被局部地倒角。換句話說，在半導體封裝1400中，被倒角隅角CC是通過部分地移除外隅角Co形成的。
此外，如圖17及圖18所示，在半導體封裝1400中，被倒角隅角CC被包封體150完全包封而不接觸底部填充膠層140。然而，本公開並不限於此。在一些替代實施例中，在半導體封裝1400中，被倒角隅角CC的側表面CS的一部分與底部填充膠層140直接接觸，而被倒角隅角CC的側表面CS的另一部分與包封體150直接接觸。
在一些實施例中，半導體封裝1400的半導體晶粒120通過雷射切割製程進行倒角。在一些替代實施例中，半導體封裝1400的半導體晶粒120通過刀片切割製程進行倒角，這將在下面參照圖19A到圖19D進行詳細闡述。圖19A到圖19D是示出根據本公開一些實施例的半導體晶粒的製造製程的簡化俯視圖。為使圖示簡明及清晰起見，在圖19A到圖19D的簡化俯視圖中省略了一些元件，且這些元件可能不位於相同的平面中。
參照圖19A，將經單體化的多個半導體晶粒120上下倒置且放置在膠帶框架F上以進行進一步加工。在一些實施例中，半導體晶粒120的連接件結構122(用虛線示出)貼合到膠帶框架F。應注意，儘管為簡明起見在圖19A中示出四個半導體晶粒120， 然而本公開不受本文中所示的實施例或圖限制，且所屬領域中的技術人員可理解，可在膠帶框架F上設置排列成陣列的超過四個半導體晶粒120。如圖19A所示，儘管出於例示目的呈現十二個連接件結構122，然而所屬領域中的技術人員可理解，連接件結構122的數目可多於或少於圖19A中所繪示的數目，且可根據需求和/或設計佈局來指定。
參照圖19B，將放置在膠帶框架F上的多個半導體晶粒120旋轉角度θr。在一些實施例中，角度θr大於0度且小於約90度。在一些實施例中，如圖19B所示，將多個半導體晶粒120順時針方向旋轉。然而，本公開並不限於此。在一些替代實施例中，將多個半導體晶粒120逆時針方向旋轉。在一些實施例中，由用於對膠帶框架F進行旋轉的旋轉機構執行半導體晶粒120的旋轉過程。
參照圖19C，在對多個半導體晶粒120進行旋轉之後，使用刀片B對多個半導體晶粒120進行倒角以得到多個被倒角隅角CC。在這個階段，側表面CS和與側表面CS連接的側表面(例如，如圖18所示的側表面S1a)之間的外角θ1實質上等於角度θr。
參照圖19D，將多個半導體晶粒120進一步順時針方向旋轉90度，且然後使用刀片B對多個半導體晶粒120進行倒角以使每一半導體晶粒120具有兩個被倒角隅角CC。在這個階段，側表面CS和與側表面CS連接的側表面(例如，如圖18所示的側 表面S3a)之間的外角θ1實質上等於角度θr。
圖20是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。圖20中所示的半導體封裝1500與圖1中所示的半導體封裝100類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中將不再對其予以贅述。圖20中的半導體封裝1500與圖1中的半導體封裝100之間的不同之處在於，半導體封裝100的中介層110為有機中介層，而半導體封裝1500的中介層1510為矽中介層。矽中介層有利於將一個或多個被動器件(例如，電容器)積體到封裝結構中。在一些實施例中，根據設計要求將所述一個或多個被動器件嵌置及隱埋在矽中介層中。
在一些實施例中，中介層1510包括基底1512、多個基底穿孔1514及導電結構1516。基底1512可包含例如矽等元素半導體。基底1512可根據需要進行摻雜。基底穿孔1514(在一些實例中也被稱為“矽穿孔”)從基底1512的一側(例如，前側)朝基底1512的另一側(例如，後側)延伸。
在一些實施例中，導電結構1516視需要設置在基底1512之上。在一些實施例中，導電結構1516包括多個介電層及嵌置在多個介電層中的多個導電特徵。導電特徵包括金屬線、金屬通孔、金屬接墊和/或金屬連接件。在一些實施例中，每一導電特徵的材料包括Cu、Al、Ti、Ta、W、Ru、Co、Ni、類似材料、或其組合。在一些實施例中，晶種層和/或障壁層可設置在每一導電特徵與相 鄰的介電層之間。晶種層可包含Ti/Cu。障壁層可包含Ta、TaN、Ti、TiN、CoW、或其組合。在一些實施例中，每一介電層的材料包括氧化矽、氮化矽、氮氧化矽、碳氧化矽(SiOC)、類似材料、或其組合。可在兩個相鄰的介電層之間夾置蝕刻停止層。導電結構1516的介電層可根據需要由聚合物層或絕緣層代替。在一些實施例中，每一聚合物層包含感光性材料，例如PBO、聚醯亞胺(PI)、BCB、類似材料、或其組合。
在一些實施例中，中介層1510為主動中介層，包含導電結構1516中所包括的至少一個功能器件或積體電路器件。在一些實例中，此種主動中介層被稱為「含器件矽中介層」。在一些實施例中，功能器件包括主動器件、被動器件、或其組合。功能器件包括，例如但不限於，電晶體、電容器、電阻器、二極體、光電二極體、熔絲器件和/或其他類似的組件。在其他實施例中，中介層1510為被動中介層，這表示缺少功能器件或積體電路器件。在一些實例中，此種被動器件被稱為「無器件矽中介層」。
在一些實施例中，如圖20所示，半導體晶粒120的多個連接件結構122結合到位於中介層1510的表面1510a(即，所示的頂表面)處的導電結構1516的被暴露出的多個導電特徵，以實現半導體晶粒120與中介層1510之間的電連接。在一些實施例中，如圖20所示，多個球下金屬圖案160及多個導電端子162佈置在中介層1510的與表面1510a相對的表面1510b(即，所示的 底表面)上。此外，在一些實施例中，如圖20所示，多個球下金屬圖案160及多個導電端子162與表面1510b處的被暴露出的多個基底穿孔1514電連接。
圖21是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。詳細地說，圖21示出根據一些實施例結合圖1到圖4E所述的半導體封裝100的應用。參照圖21，半導體封裝1600包括半導體封裝100、封裝基底SUB、底部填充膠層UF、多個導電端子CT、加強環SR及黏合層AD1。
如圖21所示，半導體封裝100安裝在封裝基底SUB上。在一些實施例中，封裝基底SUB為印刷電路板(printed circuit board，PCB)或類似物。在一些實施例中，封裝基底SUB被稱為電路基底。在一些實施例中，封裝基底SUB包括嵌置在封裝基底SUB中的多個佈線圖案(routing pattern)RP。在一些實施例中，多個佈線圖案RP相互內連。也就是說，多個佈線圖案RP相互電連接。如圖21所示，封裝基底SUB具有表面S1(即，所示的頂表面)及與表面S1相對的表面S2(即，所示的底表面)。在一些實施例中，多個佈線圖案RP中的一些在表面S1處被暴露出，且多個佈線圖案RP中的一些在表面S2處被暴露出。此外，如圖21所示，半導體封裝100通過多個導電端子162結合到封裝基底SUB。舉例來說，半導體封裝100的多個導電端子162與在封裝基底SUB的表面S1處被暴露出的多個佈線圖案RP進行實體接 觸，以實現半導體封裝100與封裝基底SUB之間的電連接。在一些實施例中，在將多個導電端子162貼合到封裝基底SUB的多個佈線圖案RP之後，可執行回焊製程以對多個導電端子162進行重新造型。在一些實施例中，半導體封裝100通過倒裝晶片結合貼合到封裝基底SUB。換句話說，將半導體封裝100放置成使得中介層110的第二表面110b面朝封裝基底SUB。應注意，儘管圖21示出僅半導體封裝100貼合到封裝基底SUB，然而本公開不限於此。在一些替代實施例中，其他組件也可貼合到封裝基底SUB。
在一些實施例中，在半導體封裝100與封裝基底SUB之間設置底部填充膠層UF。例如，底部填充膠層UF包繞或包封半導體封裝100的多個導電端子162。由於底部填充膠層UF，半導體封裝100與封裝基底SUB之間的結合強度得到增強，從而改善半導體封裝1600的可靠性。在一些實施例中，底部填充膠層UF還覆蓋半導體封裝100的每一側壁的一些部分。在一些實施例中，底部填充膠層UF的材料與針對半導體封裝100提到的底部填充膠層140的材料類似。因此，本文中將不再對底部填充膠層UF予以贅述。
在一些實施例中，在封裝基底SUB的表面S2上設置多個導電端子CT。在一些實施例中，導電端子CT為焊料球、球柵陣列(BGA)球、或類似物。在一些實施例中，導電端子CT由例如Sn、Pb、Ag、Cu、Ni、Bi、或其合金等具有低電阻率的導電材 料製成。在一些實施例中，多個導電端子CT與在封裝基底SUB的表面S2處被暴露出的多個佈線圖案RP實體接觸。
在一些實施例中，加強環SR通過黏合層AD1黏合在封裝基底SUB上。在一些實施例中，加強環SR在例如俯視圖或仰視圖等平面圖中具有四邊形環狀形狀，然而本公開並不限於此。在一些替代實施例中，加強環的圖案可根據各種設計來設計。應注意，加強環SR貼合在封裝基底SUB上且環繞半導體封裝100來束縛(constrain)封裝基底SUB，以防止可能由封裝裝配、可靠性測試或現場操作(field operation)期間的熱循環(thermal cycling)造成的封裝基底SUB翹曲或相對於半導體封裝100的其他移動。晶粒或封裝中的翹曲及應力可導致晶粒性能劣化或者封裝失效。
在一些實施例中，加強環SR由剛性但仍具有柔性的材料形成。在一個示例性實施例中，加強環SR由例如鋼、不銹鋼、銅、鋁、銅鎢、類似材料、或其組合等具有高導熱率(k)的金屬材料形成。在另一個實施例中，加強環SR包含陶瓷材料。在再一個實施例中，加強環SR包含含矽的材料。在又一個實施例中，加強環SR包含複合合金。在又一個實施例中，加強環SR包含塑料材料。在本實施例中，加強環SR的材料通常被選擇成具有與封裝基底SUB相同或足夠接近的熱膨脹係數的材料，以對封裝基底SUB施加反作用力且將半導體封裝1600的拱曲(bow)減小到業內所接 受的容差內。舉例來說，加強環SR的熱膨脹係數小於25ppm/℃，例如17ppm/℃，且封裝基底SUB的熱膨脹係數為介於8ppm/℃到25ppm/℃的範圍內，例如17ppm/℃。在一些實施例中，黏合層AD1包括任何合適的黏合劑、環氧樹脂、晶粒貼合膜(DAF)、或類似物。作為另外一種選擇，黏合層AD1可為導熱材料。
如圖21所示，加強環SR的表面S3(即，所示的頂表面)高於半導體晶粒120a的後表面Ba及半導體晶粒120b的後表面Bb。然而，本公開並不限於此。在一些替代實施例中，加強環SR的表面S3可低於半導體晶粒120a的後表面Ba及半導體晶粒120b的後表面Bb，或者可在側向上對準半導體晶粒120a的後表面Ba及半導體晶粒120b的後表面Bb。
在傳統半導體封裝中，在熱循環期間由於半導體晶粒(例如，CTE=3ppm/℃)與封裝基底(例如，CTE≧14ppm/℃)之間的熱膨脹係數不匹配而造成的應力可施加在半導體晶粒的外隅角處的包封體上，從而引發包封體的裂紋和/或分層問題。有鑒於此，通過在半導體晶粒120的外隅角處佈置被倒角隅角CC以提供更多空間來容納包封體150，占據半導體晶粒120的在倒角之前的外隅角區的附加包封體150能夠提供緩衝功能以利於釋放由於半導體晶粒120與封裝基底SUB之間的熱膨脹係數不匹配造成的熱誘導應力。從而，可充分地緩解包封體150的裂紋和/或分層問題，且可改善半導體封裝1600的可靠性。
儘管半導體封裝1600包括結合圖1到圖4E所闡述的半導體封裝100，然而所屬領域中的技術人員應理解，可使用結合圖5所闡述的半導體封裝200、結合圖6所闡述的半導體封裝300、結合圖7所闡述的半導體封裝400、結合圖8所闡述的半導體封裝500、結合圖9所闡述的半導體封裝600、結合圖10所闡述的半導體封裝700、結合圖11所闡述的半導體封裝800、結合圖12所闡述的半導體封裝900、結合圖13所闡述的半導體封裝1000、結合圖14所闡述的半導體封裝1100、結合圖15所闡述的半導體封裝1200、結合圖16所闡述的半導體封裝1300、結合圖17到圖18所闡述的半導體封裝1400、或結合圖20所闡述的半導體封裝1500來代替半導體封裝100。
圖22是根據本公開一些替代實施例的半導體封裝的示意性剖視圖。圖22中所示的半導體封裝1700與圖21中所示的半導體封裝1600類似，因此相同的參考編號用於指代相同的或相似的部件，且本文中將不再對其予以贅述。下面將闡述半導體封裝1700與半導體封裝1600之間的不同之處。
參照圖22，半導體封裝1700包括蓋層LL、黏合層AD2及熱界面材料(TIM)層TL。在一些實施例中，蓋層LL通過黏合層AD2黏合在加強環SR上。蓋層LL可耦合到加強環SR以提高加強環SR的剛性，從而減小半導體封裝1700的翹曲。另外，蓋層LL可上覆在半導體封裝100的多個半導體晶粒120上以防止 電磁干擾(electromagnetic interference，EMI)。在一些實施例中，蓋層LL由例如鋼、不銹鋼、銅、鋁、銅鎢、類似材料、或其組合等具有高導熱率(k)的金屬材料形成。在另一個實施例中，蓋層LL包含陶瓷材料。在再一個實施例中，蓋層LL包含含矽的材料。在又一個實施例中，蓋層LL包含複合合金。在又一個實施例中，蓋層LL包含塑料材料。在一些其他實施例中，蓋層LL為單一連續材料。在另一個實施例中，蓋層LL包括可為相同材料或不同材料的多個塊件(pieces)。在一些實施例中，蓋層LL與加強環SR具有相同的材料。在一些替代實施例中，蓋層LL與加強環SR具有不同的材料。在一些實施例中，黏合層AD2的材料與針對半導體封裝1600所述的黏合層AD1的材料類似。因此，本文將不再對黏合層AD2予以贅述。
在一些實施例中，TIM層TL位於半導體封裝100與蓋層LL之間以進行散熱。在一些實施例中，TIM層TL是在將蓋層LL貼合在加強環SR上之前形成在半導體封裝100上。在一些實施例中，TIM層TL的材料包括Ag、Cu、Sn、In、碳奈米管(carbon nanotube，CNT)、石墨、或類似材料。在此種情形中，TIM層TL的導熱率(k)介於約10Wm-1K-1到約30Wm-1K-1的範圍內，例如為約10Wm-1K-1。在一些替代實施例中，TIM層TL的材料包括聚合物材料、焊料膏(solder paste)、銦焊料膏(indium solder paste)、或類似材料。在此種替代情形中，TIM層TL的導熱率(k)介於 約0.1Wm-1K-1到約10Wm-1K-1的範圍內，例如為約5Wm-1K-1。在一些實施例中，半導體封裝100的半導體晶粒120可能會捕捉熱量而成為半導體封裝1700中的熱點。因此，TIM層TL對半導體晶粒120與蓋層LL進行熱耦合以將熱量從半導體晶粒120散失到蓋層LL。
在本實施例中，蓋層LL與加強環SR是通過黏合層AD2進行連接的各自獨立的元件。然而，本公開並不限於此。在一些替代實施例中，蓋層LL與加強環SR可由相同的材料形成一體。舉例來說，參照圖23，在半導體封裝1800中，蓋L可被看作形成為一體的蓋層與加強環，其通過黏合層AD1黏合在封裝基底SUB上。此外，在半導體封裝1800中，TIM層TL位於半導體封裝100與蓋L之間。
根據實施例，一種半導體封裝包括中介層、半導體晶粒、底部填充膠層及包封體。半導體晶粒設置在中介層之上且與中介層電連接，其中半導體晶粒具有前表面、後表面、第一側表面及第二側表面，後表面與前表面相對，第一側表面及第二側表面與前表面及後表面連接，且半導體晶粒包括與後表面、第一側表面及第二側表面連接的被倒角隅角，被倒角隅角包括至少一個側表面。底部填充膠層設置在半導體晶粒的前表面與中介層之間。包封體在側向上包封半導體晶粒及底部填充膠層，其中包封體與半導體晶粒的被倒角隅角接觸。在一些實施例中，所述被倒角隅角 沿著平行於所述第一側表面的第一方向的第一偏移量大於或等於約5微米且小於或等於所述半導體晶粒的第一長度的一半，且所述被倒角隅角沿著平行於所述第二側表面的第二方向的第二偏移量大於或等於約5微米且小於或等於所述半導體晶粒的第二長度的一半。在一些實施例中，所述被倒角隅角的所述至少一個側表面包括第三側表面及第四側表面，所述第三側表面在所述第一側表面與所述第四側表面之間延伸，所述第四側表面在所述第三側表面與所述第二側表面之間延伸，所述第三側表面與所述第一側表面之間的外角大於0度且小於約90度，且所述第四側表面與平行於所述第一側表面的虛擬平面之間的外角大於0度且小於約90度。在一些實施例中，所述第三側表面與所述第一側表面之間的所述外角和所述第四側表面與平行於所述第一側表面的所述虛擬平面之間的所述外角相同。在一些實施例中，所述第三側表面與所述第一側表面之間的所述外角和所述第四側表面與平行於所述第一側表面的所述虛擬平面之間的所述外角不同。在一些實施例中，所述被倒角隅角的所述至少一個側表面包括第三側表面及第四側表面，所述第三側表面連接所述第一側表面與所述第四側表面，所述第一側表面與所述第三側表面之間的外角和所述第四側表面與所述第二側表面之間的外角中的至少一者為約90度。在一些實施例中，所述被倒角隅角的所述至少一個側表面包括彎曲的側表面。在一些實施例中，所述彎曲的側表面具有凹的輪廓或凸 的輪廓。在一些實施例中，所述底部填充膠層接觸所述被倒角隅角的所述至少一個側表面。
根據實施例，一種半導體封裝包括中介層、多個半導體晶粒、第一底部填充膠層及包封體。多個半導體晶粒設置在中介層之上且與中介層電連接，其中多個半導體晶粒中的每一者具有前表面、後表面、第一側表面及第二側表面，後表面與前表面相對，前表面面朝中介層，第一側表面及第二側表面與前表面及後表面連接，且多個半導體晶粒中的至少一個半導體晶粒包括與後表面、第一側表面及第二側表面連接的被倒角外隅角，所述至少一個半導體晶粒的第一側表面及第二側表面不面朝其他半導體晶粒，被倒角外隅角包括至少一個側表面。第一底部填充膠層設置在多個半導體晶粒之間以及多個半導體晶粒與中介層之間。包封體在側向上包封多個半導體晶粒及第一底部填充膠層。在一些實施例中，所述被倒角外隅角沿著平行於所述第一側表面的第一方向的第一偏移量大於或等於約5微米且小於或等於所述至少一個半導體晶粒的第一長度的一半，且所述被倒角外隅角沿著平行於所述第二側表面的第二方向的第二偏移量大於或等於約5微米且小於或等於所述至少一個半導體晶粒的第二長度的一半。在一些實施例中，所述半導體封裝更包括：電路基底；多個第一導電端子，設置在所述電路基底上且電連接到所述電路基底；多個第二導電端子，設置在所述電路基底上且電連接到所述電路基底，其 中所述中介層經由所述多個第一導電端子電連接到所述電路基底，且所述多個第一導電端子與所述多個第二導電端子設置在所述電路基底的相對側上；以及第二底部填充膠層，設置在所述中介層與所述電路基底之間，其中所述第二底部填充膠層包封所述多個第一導電端子。在一些實施例中，所述半導體封裝更包括：加強環，設置在所述電路基底上，以環繞所述多個半導體晶粒。在一些實施例中，所述半導體封裝更包括：蓋層，黏合在所述加強環上且上覆在所述多個半導體晶粒上；以及熱界面材料(TIM)層，至少設置在所述多個半導體晶粒與所述蓋層之間。在一些實施例中，所述被倒角外隅角的所述至少一個側表面包括第三側表面及第四側表面，所述第三側表面連接所述第一側表面與所述第四側表面，且所述第三側表面與所述第四側表面之間形成鈍角。在一些實施例中，所述被倒角外隅角的所述至少一個側表面包括第三側表面及第四側表面，所述第三側表面連接所述第一側表面與所述第四側表面，且所述第三側表面與所述第四側表面之間形成直角。在一些實施例中，所述被倒角外隅角的所述至少一個側表面包括彎曲的側表面。
根據實施例，一種半導體封裝包括中介層、第一半導體晶粒、第二半導體晶粒、底部填充膠層及包封體。第一半導體晶粒設置在中介層之上且與中介層電連接，其中第一半導體晶粒具有第一側表面、第二側表面及第三側表面，第一半導體晶粒包括 第一被倒角隅角及第一隅角，第一被倒角隅角與第一側表面及第二側表面連接，且第一隅角與第一側表面及第三側表面連接。第二半導體晶粒設置在第一半導體晶粒旁邊且與中介層電連接，其中第二半導體晶粒具有第四側表面、第五側表面及第六側表面，第二半導體晶粒包括第二被倒角隅角及第二隅角，第二被倒角隅角與第四側表面及第五側表面連接，第二隅角與第四側表面及第六側表面連接，且第六側表面面朝第三側表面。底部填充膠層設置在第一半導體晶粒與第二半導體晶粒之間、第一半導體晶粒與中介層之間、以及第二半導體晶粒與中介層之間。包封體在側向上包封第一半導體晶粒、第二半導體晶粒及底部填充膠層，其中包封體接觸第一被倒角隅角及第二被倒角隅角。在一些實施例中，所述第一側表面與所述第三側表面之間以及所述第四側表面與所述第六側表面之間形成直角。在一些實施例中，所述底部填充膠層接觸所述第一被倒角隅角及所述第二被倒角隅角。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員更應認識到，此種等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及 變更。
100:半導體封裝
120、120a、120b:半導體晶粒
140:底部填充膠層
150:包封體
Ba、Bb:後表面
CC:被倒角隅角
Ci:隅角
CS、S1a、S1b、S1c、S1d、S2a、S2b、S2c、S2d、S3a、S3b、S3c、S3d、S4a、S4b、S4c、S4d:側表面
D1、D2:偏移量
L1、L2:長度
T:三角形形狀
X、Y、Z:方向
θ1:外角

Claims (8)

  1. 一種半導體封裝，包括：中介層；半導體晶粒，設置在所述中介層之上且與所述中介層電連接，其中所述半導體晶粒具有前表面、後表面、第一側表面及第二側表面，所述後表面與所述前表面相對，所述第一側表面及所述第二側表面與所述前表面及所述後表面連接，且所述半導體晶粒包括與所述後表面、所述第一側表面及所述第二側表面連接的被倒角隅角，所述被倒角隅角包括至少一個側表面，其中所述被倒角隅角沿著平行於所述第一側表面的第一方向的第一偏移量大於或等於約5微米且小於或等於所述半導體晶粒的第一長度的一半，且所述被倒角隅角沿著平行於所述第二側表面的第二方向的第二偏移量大於或等於約5微米且小於或等於所述半導體晶粒的第二長度的一半；底部填充膠層，設置在所述半導體晶粒的所述前表面與所述中介層之間；以及包封體，在側向上包封所述半導體晶粒及所述底部填充膠層，其中所述包封體接觸所述半導體晶粒的所述被倒角隅角。
  2. 如請求項1所述的半導體封裝，其中所述被倒角隅角的所述至少一個側表面包括第三側表面及第四側表面，所述第三側表面在所述第一側表面與所述第四側表面之間延伸，所述第四側表面在所述第三側表面與所述第二側表面之間延伸，所述第三 側表面與所述第一側表面之間的外角大於0度且小於約90度，且所述第四側表面與平行於所述第一側表面的虛擬平面之間的外角大於0度且小於約90度。
  3. 如請求項1所述的半導體封裝，其中所述被倒角隅角的所述至少一個側表面包括彎曲的側表面。
  4. 一種半導體封裝，包括：中介層；多個半導體晶粒，設置在所述中介層之上且與所述中介層電連接，其中所述多個半導體晶粒中的每一者具有前表面、後表面、第一側表面及第二側表面，所述後表面與所述前表面相對，所述前表面面朝所述中介層，所述第一側表面及所述第二側表面與所述前表面及所述後表面連接，且所述多個半導體晶粒中的至少一個半導體晶粒包括與所述後表面、所述第一側表面及所述第二側表面連接的被倒角外隅角，所述至少一個半導體晶粒的所述第一側表面及所述第二側表面不面朝其它半導體晶粒，所述被倒角外隅角包括至少一個側表面，其中所述被倒角外隅角沿著平行於所述第一側表面的第一方向的第一偏移量大於或等於約5微米且小於或等於所述至少一個半導體晶粒的第一長度的一半，且所述被倒角外隅角沿著平行於所述第二側表面的第二方向的第二偏移量大於或等於約5微米且小於或等於所述至少一個半導體晶粒的第二長度的一半；第一底部填充膠層，設置在所述多個半導體晶粒之間以及所 述多個半導體晶粒與所述中介層之間；以及包封體，在側向上包封所述多個半導體晶粒及所述第一底部填充膠層。
  5. 如請求項4所述的半導體封裝，其中所述被倒角外隅角的所述至少一個側表面包括第三側表面及第四側表面，所述第三側表面連接所述第一側表面與所述第四側表面，且所述第三側表面與所述第四側表面之間形成鈍角。
  6. 如請求項4所述的半導體封裝，其中所述被倒角外隅角的所述至少一個側表面包括第三側表面及第四側表面，所述第三側表面連接所述第一側表面與所述第四側表面，且所述第三側表面與所述第四側表面之間形成直角。
  7. 一種半導體封裝，包括：中介層；第一半導體晶粒，設置在所述中介層之上且與所述中介層電連接，其中所述第一半導體晶粒具有第一側表面、第二側表面及第三側表面，所述第一半導體晶粒包括第一被倒角隅角及第一隅角，所述第一被倒角隅角與所述第一側表面及所述第二側表面連接，且所述第一隅角與所述第一側表面及所述第三側表面連接；第二半導體晶粒，設置在所述第一半導體晶粒旁邊且與所述中介層電連接，其中所述第二半導體晶粒具有第四側表面、第五側表面及第六側表面，所述第二半導體晶粒包括第二被倒角隅角及第二隅角，所述第二被倒角隅角與所述第四側表面及所述第五 側表面連接，所述第二隅角與所述第四側表面及所述第六側表面連接，且所述第六側表面面朝所述第三側表面；底部填充膠層，設置在所述第一半導體晶粒與所述第二半導體晶粒之間、所述第一半導體晶粒與所述中介層之間、以及所述第二半導體晶粒與所述中介層之間；以及包封體，在側向上包封所述第一半導體晶粒、所述第二半導體晶粒及所述底部填充膠層，其中所述包封體接觸所述第一被倒角隅角及所述第二被倒角隅角。
  8. 如請求項7所述的半導體封裝，其中所述底部填充膠層接觸所述第一被倒角隅角及所述第二被倒角隅角。
TW110118092A 2021-03-25 2021-05-19 半導體封裝 TWI752881B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/213,184 US11574861B2 (en) 2021-03-25 2021-03-25 Semiconductor package
US17/213,184 2021-03-25

Publications (2)

Publication Number Publication Date
TWI752881B true TWI752881B (zh) 2022-01-11
TW202238753A TW202238753A (zh) 2022-10-01

Family

ID=80809387

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110118092A TWI752881B (zh) 2021-03-25 2021-05-19 半導體封裝

Country Status (3)

Country Link
US (2) US11574861B2 (zh)
CN (1) CN114765148A (zh)
TW (1) TWI752881B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3109466B1 (fr) * 2020-04-16 2024-05-17 St Microelectronics Grenoble 2 Dispositif de support d’une puce électronique et procédé de fabrication correspondant
US11574861B2 (en) * 2021-03-25 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
US11854929B2 (en) * 2021-08-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
CN116403918B (zh) * 2023-06-08 2023-11-03 甬矽电子(宁波)股份有限公司 封装结构和封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200822318A (en) * 2006-11-14 2008-05-16 Walton Advanced Eng Inc Memory module for prevent weldings of solder balls from crack
TW200903611A (en) * 2007-07-10 2009-01-16 United Microelectronics Corp Die seal ring and wafer having the same
TW201631648A (zh) * 2013-11-13 2016-09-01 Toshiba Kk 半導體晶片之製造方法、半導體晶片及半導體裝置
TW202109820A (zh) * 2019-08-27 2021-03-01 台灣積體電路製造股份有限公司 晶粒堆疊結構
TWI720822B (zh) * 2019-10-17 2021-03-01 台灣積體電路製造股份有限公司 半導體封裝及其製造製程

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9508660B2 (en) * 2015-02-10 2016-11-29 Intel Corporation Microelectronic die having chamfered corners
TWI669789B (zh) * 2016-04-25 2019-08-21 矽品精密工業股份有限公司 電子封裝件
DE102018106434B4 (de) * 2017-06-30 2023-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-Bauelement und Verfahren zu dessen Herstellung
US11121050B2 (en) * 2017-06-30 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of a semiconductor device
US11557559B2 (en) * 2021-02-26 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
US11574861B2 (en) * 2021-03-25 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200822318A (en) * 2006-11-14 2008-05-16 Walton Advanced Eng Inc Memory module for prevent weldings of solder balls from crack
TW200903611A (en) * 2007-07-10 2009-01-16 United Microelectronics Corp Die seal ring and wafer having the same
TW201631648A (zh) * 2013-11-13 2016-09-01 Toshiba Kk 半導體晶片之製造方法、半導體晶片及半導體裝置
TW202109820A (zh) * 2019-08-27 2021-03-01 台灣積體電路製造股份有限公司 晶粒堆疊結構
TWI720822B (zh) * 2019-10-17 2021-03-01 台灣積體電路製造股份有限公司 半導體封裝及其製造製程

Also Published As

Publication number Publication date
US20220310501A1 (en) 2022-09-29
US20230115745A1 (en) 2023-04-13
US11574861B2 (en) 2023-02-07
TW202238753A (zh) 2022-10-01
CN114765148A (zh) 2022-07-19

Similar Documents

Publication Publication Date Title
US12033978B2 (en) Semiconductor package and manufacturing method thereof
US11189603B2 (en) Semiconductor packages and methods of forming same
TWI819767B (zh) 半導體封裝以及製造其之方法
TWI752881B (zh) 半導體封裝
US11145562B2 (en) Package structure and method of manufacturing the same
US11929318B2 (en) Package structure and method of forming the same
CN113809040A (zh) 封装结构及其制作方法
TW201906127A (zh) 半導體封裝及其製造方法
TW202145461A (zh) 封裝結構
TWI778691B (zh) 積體電路封裝及其製造方法
US20240087974A1 (en) Semiconductor package and method of forming the same
KR102557597B1 (ko) 반도체 패키징 및 그 형성 방법
US11201142B2 (en) Semiconductor package, package on package structure and method of froming package on package structure
KR102628146B1 (ko) 반도체 패키지 및 이를 형성하는 방법
CN220155524U (zh) 半导体结构
US11177218B2 (en) Package including metallic bolstering pattern and manufacturing method of the package
US20230021005A1 (en) Semiconductor device and manufacturing method thereof
US20240063186A1 (en) Semiconductor package including stacked chips and method of manufacturing the semiconductor package
US20240021491A1 (en) Semiconductor device and method of forming the same
US20230352367A1 (en) Semiconductor package and method
US20230326766A1 (en) Semiconductor structure and method for forming the same
TW202343707A (zh) 封裝結構
TW202407917A (zh) 半導體封裝以及製造其之方法