TWI819767B - 半導體封裝以及製造其之方法 - Google Patents

半導體封裝以及製造其之方法 Download PDF

Info

Publication number
TWI819767B
TWI819767B TW111132300A TW111132300A TWI819767B TW I819767 B TWI819767 B TW I819767B TW 111132300 A TW111132300 A TW 111132300A TW 111132300 A TW111132300 A TW 111132300A TW I819767 B TWI819767 B TW I819767B
Authority
TW
Taiwan
Prior art keywords
block
die
fsrds
dielectric layer
ssrds
Prior art date
Application number
TW111132300A
Other languages
English (en)
Other versions
TW202249195A (zh
Inventor
麥可 凱利
大衛 海納
羅納 休莫勒
羅傑 聖艾曼德
Original Assignee
美商艾馬克科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商艾馬克科技公司 filed Critical 美商艾馬克科技公司
Publication of TW202249195A publication Critical patent/TW202249195A/zh
Application granted granted Critical
Publication of TWI819767B publication Critical patent/TWI819767B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Led Device Packages (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

一種半導體裝置結構以及一種用於製造一半導體裝置之方法。作為非限制性的例子，此揭露內容的各種特點係提供各種的半導體封裝結構、以及用於製造其之方法，其係包括一薄的細微間距的重新分佈結構。

Description

半導體封裝以及製造其之方法
本申請案係有關於一種半導體封裝以及一種製造其之方法。
相關申請案的交互參照/納入作為參考
此申請案係相關於2013年1月29日申請且名稱為"半導體裝置以及製造半導體裝置的方法"的美國專利申請案序號13/753,120；2013年4月16日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號13/863,457；2013年11月19日申請且名稱為"具有直通矽穿孔-較不深的井之半導體裝置"的美國專利申請案序號14/083,779；2014年3月18日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號14/218,265；2014年6月24日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號14/313,724；2014年7月28日申請且名稱為"具有薄的重新分佈層之半導體裝置"美國專利申請案序號14/444,450；2014年10月27日申請且名稱為"具有降低的厚度之半導體裝置"的美國專利申請案序號14/524,443；2014年11月4日申請且名稱為"中介體、其之製造方法、利用其之半導體封裝、以及用於製造該半導體封裝之方法"的美國專利申請案序號14/532,532；2014年11月18日申請且名稱為"具有降低的翹曲之半導體裝置"的美國專利申請案序號14/546,484；以及2015年3月27日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號14/671,095；該些美國專利申請案的每一個的內容茲在此以其整體納入作為參考。
目前的半導體封裝以及用於形成半導體封裝之方法是不足的，其例如是產生超額的成本、降低的可靠度、或是過大的封裝尺寸。透過習知及傳統的方式與如同在本申請案之參考圖式的其餘部分中所闡述的本揭露內容之比較，此種習知及傳統的方式之進一步的限制及缺點對於具有此項技術的技能者而言將會變成是明顯的。
此揭露內容的各種特點係提供一種半導體裝置結構以及一種用於製造一半導體裝置之方法。作為非限制性的例子，此揭露內容的各種特點係提供各種的半導體封裝結構以及用於製造其之方法，其係包括一薄的細微間距的重新分佈(redistribution)結構。
以下的討論是藉由提供本揭露內容的各種特點之各種例子來呈現該些特點。此種例子並非限制性的，並且因此本揭露內容的各種特點之範疇不應該是必然受限於所提供的例子之任何特定的特徵。在以下的討論中，該措辭"例如"、"譬如"以及"範例的"並非限制性的，並且大致與"舉例且非限制性的"、"例如且非限制性的"、及類似者為同義的。
如同在此所利用的，"及/或"是表示在表列中藉由"及/或"所加入的項目中的任一個或多個。舉例而言，"x及/或y"是表示該三個元素的集合{(x)、(y)、(x, y)}中的任一元素。換言之，"x及/或y"是表示"x及y中的一或兩者"。作為另一例子的是，"x、y及/或z"是表示該七個元素的集合{(x)、(y)、(z)、(x, y)、(x, z)、(y, z)、(x, y, z)}中的任一元素。換言之，"x、y及/或z"是表示"x、y及z中的一或多個"。
在此所用的術語只是為了描述特定例子之目的而已，因而並不欲限制本揭露內容。如同在此所用的，單數形係欲亦包含複數形，除非上下文另有清楚相反的指出。進一步將會理解到的是，當該些術語"包括"、"包含"、"具有"、與類似者用在此說明書時，其係指明所述特點、整數、步驟、操作、元件及/或構件的存在，但是並不排除一或多個其它特點、整數、步驟、操作、元件、構件及/或其之群組的存在或是添加。
將會瞭解到的是，儘管該些術語第一、第二、等等可被使用在此以描述各種的元件，但是這些元件不應該受限於這些術語。這些術語只是被用來區別一元件與另一元件而已。因此，例如在以下論述的一第一元件、一第一構件或是一第一區段可被稱為一第二元件、一第二構件或是一第二區段，而不脫離本揭露內容的教示。類似地，各種例如是"上方"、"下方"、"側邊"與類似者的空間的術語可以用一種相對的方式而被用在區別一元件與另一元件。然而，應該瞭解的是構件可以用不同的方式加以定向，例如一半導體裝置可被轉向側邊，因而其"頂"表面是水平朝向的，並且其"側"表面是垂直朝向的，而不脫離本揭露內容的教示。
本揭露內容的各種特點係提供一種半導體裝置或封裝以及其之一種製造(或製作)方法，其可以減少成本、增進可靠度、及/或增進該半導體裝置的可製造性。
本揭露內容之以上的特點以及其它特點將會在以下各種範例的實施方式的說明中加以描述、或是從該說明而明顯得知。本揭露內容的各種特點現在將會參考所附的圖式來加以呈現，使得熟習此項技術者可以輕易地實施該各種的特點。
圖1A-1J係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。在圖1A-1J中所展示的結構可以和在圖3A-3B、4A-4D、5A-5F、6A-6D、7A-7L、9、10A-10B、11A-11D、12A-12B、13、14、15及16中所示之類似的結構共用任一或是所有的特徵。圖2是根據本揭露內容的各種特點的一種製造一半導體封裝之範例的方法200的流程圖。圖1A-1K例如可以描繪在圖2的方法200之各種的步驟(或區塊)的一範例的半導體封裝。圖1A-1K以及圖2現在將會一起加以論述。應注意到的是，該方法200的範例的區塊的順序可以變化，而不脫離此揭露內容的範疇。
該範例的方法200在區塊205可以包括製備一用於處理(例如，用於封裝)的邏輯晶圓。區塊205可包括用各種方式的任一種來製備一用於處理的邏輯晶圓，其之非限制性的方式係在此加以呈現。
例如，區塊205可包括例如是從供應商運送、從在一製造位置的一上游製程、等等來接收一邏輯晶圓。該邏輯晶圓例如可以包括一半導體晶圓，其係包括複數個主動的半導體晶粒。該半導體晶粒例如可以包括一處理器晶粒、記憶體晶粒、可程式化的邏輯晶粒、特殊應用積體電路晶粒、一般的邏輯晶粒、等等。
區塊205例如可以包括在該邏輯晶圓上形成導電的互連結構。此種導電的互連結構例如可以包括導電的墊、平面(land)、凸塊或球、導電柱、等等。該形成例如可以包括附接預先形成的互連結構至該邏輯晶圓、在該邏輯晶圓上電鍍互連結構、等等。
在一範例的實施方式中，該些導電的結構可包括導電柱(其係包括銅及/或鎳)、並且可包括一焊料蓋(例如，其係包括錫及/或銀)。例如，包括導電柱的導電的結構可包括：(a)一凸塊底部金屬化("UBM")結構，其係包含(i)一藉由濺鍍所形成的鈦-鎢(TiW)層(其可被稱為一"晶種層")、以及(ii)一在該鈦-鎢層上藉由濺鍍所形成的銅(Cu)層；(b)一在該UBM上藉由電鍍所形成的銅柱；以及(c)一被形成在該銅柱上的焊料層、或是一被形成在該銅柱上的鎳層以及一被形成在該鎳層上的焊料層。
再者，在一範例的實施方式中，該些導電的結構可包括一種鉛及/或無鉛的晶圓凸塊。例如，無鉛的晶圓凸塊(或是互連結構)可以至少部分是藉由以下來加以形成的：(a)形成一凸塊底部金屬化(UBM)結構，其係藉由以下的(i)藉由濺鍍以形成一鈦(Ti)或是鈦-鎢(TiW)層、(ii)在該鈦或是鈦-鎢層上藉由濺鍍以形成一銅(Cu)層、(iii)以及在該銅層上藉由電鍍以形成一鎳(Ni)層；以及(b)在該UBM結構的鎳層上藉由電鍍以形成一無鉛的焊料材料，其中該無鉛的焊料材料係具有一按重量計的1%到4%銀(Ag)的成分，並且該按重量計的成分的其餘部分是錫(Sn)。
區塊205例如可以包括執行該邏輯晶圓的部分或是全面的薄化(例如，研磨、蝕刻、等等)。區塊205例如也可以包括切割該邏輯晶圓成為個別的晶粒或是晶粒組，以用於後續的安裝。區塊205亦可包括從在一製造設施之一相鄰或是上游的製造站、從另一地理位置、等等接收該邏輯晶圓。接收到的邏輯晶圓例如可以是已經製備的、或是額外的製備步驟可加以執行。
一般而言，區塊205可包括製備一用於處理(例如，用於封裝)的邏輯晶圓。於是，此揭露內容的範疇不應該受限於特定類型的邏輯晶圓及/或晶粒處理的特徵。
該範例的方法200在區塊210可以包括製備一載體、基板、或是晶圓。所製備的(或是接收到的)晶圓可被稱為一重新分佈結構晶圓或是RD晶圓。區塊210可包括用各種方式的任一種來製備一用於處理的RD晶圓，其之非限制性的例子係在此加以呈現。
該RD晶圓例如可以包括一中介體晶圓、封裝基板的晶圓、等等。該RD晶圓例如可以包括一種形成(例如，以逐一晶粒的方式)在一半導體(例如，矽)晶圓上的重新分佈結構。該RD晶圓例如可以只包括電性路徑，而不包括電子裝置(例如，半導體裝置)。該RD晶圓例如亦可以包括被動的電子裝置，但是不包括主動的半導體裝置。例如，該RD晶圓可包括一或多個導電層或線路，其係被形成在一基板或載體上(例如，直接或間接在其上)、或是耦接至一基板或載體。該載體或基板的例子可包含一半導體(例如，矽)晶圓或是一玻璃基板。在一半導體晶圓上被用來形成導電層(例如，銅、鋁、鎢、等等)的製程的例子係包含利用半導體晶圓製程，其在此亦可以被稱為後段製程(BEOL)。在一範例的實施方式中，該些導電層可以利用一濺鍍及/或電鍍製程來沉積在一基板上面或是之上。該些導電層可被稱為重新分佈層。該些重新分佈層可被用來在兩個或多個電連線之間繞線一電性信號、及/或將一電連線繞線成為一較寬或是較窄的間距。
在一範例的實施方式中，該重新分佈結構(例如，可以附接至電子裝置的互連結構(例如，平面、線路、等等))的各種部分可被形成具有一個次微米的間距(或是中心至中心的間隔)及/或小於一個2微米的間距。在各種的其它實施方式中，一個2-5微米的間距可被利用。
在一範例的實施方式中，該重新分佈結構被形成於其上的一矽晶圓可包括比可被充分利用來形成最終附接至該重新分佈結構的半導體晶粒較低等級的矽。在另一範例的實施方式中，該矽晶圓可以是來自一失敗的半導體裝置晶圓製造之一回收的矽晶圓。在另一範例的實施方式中，該矽晶圓可包括比可被充分利用來形成最終附接至該重新分佈結構的半導體晶粒較薄的一矽層。區塊210亦可包括從在一製造設施之一相鄰或是上游的製造站、從另一地理位置、等等來接收該RD晶圓。接收到的RD晶圓例如可以是已經製備的、或是額外的製備步驟可加以執行。
圖1A係提供區塊210的各種特點的一範例的圖示。參照圖1A，該RD晶圓100A例如可以包括一支撐層105(例如，一矽或其它半導體層、一玻璃層、等等)。一重新分佈(RD)結構110可被形成在該支撐層105上。該RD結構110例如可以包括一基底介電層111、一第一介電層113、第一導電線路112、一第二介電層116、第二導電線路115、以及互連結構117。
該基底介電層111例如可以是在該支撐層105上。該基底介電層111例如可以包括一氧化物層、一氮化物層、等等。該基底介電層111例如可以是按照規格被形成的，且/或可以是自然的。介電層111可被稱為一保護層。例如，介電層111可以是一利用低壓化學氣相沉積(LPCVD)製程所形成的二氧化矽層、或者是包括該二氧化矽層。
該RD晶圓100A例如也可以包括第一導電線路112以及一第一介電層113。該些第一導電線路112例如可以包括沉積的導電金屬(例如，銅、鋁、鎢、等等)。導電線路112可以藉由濺鍍及/或電鍍來加以形成。該些導電線路112例如可以是在一個次微米或是次兩微米的間距(或是中心至中心的間隔)下加以形成。該第一介電層113例如可以包括一種無機介電材料(例如，矽氧化物、矽氮化物、等等)。注意到的是，在各種的實施方式中，該介電層113可在第一導電線路112之前被形成，其例如是被形成有孔洞，該些孔洞係接著被填入第一導電線路112或是其之一部分。在一例如包括銅導電線路之範例的實施方式中，一種雙鑲嵌(dual damascene)製程可被利用來沉積該些線路。
在一替代的組件中，該第一介電層113可包括一種有機介電材料。例如，該第一介電層113可包括雙順丁烯二酸醯亞胺/三氮阱(bismaleimidetriazine(BT))、酚樹脂(phenolic resin)、聚醯亞胺(PI)、苯環丁烯(benzo cyclo butene(BCB))、聚苯並噁唑(poly benz oxazole(PBO))、環氧樹脂以及其等同物及其化合物，但是本揭露內容的特點並不限於此。該有機介電材料可以用各種方式的任一種(例如是化學氣相沉積(CVD))來加以形成。在此種替代的組件中，該些第一導電線路112例如可以是在一個2-5微米的間距(或是中心至中心的間隔)。
該RD晶圓100A例如也可以包括第二導電線路115以及一第二介電層116。該些第二導電線路115例如可以包括沉積的導電金屬(例如，銅、等等)。該些第二導電線路115例如可以透過個別的導電貫孔114(例如，在該第一介電層113中)以連接至個別的第一導電線路112。該第二介電層116例如可以包括一種無機介電材料(例如，矽氧化物、矽氮化物、等等)。在一替代的組件中，該第二介電層116可包括一種有機介電材料。例如，該第二介電層116可包括雙順丁烯二酸醯亞胺/三氮阱(BT)、酚樹脂、聚醯亞胺(PI)、苯環丁烯(BCB)、聚苯並噁唑(PBO)、環氧樹脂以及其等同物及其化合物，但是本揭露內容的特點並不限於此。該第二介電層116例如可以利用一CVD製程來加以形成，但是此揭露內容的範疇並不限於此。
儘管兩組的介電層及導電線路被描繪在圖1A中，但應瞭解的是該RD晶圓100A的RD結構110可包括任意數量的此種層及線路。例如，該RD結構110可以只包括一介電層及/或多組的導電線路、三組的介電層及/或導電線路、等等。
如同在區塊205的邏輯晶圓製備，區塊210可包括在該RD結構110的一表面上形成互連結構(例如，導電凸塊、導電球、導電柱、導電平面或墊、等等)。此種互連結構117的例子係被展示在圖1A中，其中該RD結構110係包括互連結構117，其係被展示為形成在該RD結構110的正面(或頂端)側上，並且透過在該第二介電層116中的導電貫孔來電連接至個別的第二導電線路115。此種互連結構117例如可被利用以將該RD結構110耦接至各種的電子構件(例如，主動的半導體構件或晶粒、被動的構件、等等)。
該些互連結構117例如可以包括各種導電材料的任一種(例如，銅、鎳、金、等等的任一種或是一組合)。該些互連結構117例如也可以包括焊料。
一般而言，區塊210可包括製備一重新分佈結構晶圓(RD晶圓)。於是，此揭露內容的範疇不應該受限於執行此種製備的任何特定方式的特徵。
該範例的方法200在區塊215可以包括在該RD晶圓上形成互連結構(例如，通模孔(TMV)互連結構)。區塊215可包括用各種方式的任一種來形成此種互連結構。
該些互連結構可包括各種特徵的任一種。例如，該些互連結構可包括焊料球或凸塊、多球體的焊料柱、細長的焊料球、在一金屬核心之上具有一焊料層的金屬(例如，銅)核心球、電鍍的柱結構(例如，銅柱、等等)、導線結構(例如，引線接合的線)、等等。
該些互連結構可包括各種尺寸的任一種。例如，該些互連結構可以從該RD晶圓延伸到一高度是小於耦接至該RD晶圓的電子構件(例如，在區塊220)的高度。同樣例如的是，該些互連結構可以從該RD晶圓延伸到一高度是大於或等於耦接至該RD晶圓的電子構件的高度。此種相對的高度的重要性於在此的討論中將會變成是明顯的(例如，在模製薄化、封裝堆疊、頂端基板附接、頂端重新分佈結構的形成等等的討論中)。該些互連結構例如也可以在各種的間距下(或是中心至中心的間隔)加以形成。例如，該些互連結構(例如，導電柱或柱體)可以在一個150-250微米或是更小的間距之下加以電鍍及/或接合的。同樣例如的是，該些互連結構(例如，細長及/或填入金屬的焊料結構)可以在一個250-350微米或是更小的間距之下加以附接。同樣例如的是，該些互連結構(例如，焊料球)可以在一個350-450微米或是更小的間距之下加以附接。
區塊215可包括用各種方式的任一種來附接該些互連結構。例如，區塊215可包括在該RD晶圓上回焊附接互連結構、在該RD晶圓上電鍍互連結構、在該RD晶圓上引線接合互連結構、利用導電的環氧樹脂以將預先形成的互連結構附接至該RD晶圓、等等。
圖1B係提供區塊215的各種特點(例如，互連結構形成的特點)的一範例的圖示。在範例的組件100B中，互連結構121(例如，焊料球)係被附接(例如，回焊附接、利用一焊料的球式滴落製程來附接、等等)至該RD晶圓100A的RD結構110。
儘管兩列的互連結構121被展示，但是各種的實施方式可包括單一列、三列、或是任意數量的列。如同將會在此論述的，各種範例的實施方式可以不具有此種互連結構121，並且因此區塊215可內含在範例的方法200中。
注意到的是，儘管在該範例的方法200中，該區塊215是在區塊230的晶圓模製操作之前被執行，但是該些互連結構可以替代地在該晶圓模製操作之後加以形成(例如，在該模製材料中形成貫孔並且接著以導電材料來填充此種孔)。同樣注意到的是，如同在圖2中所示，區塊215例如可以在區塊220的晶粒附接操作之後加以執行，而不是在晶粒附接之前。
一般而言，區塊215可包括在該RD晶圓上形成互連結構。於是，此揭露內容的範疇不應該受限於特定類型的互連結構的特徵、或是受限於形成此種互連結構的任何特定方式的特徵。
該範例的方法200在區塊220可以包括附接一或多個半導體晶粒至該RD結構(例如，該RD晶圓的RD結構)。區塊220可包括用各種方式的任一種來附接該晶粒至該RD結構，其之非限制性的例子係在此加以提供。
該半導體晶粒可包括各種類型的半導體晶粒的任一種的特徵。例如，該半導體晶粒可包括一處理器晶粒、一記憶體晶粒、一特殊應用積體電路晶粒、一般的邏輯晶粒、主動的半導體構件、等等)。注意到的是，被動的構件亦可以在區塊220加以附接。
區塊220可包括用各種方式的任一種來附接該半導體晶粒(例如，如同在區塊205所製備者)。例如，區塊220可包括利用批量回焊(mass reflow)、熱壓接合(TCB)、導電的環氧樹脂、等等來附接該半導體晶粒。
圖1B係提供區塊220的各種特點(例如是晶粒附接特點)的一範例的圖示。例如，第一晶粒125(例如，其可以是已經從一在區塊205製備的邏輯晶圓切割而來的)係電性且機械式地附接至該重新分佈結構110。類似地，第二晶粒126(例如，其可以是已經從一在區塊205製備的邏輯晶圓切割而來的)係電性且機械式地附接至該重新分佈結構110。例如，如同在區塊205所解說的，該邏輯晶圓(或是其之晶粒)可以已經被製備具有各種被形成在其上的互連結構(例如，導電的墊、平面、凸塊、球、晶圓凸塊、導電柱、等等)。此種結構係在圖1B中被大致展示為項目119。區塊220例如可以包括利用各種的附接製程(例如，批量回焊、熱壓接合(TCB)、導電的環氧樹脂、等等)的任一種，以電性且機械式地附接此種互連結構至該重新分佈結構110。
該第一晶粒125以及第二晶粒126可包括各種晶粒特徵的任一種。在一範例情節中，該第一晶粒125可包括一處理器晶粒，並且該第二晶粒126可包括一記憶體晶粒。在另一範例情節中，該第一晶粒125可包括一處理器晶粒，並且該第二晶粒126可包括一協同處理器晶粒。在另一範例情節中，該第一晶粒125可包括一感測器晶粒，並且該第二晶粒126可包括一感測器處理晶粒。儘管在圖1B的組件100B係被展示為具有兩個晶粒125、126，但是其可以有任意數量的晶粒。例如，其可以只有一晶粒、三個晶粒、四個晶粒、或是超過四個晶粒。
此外，儘管該第一晶粒125以及第二晶粒126係被展示為相對於彼此橫向地附接至該重新分佈結構110，但是它們亦可以用一垂直的組件來加以配置。此種結構之各種非限制性的例子係在此被展示及論述(例如，晶粒在晶粒上的堆疊、晶粒附接到相對的基板側、等等)。再者，儘管該第一晶粒125以及第二晶粒126係被展示為具有大致類似的尺寸，但是此種晶粒125、126可包括不同的個別的特徵(例如，晶粒高度、覆蓋區、連接間距、等等)。
該第一晶粒125以及第二晶粒126係被描繪為具有大致一致的間距，但是此並不必要是如此。例如，該第一晶粒125在第一晶粒覆蓋區的緊鄰該第二晶粒126的一區域中的大部分或全部的接點119及/或該第二晶粒126在第二晶粒覆蓋區的緊鄰該第一晶粒125的一區域中的大部分的接點119可以具有比其它大部分或全部的接點119實質更細的間距。例如，該第一晶粒125最靠近第二晶粒126(及/或該第二晶粒126最靠近第一晶粒125)的前面5、10或是n列的接點119可以具有一30微米的間距，而其它的接點119大致可以具有一80微米及/或200微米的間距。該RD結構110因此可以具有在該對應的間距下之對應的接觸結構及/或線路。
一般而言，區塊220係包括附接一或多個半導體晶粒至該重新分佈結構(例如，一重新分佈晶圓的重新分佈結構)。於是，此揭露內容的範疇不應該受限於任何特定的晶粒的特徵、或是受限於任何特定的多晶粒的佈局的特徵、或是受限於附接此種晶粒的任何特定方式的特徵、等等。
該範例的方法200在區塊225可以包括底膠填充(底膠填充ing)在區塊220附接至該RD結構的半導體晶粒及/或其它構件。區塊225可包括用各種方式的任一種來執行此種底膠填充，其之非限制性的例子係在此加以呈現。
例如，在區塊220的晶粒附接之後，區塊225可包括利用一種毛細管底膠填充來底膠填充該半導體晶粒。例如，該底膠填充可包括一種足夠黏的強化聚合材料，其係在一毛細管作用中流動在該附接晶粒與RD晶圓之間。
同樣例如的是，區塊225可包括在該晶粒於區塊220正被附接(例如，利用一熱壓接合製程)時，利用一種非導電膏(NCP)及/或一種非導電膜(NCF)或帶來底膠填充該半導體晶粒。例如，此種底膠填充材料可以在附接該半導體晶粒之前先加以沉積(例如，印刷、噴塗、等等)。
如同在該範例的方法200中所描繪的所有的區塊，只要在該晶粒與重新分佈結構之間的空間是可接達的，區塊225就可以在該方法200的流程中的任何位置加以執行。
該底膠填充亦可以發生在該範例的方法200的一不同的區塊處。例如，該底膠填充可以作為該晶圓模製區塊230的部分(例如，利用一種模製底膠填充)來加以執行。
圖1B係提供區塊225的各種特點(例如，該底膠填充的特點)的一範例的圖示。該底膠填充128係被設置在該第一半導體晶粒125與重新分佈結構110之間、以及在該第二半導體晶粒126與重新分佈結構110之間，其例如是圍繞該些接點119。
儘管該底膠填充128係大致被描繪為平坦的，但是該底膠填充可以升起並且在該半導體晶粒及/或其它構件的側邊上形成圓角(fillet)。在一範例情節中，該些晶粒側表面的至少四分之一或是至少一半可以被覆蓋該底膠填充材料。在另一範例情節中，該些整個側表面的一或多個或是全部可以被覆蓋該底膠填充材料。同樣例如的是，直接在該些半導體晶粒之間、在該半導體晶粒與其它構件之間、及/或在其它構件之間的空間的一實質的部分可以被填入該底膠填充材料。例如，在橫向相鄰的半導體晶粒之間、在該晶粒與其它構件之間、及/或在其它構件之間的至少一半的空間或是全部的空間可以被填入該底膠填充材料。在一範例的實施方式中，該底膠填充128可以覆蓋該RD晶圓的整個重新分佈結構110。在此種範例實施方式中，當該RD晶圓之後被切割時，此種切割亦可切穿過該底膠填充128。
一般而言，區塊225可包括底膠填充在區塊220附接至該RD結構的半導體晶粒及/或其它構件。於是，此揭露內容的範疇不應該受限於任何特定類型的底膠填充或是執行此種底膠填充的任何特定方式的特徵。
該範例的方法200在區塊230可以包括模製該RD晶圓(例如，或是一RD結構)。區塊230可包括用各種方式的任一種來模製該RD晶圓，其之非限制性的例子係在此加以呈現。
例如，區塊230可包括模製在該RD晶圓的頂表面之上、在區塊220附接的晶粒及/或其它構件之上、在區塊215所形成的互連結構(例如，導電球、橢圓體、柱或柱體(例如，電鍍的柱、線或是接合線等等)、等等)之上、在區塊225所形成的底膠填充之上、等等。
區塊230例如可以包括利用壓縮模製(例如，其係利用液體、粉末及/或膜)、或是真空模製。同樣例如的是，區塊230可包括利用一轉移模製製程(例如，一晶圓級轉移模製製程)。
該模製材料例如可以包括各種特徵的任一種。例如，該模製材料(例如，環氧模製化合物(EMC)、環氧樹脂模製化合物、等等)可包括一相對高的模數，例如用以在一後續的製程中提供晶圓支撐。同樣例如的是，該模製材料可包括一相對低的模數，以在一後續的製程中提供晶圓彈性。
如同在此所解說的，例如有關於區塊225，區塊230的模製製程可以在該晶粒與該RD晶圓之間提供底膠填充。在此種例子中，在該模製的底膠填充材料與囊封該半導體晶粒的模製材料之間可以有均勻的材料。
圖1C係提供區塊230的各種特點(例如，模製特點)的一範例的圖示。例如，模製組件100C係被展示為其中模製材料130覆蓋該些互連結構121、第一半導體晶粒125、第二半導體晶粒126、底膠填充128、以及重新分佈結構110的頂表面。儘管該模製材料130(其在此亦可被稱為囊封材料)係被展示為完全覆蓋該第一半導體晶粒125以及第二半導體晶粒126的側邊以及頂端，但是此並不必要是如此的。例如，區塊230可包括利用一膜輔助或是晶粒密封的模製技術，以保持晶粒的頂端沒有模製材料。
一般而言，該模製材料130例如可以直接接觸並且覆蓋該些晶粒125、126的未被該底膠填充128覆蓋的部分。例如，在一其中該些晶粒125、126的側邊的至少一第一部分係被底膠填充128覆蓋的情節中，該模製材料130可以直接接觸並且覆蓋晶粒125、126的側邊的一第二部分。該模製材料130例如也可以填入在晶粒125、126之間的空間(例如，尚未被填入底膠填充128的空間的至少一部分)。
一般而言，區塊230可包括模製該RD晶圓。於是，此揭露內容的範疇不應該受限於任何特定的模製材料、結構及/或技術的特徵。
該範例的方法200在區塊235可以包括研磨(或者是薄化)在區塊230所施加的模製材料。區塊235可包括用各種方式的任一種來研磨(或薄化)該模製材料，其之非限制性的例子係在此加以呈現。
區塊235例如可以包括機械式研磨該模製材料，以薄化該模製材料。此種薄化例如可以將該晶粒及/或互連結構保留為包覆模製的、或是此種薄化可以露出一或多個晶粒及/或一或多個互連結構。
區塊235例如可以包括研磨除了該模製化合物之外的其它構件。例如，區塊235可包括研磨在區塊220所附接的晶粒的頂端側(例如，背側或是非主動側)。區塊235例如也可以包括研磨在區塊215所形成的互連結構。此外，在一其中在區塊225或區塊230所施加的底膠填充是向上足夠的延伸的情節中，區塊235亦可包括研磨此種底膠填充材料。此種研磨例如可以在該被研磨的材料的頂端產生一平坦的平面表面。
區塊235例如可以是在一其中該模製材料的高度原先就被形成在一所要的厚度的情節中被跳過。
圖1D係提供區塊235的各種特點(例如，該模製研磨特點)的一範例的圖示。組件100D係被描繪為其中該模製材料130(例如，相對於在圖1C所描繪的模製材料130)被薄化，以露出晶粒125、126的頂表面。在此種例子中，該晶粒125、126亦可以是已經被研磨(或者是被薄化)。
儘管如同在圖1D中所繪，該模製材料的頂表面是在該些互連結構121之上，並且因此互連結構121並未被研磨，但是該些互連結構121也可以被研磨。此種範例實施方式例如可以在此階段產生一頂表面是包含晶粒125、126的一頂表面、模製材料130的一頂表面、以及互連結構121的一頂表面，所有的頂表面都在一共同的平面上。
如同在此所解說的，該模製材料130在一包覆成型(overmold)配置中可以被保留以覆蓋該晶粒125、126。例如，該模製材料130可以不被研磨、或是該模製材料130可以被研磨，但是不到一露出該晶粒125、126的高度。
一般而言，區塊235可包括研磨(或者是薄化)在區塊230所施加的模製材料。於是，此揭露內容的範疇不應該受限於任何特定的研磨(或薄化)的量或是類型的特徵。
該範例的方法200在區塊240可以包括剝蝕在區塊230所施加的模製材料。區塊240可包括用各種方式的任一種來剝蝕該模製材料，其之非限制性的例子係在此加以提供。
如同在此論述的，該模製材料可以覆蓋在區塊215所形成的互連結構。若該模製材料覆蓋互連結構，並且該些互連結構需要被露出(例如，用於後續的封裝附接、頂端側的重新分佈層形成、頂端側的積層基板附接、電連接、散熱器連接、電磁屏蔽的連接、等等)，則區塊240可包括剝蝕該模製材料以露出該些連接結構。
區塊240例如可以包括利用雷射剝蝕，穿過該模製材料來露出該些互連結構。同樣例如的是，區塊240可包括利用軟性射束鑽孔、機械式鑽孔、化學鑽孔、等等。
圖1D係提供區塊240的各種特點(例如，該剝蝕特點)的一範例的圖示。例如，該組件100D係被展示包括穿過該模製材料130而延伸至互連結構121之剝蝕的貫孔140。儘管該些剝蝕的貫孔140係被展示為具有垂直的側壁，但應瞭解的是貫孔140可包括各種形狀的任一種。例如，該些側壁可以是傾斜的(例如，在該模製材料130的頂表面具有比在互連結構121較大的開口)。
儘管區塊240在圖2中係被描繪為緊接在區塊230的晶圓模製以及在區塊235的模製研磨之後，但是區塊240可以在該方法200中之後的任何點來加以執行。例如，區塊240可以在該晶圓支撐結構(例如，在區塊245所附接的)被移除之後加以執行。
一般而言，區塊240可包括剝蝕在區塊230所施加的模製材料(例如，用以露出在區塊215所形成的互連結構)。於是，此揭露內容的範疇不應該受限於執行此種剝蝕的任何特定方式的特徵、或是受限於任何特定的剝蝕的貫孔結構的特徵。
該範例的方法200在區塊245可以包括將該模製RD晶圓(例如，其頂端或模製側)附接至一晶圓支撐結構。區塊245可包括用各種方式的任一種來將該模製RD晶圓附接至該晶圓支撐結構，其之非限制性的例子係在此加以提供。
該晶圓支撐結構例如可以包括由矽、玻璃、或是各種其它的材料(例如，介電材料)所形成的一晶圓或固定裝置。區塊245例如可以包括利用一黏著劑、一真空固定裝置、等等以將該模製RD晶圓附接至該晶圓支撐結構。注意到的是，如同在此所描繪及解說的，一重新分佈結構可以在該晶圓支撐件附接之前被形成在該晶粒以及模製材料的頂端側(或是背面)上。
圖1E係提供區塊245的各種特點(例如，晶圓支撐件附接特點)的一範例的圖示。晶圓支撐結構150係被附接至該模製材料130以及晶粒125、126的頂端側。該晶圓支撐結構150例如可以是利用一黏著劑來加以附接，並且此種黏著劑亦可被形成在該些貫孔140中而且接觸該些互連結構121。在另一範例的組件中，該黏著劑並未進入貫孔140且/或並未接觸互連結構121。注意到的是，在一其中該晶粒125、126的頂端被覆蓋模製材料130的組件中，該晶圓支撐結構150可能只有直接耦接至該模製材料130的頂端。
一般而言，區塊245可包括將該模製RD晶圓(例如，其頂端或模製側)附接至一晶圓支撐結構。於是，此揭露內容的範疇不應該受限於任何特定類型的晶圓支撐結構的特徵、或是受限於附接一晶圓支撐結構的任何特定方式的特徵。
該範例的方法200在區塊250可以包括從該RD晶圓移除一支撐層。區塊250可包括用各種方式的任一種來移除該支撐層，其之非限制性的例子係在此加以呈現。
如同在此論述的，該RD晶圓可包括一RD結構被形成及/或承載於其上的一支撐層。該支撐層例如可以包括一種半導體材料(例如，矽)。在一其中該支撐層包括一矽晶圓層的範例情節中，區塊250可包括移除該矽(例如，從該RD晶圓移除該矽的全部、從該RD晶圓移除該矽的幾乎全部(例如是至少90%或95%)、等等)。例如，區塊250可包括機械式研磨該矽的幾乎全部，接著是一乾式或濕式化學蝕刻以移除剩餘部分(或是該剩餘部分的幾乎全部)。在一其中該支撐層係鬆弛地附接至被形成(或承載)於其上的RD結構的範例情節中，區塊250可包括拉開或是剝離以分開該支撐層與該RD結構。
圖1F係提供區塊250的各種特點(例如，支撐層移除特點)的一範例的圖示。例如，該支撐層105(在圖1E中所示)係從該RD結構110被移除。在該舉例說明的例子中，該RD結構110仍然可以包括一如同在此論述的基底介電層111(例如，一氧化物、氮化物、等等)。
一般而言，區塊250可包括從該RD晶圓移除一支撐層。於是，此揭露內容的範疇不應該受限於任何特定類型的晶圓材料的特徵、或是受限於晶圓材料移除的任何特定方式的特徵。
該範例的方法200在區塊255可以包括形成及圖案化一第一重新分佈層(RDL)的介電層，以用於蝕刻該RD結構的一氧化物層。區塊255可包括用各種方式的任一種來形成及圖案化該第一RDL介電層，其之非限制性的例子係在此加以呈現。
在大致於此論述的例子中，該RD晶圓的RD結構大致是被形成在一氧化物層(或是氮化物或其它介電質)上。為了致能金屬到金屬的附接至該RD結構，該氧化物層的覆蓋該RD結構的線路(或是墊或平面)的部分可以例如是藉由蝕刻而被移除。注意到的是，該氧化物層並不一定需要被移除或是完全被移除，只要其具有可接受的導電度即可。
該第一RDL介電層例如可以包括一聚醯亞胺或是一聚苯並噁唑(PBO)材料。該第一RDL介電層例如可以包括一疊層的膜或是其它材料。該第一RDL介電層例如可以大致包括一種有機材料。然而，在各種的範例實施方式中，該第一RDL介電層可包括一種無機材料。
在一範例的實施方式中，該第一RDL介電層可包括一種被形成在該RD結構的基底介電層的一第一側上之有機材料(例如，聚醯亞胺、PBO、等等)，該基底介電層可包括一氧化物或氮化物或是其它的介電材料。
該第一RDL介電層例如可被利用作為一用於蝕刻例如是一氧化物或氮化物層的基底介電層之遮罩(例如，在區塊260)。同樣例如的是，在蝕刻之後，該第一RDL介電層可以保留，例如是被利用於其上形成導電的RDL線路。
在一替代的範例情節中(未顯示)，一臨時的遮罩層(例如，一臨時的光阻層)可被利用。例如，在蝕刻之後，該臨時的遮罩層可被移除，並且由一永久的RDL介電層所取代。
圖1G係提供區塊255的各種特點的一範例的圖示。例如，該第一RDL介電層171係在該基底介電層111上被形成及圖案化。該圖案化的第一RDL介電層171例如可以包括穿過該第一RDL介電層171的貫孔172，而該基底介電層111例如可以透過貫孔172而被蝕刻(例如，在區塊260)，並且第一線路(或是其之部分)可被形成在貫孔172中(例如，在區塊265)。
一般而言，區塊255可包括例如是在該基底介電層上形成及圖案化一第一介電層(例如，一第一RDL介電層)。於是，此揭露內容的範疇不應該受限於一特定的介電層的特徵、或是受限於形成一介電層的一特定方式的特徵。
該範例的方法200在區塊260可以包括從該RD結構蝕刻該基底介電層(例如，氧化物層、氮化物層、等等)，例如是其之未被遮罩的部分。區塊260可包括用各種方式的任一種來執行該蝕刻，其之非限制性的例子係在此加以呈現。
例如，區塊260可包括執行一乾式蝕刻製程(或者是一濕式蝕刻製程)以蝕刻穿過該基底介電層(例如，氧化物、氮化物、等等)的藉由穿過該第一介電層的貫孔所露出部分，該第一介電層是作用為一用於該蝕刻的遮罩。
圖1G係提供區塊260的各種特點(例如，介電質蝕刻特點)的一範例的圖示。例如，該基底介電層111的在圖1F中被展示是在該第一導電線路112之下的部分係自圖1G被移除。此例如是致能在該第一導電線路112與在區塊265所形成的第一RDL線路之間的一金屬到金屬的接觸。
一般而言，區塊260例如可以包括蝕刻該基底介電層。於是，此揭露內容的範疇不應該受限於執行此種蝕刻的任何特定的方式。
該範例的方法200在區塊265可以包括形成第一重新分佈層(RDL)線路。區塊265可包括用各種方式的任一種來形成該第一RDL線路，其之非限制性的例子係在此加以呈現。
如同在此論述的，該第一RDL介電層(例如，在區塊255所形成的)可被利用於蝕刻(例如，在區塊260)並且接著保留以用於該些第一RDL線路的形成。或者是，該第一RDL介電層可以在該蝕刻製程之後加以形成及圖案化。在此論述的又一替代的實施方式中，該用於基底介電層的蝕刻製程可被跳過，例如是在一其中該基底介電層(例如，一薄的氧化物或氮化物層)是足夠導電的、以充分地作為一在金屬線路之間的導電路徑的實施方式中。
區塊265可包括形成該第一RDL線路以附接至該RD結構的透過該圖案化的第一RDL介電層所露出的第一導電線路。該第一RDL線路亦可被形成在該第一RDL介電層上。區塊265可包括用各種方式的任一種(例如是藉由電鍍)來形成該第一RDL線路，但是此揭露內容的範疇並不限於形成此種線路的任何特定方式的特徵。
該些第一RDL線路可包括各種材料(例如，銅、金、鎳、等等)的任一種。該第一RDL線路例如可以包括各種尺寸的特徵的任一種。例如，一用於該第一RDL線路之典型的間距例如可以是5微米。在一範例的實施方式中，該些第一RDL線路例如可以在一中心至中心間距是大約或至少一數量級大於該RD晶圓的RD結構的各種線路被形成所在的一間距(例如，在一個次微米的間距、大約0.5微米的間距、等等)來加以形成。
圖1G及1H係提供區塊265的各種特點(例如，RDL線路形成特點)的一範例的圖示。例如，第一RDL線路的一第一部分181可被形成在該第一RDL介電層171的貫孔172中並且接觸該RD結構110的藉由此種貫孔172所露出的第一導電線路112。同樣例如的是，第一RDL線路的一第二部分182可被形成在該第一RDL介電層171上。
一般而言，區塊265可包括形成第一重新分佈層(RDL)線路。於是，此揭露內容的範疇不應該受限於任何特定的RDL線路的特徵、或是受限於形成此種RDL線路的任何特定方式的特徵。
該範例的方法200在區塊270可以包括在該些第一RDL線路(例如，在區塊265所形成的)以及該第一RDL介電層(例如，在區塊255所形成的)之上形成及圖案化一第二RDL介電層。區塊270可包括用各種方式的任一種來形成及圖案化該第二介電層，其之非限制性的例子係在此加以呈現。
例如，區塊270可以與區塊255共用任一或是所有的特徵。該第二RDL介電層例如可以是利用一種和在區塊255所形成的第一RDL介電層相同的材料來加以形成。
該第二RDL介電層例如可以包括一聚醯亞胺或是一聚苯並噁唑(PBO)材料。該第二RDL介電層例如可以大致包括一種有機材料。然而，在各種的範例實施方式中，該第一RDL介電層可包括一種無機材料。
圖1H係提供區塊270的各種特點的一範例的圖示。例如，該第二RDL介電層183係被形成在該些第一RDL線路181、182上、以及在該第一RDL介電層171上。如同在圖1H中所示，貫孔184係被形成在該第二RDL層183中，而可以透過貫孔184來做成導電的接觸到藉由此種貫孔184所露出的第一RDL線路182。
一般而言，區塊270可包括形成及/或圖案化一第二RDL介電層。於是，此揭露內容的範疇不應該受限於任何特定的介電層的特徵、或是受限於形成一介電層的任何特定方式的特徵。
該範例的方法200在區塊275可以包括形成第二重新分佈層(RDL)線路。區塊275可包括用各種方式的任一種來形成該第二RDL線路，其之非限制性的例子係在此加以呈現。區塊275例如可以與區塊265共用任一或是所有的特徵。
區塊275可包括形成附接到第一RDL線路(例如，在區塊265所形成的)的第二RDL線路，而該些第一RDL線路係透過在該圖案化的第二RDL介電層(例如，在區塊270所形成的)中的貫孔而被露出。該些第二RDL線路亦可被形成在該第二RDL介電層上。區塊275可包括用各種方式的任一種(例如是藉由電鍍)來形成該些第二RDL線路，但是此揭露內容的範疇並不限於任何特定的方式的特徵。
如同第一RDL線路，該些第二RDL線路可包括各種材料(例如，銅、等等)的任一種。此外，該第二RDL線路例如可以包括各種尺寸的特徵的任一種。
圖1H及1I係提供區塊275的各種特點的一範例的圖示。例如，該些第二RDL線路191可被形成在第二RDL介電層183中的貫孔184內，以接觸透過此種貫孔184所露出的第一RDL線路181。此外，該第二RDL線路191可被形成在該第二RDL介電層183上。
一般而言，區塊275可包括形成第二重新分佈層(RDL)線路。於是，此揭露內容的範疇不應該受限於任何特定的RDL線路的特徵、或是受限於形成此種RDL線路的任何特定方式的特徵。
該範例的方法200在區塊280可以包括在第二RDL線路(例如，在區塊275所形成的)以及第二RDL介電層(例如，在區塊270所形成的)之上形成及圖案化一第三RDL介電層。區塊280可包括用各種方式的任一種來形成及圖案化該第三介電層，其之非限制性的例子係在此加以呈現。
例如，區塊280可以與區塊270及255共用任一或是所有的特徵。該第三RDL介電層例如可以是利用一和在區塊255(及/或在區塊260的蝕刻以及剝除一臨時的遮罩層之後)所形成的第一RDL介電層相同的材料、及/或利用一和在區塊270所形成的第二RDL介電層相同的材料來加以形成。
該第三RDL介電層例如可以包括一聚醯亞胺或是一聚苯並噁唑(PBO)材料。該第三RDL介電層例如可以大致包括一種有機材料。然而，在各種的範例實施方式中，該第三RDL介電層可包括一種無機材料。
圖1I係提供區塊280的各種特點的一範例的圖示。例如，該第三RDL層185可被形成在該些第二RDL線路191上以及在該第二RDL層183上。如同在圖1I中所示，貫孔係被形成在該第三RDL層185中，而可以透過該些貫孔來做成導電的接觸到藉由此種貫孔所露出的第二RDL線路191。
一般而言，區塊280可包括形成及/或圖案化一第三RDL介電層。於是，此揭露內容的範疇不應該受限於任何特定的介電層的特徵、或是受限於形成一介電層的任何特定方式的特徵。
該範例的方法200在區塊285可以包括在該些第二RDL線路上、及/或在該第三RDL介電層上形成互連結構。區塊285可包括用各種方式的任一種來形成該些互連結構，其之非限制性的例子係在此加以呈現。
區塊285例如可以包括在透過在該第三介電層中的貫孔所露出的第二RDL線路的部分上形成一凸塊底部(underbump)金屬。區塊285接著例如可以包括將導電凸塊或球附接至該凸塊底部金屬。其它的互連結構也可以被利用，其例子係在此加以呈現(例如，導電柱或柱體、焊料球、焊料凸塊、等等)。
圖1I係提供區塊285的各種特點(例如，互連結構形成的特點)的一範例的圖示。例如，互連結構192係透過在該第三RDL介電層185中所形成的貫孔而被附接至該些第二RDL線路191。注意到的是，儘管該些互連結構192被描繪為小於互連結構121，但是此揭露內容並未如此受限的。例如，該些互連結構192可以是和互連結構121相同的尺寸、或是大於互連結構121。此外，該些互連結構192可以是和互連結構121相同類型的互連結構、或者可以是一不同的類型。
儘管在區塊255-285所形成的重新分佈層(其亦可被稱為正面重新分佈層(RDL))在圖1中係大致以一種扇出組件(例如，延伸到晶粒125、126的覆蓋區之外)來加以描繪，但是它們亦可以用一種扇入組件來加以形成，例如其中互連結構192大致並未延伸到晶粒125、126的覆蓋區之外。此種組件之非限制性的例子係在此加以呈現。
一般而言，區塊285例如可包括在該些第二RDL線路上及/或在該第三RDL介電層上形成互連結構。於是，此揭露內容的範疇不應該受限於任何特定的互連結構的特徵、或是受限於形成互連結構的任何特定的方式。
該範例的方法200在區塊290可以包括脫黏(或分離)在區塊245所附接的晶圓支撐件。區塊290可包括用各種方式的任一種來執行此種脫黏，其之非限制性的特點係在此加以呈現。
例如，在一其中該晶圓支撐件是黏附地附接的範例情節中，該黏著劑可被釋放(例如，利用熱及/或力)。同樣例如的是，化學脫模劑可被利用。在另一其中該晶圓支撐件是利用一真空力附接的範例情節中，該真空力可被釋放。注意到的是，在一涉及黏著劑或是其它物質以助於該晶圓支撐件的安裝的情節中，區塊285可包括在該脫黏之後，從該電性組件及/或從該晶圓支撐件清除殘留物。
圖1I及1J係提供區塊290的各種特點的一範例的圖示。例如，在圖1I中描繪的晶圓支撐件150係在圖1J中被移除。
一般而言，區塊290可包括脫黏該晶圓支撐件。於是，此揭露內容的範疇不應該受限於任何特定類型的晶圓支撐件的特徵、或是受限於脫黏一晶圓支撐件的任何特定的方式。
該範例的方法200在區塊295可以包括切割該晶圓。區塊295可包括用各種方式的任一種來切割該晶圓，其之非限制性的例子係在此加以呈現。
在此的討論大致已經聚焦在該RD晶圓的單一晶粒的處理。此種聚焦在該RD晶圓的單一晶粒只是為了清楚的舉例說明而已。應瞭解的是，在此論述的所有製程步驟都可以在一整個晶圓上被執行。例如，在圖1A-1J以及在此的其它圖所提出的每一個圖示都可以在單一晶圓上被複製數十或是數百次。例如，在切割之前，在該晶圓的所舉例說明的組件中之一組件與一相鄰的組件之間可以是不分開的。
區塊295例如可以包括從該晶圓切割出(例如，機械沖壓切割、機械鋸切割、雷射切割、軟性射束切割、電漿切割、等等)個別的封裝。此種切割的最終結果例如可以是在圖1J中所示的封裝。例如，該切割可以形成該封裝的側表面是包括該封裝的複數個構件之共面的側表面。例如，該模製材料130、RD結構110的介電層、各種的RDL介電層、底膠填充128、等等的任一個或是全部的側表面可以是共面的。
一般而言，區塊295可包括切割該晶圓。於是，此揭露內容的範疇不應該受限於切割一晶圓的任何特定方式的特徵。
圖1及2係提出各種範例的方法的特點以及其之變化。其它範例的方法的特點現在將會參考另外的圖來加以提出。
如同在此論述的，在圖1及2的討論中，區塊235可包括研磨(或者是薄化)該模製材料130，以露出晶粒125、126中的一或多個。一例子係在圖1D被提供。
亦如同所論述的，在區塊235的模製研磨(或薄化)並不需要加以執行、或是可加以執行到一範圍是仍然讓晶粒125、126的頂端被覆蓋模製材料130。一例子係在圖3被提供。如同在圖3A中所示，該模製材料130係覆蓋半導體晶粒125、126的頂端。注意到的是，該些互連結構121可以是比晶粒125、126較矮或是較高的。繼續該比較，並非是出現如同在圖1J中展示之所產生的封裝100J，而是所產生的封裝300B可以出現如同在圖3B中所示者。
再者，如同在此所論述的，在圖1及2的討論中，形成TMV互連結構的區塊215以及TMV模製剝蝕的區塊240可被跳過。一個例子係在圖4被提供。如同在圖4A中所示，相對於區塊215及圖1B，其並沒有形成TMV互連結構121。如同在圖4B中所示，相對於區塊230及圖1C，該模製材料130並未覆蓋互連結構。
繼續該比較，如同在此所解說的，在區塊235的模製研磨(或薄化)可加以執行到一範圍是從該模製材料130露出晶粒125、126的頂端中的一或多個。圖4C係提供此種處理的一範例的圖示。一般而言，圖4C的組件400C係類似於圖1J的組件100J，再減去互連結構121以及穿過模製材料130來露出該些互連結構的剝蝕的貫孔。
同樣例如的是，如同在此所解說的，在區塊235的模製研磨(或薄化)可被跳過、或是被執行到一範圍是讓晶粒125、126的頂端被覆蓋模製材料130。圖4D係提供此種處理的一範例的圖示。一般而言，圖4D的組件400D係類似於圖1J的組件100J，再減去互連結構121以及穿過模製材料130來露出該些互連結構的剝蝕的貫孔，並且其中模製材料130係覆蓋晶粒125、126。
在另一例子中，如同在此所解說的，在區塊215的討論中，該些TMV互連可包括各種結構的任一種，例如一導電柱(例如，電鍍的柱或柱體、垂直的導線、等等)。圖5A係提供附接至該RD結構110的導電柱521之一範例的圖示。該些導電柱521例如可以是電鍍在該RD結構110上。該些導電柱521例如也可以包括附接(例如，引線接合的附接、焊接、等等)至該RD結構110並且垂直地延伸的線(例如，引線接合的線)。該些導電柱521例如可以從該RD結構110延伸到一高度是大於晶粒125、126的一高度、等於晶粒125、126中的一或多個的高度、小於晶粒125、126的一高度、等等。在一範例的實施方式中，該些柱可以具有一大於或等於200微米的高度，而且在一個100-150微米的中心至中心的間距下。注意到的是，任意數量的列的柱521可被形成。一般而言，圖5A的組件500A係類似於圖1B的組件100B，其中導電柱521是作為互連結構，而不是導電球121。
繼續該例子，圖5B係描繪被覆蓋模製材料130的RD結構110、導電柱521、半導體晶粒125、126、以及底膠填充128。該模製例如可以根據該範例的方法200的區塊230來加以執行。一般而言，圖5B的組件500B係類似於圖1C的組件100C，其中導電柱521是作為互連結構，而不是導電球121。
仍然繼續該例子，圖5C係描繪該模製材料130已經被薄化(例如，被研磨)到一所要的厚度。該薄化例如可以根據該範例的方法200的區塊235來加以執行。例如，注意到的是，該些導電柱521及/或半導體晶粒125、126亦可被薄化。一般而言，圖5D的組件500D係類似於圖1D的組件100D，其中導電柱521是作為互連結構，而不是導電球121，並且亦不具有圖1D的剝蝕的貫孔140。例如，該模製材料130的薄化可以露出導電柱521的頂端。然而，若該模製材料130的薄化並不露出導電柱521的頂端，則一模製剝蝕操作(例如，根據區塊240)可加以執行。注意到的是，儘管該組件是被展示為半導體晶粒125、126的頂端被露出，但是該些頂端並不必要被露出。例如，該些柱521可以是高於半導體晶粒125、126。此種範例的配置例如可以容許該些柱521能夠從該模製材料130露出且/或從該模製材料130突出，同時該模製材料130係持續覆蓋半導體晶粒125、126的背表面，其例如可以提供保護給半導體晶粒125、126，避免或降低翹曲、等等。
在一其中該些柱521係被形成具有一高度是小於晶粒125、126之範例的實施方式中，該薄化可包括首先研磨該模製材料130，接著是研磨該模製材料130以及晶粒125、126的背面(或非主動)側，直到該些柱521被露出為止。在此時點，該薄化可被停止、或者可以繼續，例如是研磨該模製材料130、晶粒125、126以及柱521。
繼續該例子，在圖5C中所示的組件500C可以進一步藉由在該模製材料130以及晶粒125、126之上形成一重新分佈層(RDL)532來加以處理。圖5D係展示此種處理的一個例子。該重新分佈層532在此亦可被稱為背面重新分佈(RDL)層532。儘管此種背面RDL的形成並未明確地展示在該範例的方法200的任一區塊中，但是此種操作可以在該些區塊的任一個中被執行，例如是在區塊235的模製研磨操作之後而且在區塊245的晶圓支撐件附接之前(例如，在區塊235、在區塊240、在區塊245、或是在此些區塊的任一個之間)。
如同在圖5D中所示，一第一背面介電層533可以在該模製材料130以及晶粒125、126上加以形成及圖案化。該第一背面介電層533例如可以是用一種和在區塊260所形成的第一RDL介電層171相同或類似的方式而被形成及圖案化，儘管第一RDL介電層171是在一不同的表面上。例如，該第一背面介電層533可被形成在該模製材料130上以及在該半導體晶粒125、126上(例如，在晶粒125、126的露出的背表面的正上方、在覆蓋晶粒125、126的背表面的模製材料130上、等等)，並且貫孔534可以在該第一背面介電層533中被形成(例如是藉由蝕刻、剝蝕、等等)，以至少露出該些導電柱521的頂端。注意到的是，在一其中該模製材料130覆蓋半導體晶粒125、126的背表面之範例的配置中，該第一背面介電層533仍然可被形成，但是其並不必要是如此的(例如，在以下論述的背面線路535可以直接被形成在該模製材料130上，而不是在該第一背面介電層533上)。
背面線路535可被形成在該第一背面介電層533上、以及在該第一背面介電層533的貫孔534中。該些背面線路535因此可以電連接至導電柱521。該些背面線路535例如可以是用一種和在區塊265所形成的第一RDL線路相同或類似的方式來加以形成。該些背面線路535的至少某些個(若非全部的話)例如可以從導電柱521水平地延伸到在半導體晶粒125、126的正上方的位置處。該些背面線路535的至少某些個例如也可以從導電柱521延伸到並非在半導體晶粒125、126的正上方的位置處。
一第二背面介電層536可以在該第一背面介電層533以及背面線路535上加以形成及圖案化。該第二背面介電層536例如可以是用一種和在區塊270所形成的第二RDL介電層183相同或類似的方式而被形成及圖案化，儘管該第二RDL介電層183是在一不同的表面上。例如，該第二背面介電層536可被形成在該第一背面介電層533之上以及在該些背面線路535之上，並且貫孔537可以在該第二背面介電層536中被形成(例如，藉由蝕刻、剝蝕、等等)，以露出該些背面線路535的接觸區域。
背面互連墊538(例如，球體接觸墊)可被形成在該第二背面介電層536上且/或在該第二背面介電層536的貫孔537中。該些背面互連墊538因此可以電連接至背面線路535。該些背面互連墊538例如可以是用一種和在區塊275所形成的第二RDL線路相同或類似的方式而被形成。該些背面互連墊538例如可以是藉由形成金屬接觸墊及/或形成凸塊底部金屬化來加以形成(例如，用以強化後續藉由互連結構的附接至背面線路535)。
儘管該背面RDL層532係被展示為具有兩個背面介電層533、536以及一層的背面線路535，但應瞭解的是任意數量的介電層及/或線路層都可被形成。
如同例如在圖5E中所展示的，在該背面RDL層532被形成之後，一晶圓支撐結構150可以附接至該背面RDL層532(例如，直接、利用一介於中間的黏著層、利用真空力、等等)。該晶圓支撐件150例如可以是用一種和在區塊245所附接的晶圓支撐件150相同或類似的方式來加以附接。例如，圖5E係展示該晶圓支撐件150的以一種類似於圖1E的附接之方式的附接，儘管其中是附接至該RDL層532，而不是附接至該模製層130以及半導體晶粒125、126。
如同例如在圖5F中所描繪的，該支撐層105(在圖5E中所示)可以從該RD晶圓被移除，一正面重新分佈層可被形成在該RD結構110的一與晶粒125、126相對的側邊上，互連結構192可被形成，並且該晶圓支撐件150可被移除。
例如，該支撐層105可以用一種和在此相關區塊250以及圖1E-1F所論述的相同或類似的方式來加以移除。同樣例如的是，一正面重新分佈層可以用一種和在此相關區塊255-280以及圖1G-1H所論述的相同或類似的方式來加以形成。此外例如的是，互連結構192可以用一種和在此相關區塊285以及圖1I所論述的相同或類似的方式而被形成。又例如的是，該晶圓支撐件150可以用一種和在此相關區塊290以及圖1J所論述的相同或類似的方式而被移除。
在另一範例的實施方式中，一基板(例如，一積層基板、封裝基板、等等)可以附接在半導體晶粒125、126之上，其例如是在此相關圖5所論述的背面RDL之替代或額外的。例如，如同在圖6A中所繪，互連結構621可被形成在一高度是將會延伸到晶粒125、126的高度。注意到的是，此高度並不一定存在，例如在一其中該背面基板係具有其本身的互連結構、或是其中額外的互連結構係被利用在該些互連結構621與背面基板之間的情節中。該些互連結構621例如可以是用一種和在此相關區塊215以及圖1B所論述的相同或類似的方式來加以附接。
繼續該例子，如同在圖6B中所繪，該組件600B可加以模製，並且若必要的話，該模製物可被薄化。此種模製及/或薄化例如可以是用一種和在此相關區塊230及235以及圖1C及1D所論述的相同或類似的方式來加以執行。
如同在圖6C中所示，一晶圓支撐件150可加以附接，支撐層105可被移除，並且一正面側RDL可被形成。例如，一晶圓支撐件150可以用一種和在此相關區塊245以及圖1E所論述的相同或類似的方式來加以附接。同樣例如的是，支撐層105可以用一種和在此相關區塊250以及圖1F所論述的相同或類似的方式來加以移除。同樣例如的是，一正面RDL可以用一種和在此相關區塊255-280以及圖1G-1H所論述的相同或類似的方式來加以形成。
如同在圖6D中所繪，互連結構192可加以附接，該晶圓支撐件150可被移除，並且背面基板632可加以附接。例如，該互連結構192可以用一種和在此相關區塊285以及圖1I所論述的相同或類似的方式來加以附接。同樣例如的是，該晶圓支撐件150可以用一種和在此相關區塊290以及圖1J所論述的相同或類似的方式來加以移除。又例如的是，該背面基板632可以電性附接至互連結構621、及/或機械式附接至模製材料130及/或晶粒125、126。該背面基板632例如可以是用晶圓(或面板)形式及/或單一封裝形式來加以附接，並且例如可以在切割(例如，如同在區塊295論述的)之前或是之後附接。
在圖1-7中所示並且在此論述之範例的方法及組件只是非限制性的例子而已，其係被呈現以描繪此揭露內容的各種特點。此種方法及組件亦可以和在以下的共同申請之美國專利申請案中所展示及論述的方法及組件共用任一或是所有的特徵：2013年1月29日申請且名稱為"半導體裝置以及製造半導體裝置的方法"的美國專利申請案序號13/753,120；2013年4月16日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號13/863,457；2013年11月19日申請且名稱為"具有直通矽穿孔-較不深的井之半導體裝置"的美國專利申請案序號14/083,779；2014年3月18日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號14/218,265；2014年6月24日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號14/313,724；2014年7月28日申請且名稱為"具有薄的重新分佈層之半導體裝置"的美國專利申請案序號14/444,450；2014年10月27日申請且名稱為"具有降低的厚度之半導體裝置"的美國專利申請案序號14/524,443；2014年11月4日申請且名稱為"中介體、其之製造方法、利用其之半導體封裝、以及用於製造該半導體封裝之方法"的美國專利申請案序號14/532,532；2014年11月18日申請且名稱為"具有降低的翹曲之半導體裝置"的美國專利申請案序號14/546,484；以及2015年3月27日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號14/671,095；該些美國專利申請案的每一個的內容茲在此以其整體納入作為參考。
應注意到的是，在此論述的半導體封裝的任一個或是全部都可以(但是並不必要)附接至一封裝基板。此種半導體裝置封裝以及製造其之方法的各種非限制性的例子現在將會加以論述。
圖7A-7L係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。在圖7A-7L中所展示的結構例如可以和在圖1A-1J、3A-3B、4A-4D、5A-5F、6A-6D、9、10A-10B、11A-11D、12A-12B、13及14中所示之類似的結構共用任一或是所有的特徵。圖8是根據本揭露內容的各種特點的一種製造一半導體封裝之範例的方法800的流程圖。該範例的方法800例如可以和在圖2中所描繪而且在此論述之範例的方法200以及和任何在此論述的方法共用任一或是所有的特徵。圖7A-7L例如可以描繪在圖8的製造方法800的各種步驟(或區塊)之範例的半導體封裝。圖7A-7L以及圖8現在將會一起加以論述。
該範例的方法800在區塊805可以包括製備一用於處理(例如，用於封裝)的邏輯晶圓。區塊805可包括用各種方式的任一種來製備一用於處理的邏輯晶圓，其之非限制性的例子係在此加以呈現。區塊805例如可以和在圖2中所示以及在此論述之範例的方法200的區塊205共用任一或是所有的特徵。
該範例的方法800在區塊810可以包括製備一重新分佈結構晶圓(RD晶圓)。區塊810可包括用各種方式的任一種來製備一用於處理的RD晶圓，其之非限制性的例子係在此加以提供。區塊810例如可以和在圖2中所示以及在此論述之範例的方法200的區塊210共用任一或是所有的特徵。
圖7A係提供區塊810的各種特點的一範例的圖示。參照圖7A，該RD晶圓700A例如可以包括一支撐層705(例如，一矽層)。一重新分佈(RD)結構710可被形成在該支撐層705上。該RD結構710例如可以包括一基底介電層711、一第一介電層713、第一導電線路712、一第二介電層716、第二導電線路715、以及互連結構717。
該基底介電層711例如可以是在該支撐層705上。該基底介電層711例如可以包括一氧化物層、一氮化物層、等等。該基底介電層711例如可以是按照規格被形成的，且/或可以是自然的。
該RD晶圓700A例如也可以包括第一導電線路712以及一第一介電層713。該些第一導電線路712例如可以包括沉積的導電金屬(例如，銅、等等)。該第一介電層713例如可以包括一種無機介電材料(例如，矽氧化物、矽氮化物、等等)。在一替代的組件中，該第一介電層713可包括一種有機介電材料。
該RD晶圓700A例如也可以包括第二導電線路715以及一第二介電層716。該第二導電線路715例如可以包括沉積的導電金屬(例如，銅、等等)。該第二導電線路715例如可以透過個別的導電貫孔714(例如，在該第一介電層713中)來連接至個別的第一導電線路712。該第二介電層716例如可以包括一種無機介電材料(例如，矽氧化物、矽氮化物、等等)。在一替代的組件中，該第二介電層716可包括一種有機介電材料。
儘管兩組的介電層以及導電線路係被描繪在圖7A中，但應瞭解的是該RD晶圓700A的RD結構710可包括任意數量的此種層及線路。例如，該RD結構710可以只包括一介電層及/或一組的導電線路、三組的介電層及/或導電線路、等等。
如同在區塊805的邏輯晶圓製備，區塊810可包括在該RD結構710的一表面上形成互連結構(例如，導電凸塊、導電球、導電柱、導電的平面或墊、等等)。此種互連結構717的例子係被展示在圖7A中，其中該RD結構710係包括互連結構717，其係被展示為被形成在該RD結構710的正面(或頂端)側上，並且透過在該第二介電層716中的導電貫孔來電連接至個別的第二導電線路715。此種互連結構717例如可被利用以耦接該RD結構710至各種的電子構件(例如，主動的半導體構件或晶粒、被動的構件、等等)。
該些互連結構717例如可以包括各種導電材料的任一種(例如，銅、鎳、金、等等的任一個或是一組合)。該些互連結構717例如也可以包括焊料。
一般而言，區塊810可包括製備一重新分佈結構晶圓(RD晶圓)。於是，此揭露內容的範疇不應該受限於執行此種製備的任何特定方式的特徵。
該範例的方法800在區塊820可以包括附接一或多個半導體晶粒至該RD結構(例如，該RD晶圓的RD結構)。區塊820可包括用各種方式的任一種來附接該晶粒至該RD結構，其之非限制性的例子係在此加以提供。區塊820例如可以和在圖2中所示以及在此論述之範例的方法200的區塊220共用任一或是所有的特徵。
圖7B係提供區塊820的各種特點(例如，該晶粒附接)的一範例的圖示。例如，第一晶粒725(例如，其可以是已經從一在區塊805所製備的邏輯晶圓被切割出)係電性且機械式地附接至該重新分佈結構710。類似地，該第二晶粒726(例如，其可以是已經從一在區塊805所製備的邏輯晶圓被切割出)係電性且機械式地附接至該重新分佈結構710。
該第一晶粒725以及第二晶粒726可包括各種晶粒特徵的任一種。在一範例情節中，該第一晶粒725可包括一處理器晶粒，並且該第二晶粒726可包括一記憶體晶粒。在另一範例情節中，該第一晶粒725可包括一處理器晶粒，並且該第二晶粒726可包括一協同處理器晶粒。在另一範例情節中，該第一晶粒725可包括一感測器晶粒，並且該第二晶粒726可包括一感測器處理晶粒。儘管在圖7B的組件700B係被展示為具有兩個晶粒725、726，但是其可以有任意數量的晶粒。例如，其可以只有一晶粒、三個晶粒、四個晶粒、或是超過四個晶粒。
此外，儘管該第一晶粒725以及第二晶粒726係被展示為相對於彼此橫向地附接至該重新分佈結構710，但是它們亦可以被配置在一垂直的組件中。此種結構的各種非限制性的範例的組件係在此被展示及論述(例如，晶粒在晶粒上的堆疊、晶粒附接到相對的基板側、等等)。再者，儘管該第一晶粒725以及第二晶粒726係被展示為具有大致類似的尺寸，但是此種晶粒725、726可包括不同的個別的特徵(例如，晶粒高度、覆蓋區、連接間距、等等)。
該第一晶粒725以及第二晶粒726係被描繪為具有大致一致的間距，但是此並不必要是如此。例如，該第一晶粒725在第一晶粒覆蓋區的緊鄰該第二晶粒726的一區域中的大部分或全部的接點及/或該第二晶粒126在第二晶粒覆蓋區的緊鄰該第一晶粒725的一區域中的大部分的接點可以具有比其它大部分或全部的接點實質更細的間距。例如，該第一晶粒725最靠近第二晶粒726(及/或該第二晶粒726最靠近第一晶粒725)的前面5、10或是n列的接點可以具有一30微米的間距，而其它的接點大致可以具有一80微米及/或200微米的間距。該RD結構710因此可以具有在該對應的間距下之對應的接觸結構及/或線路。
一般而言，區塊820係包括將一或多個半導體晶粒附接至該重新分佈結構(例如，一重新分佈晶圓的重新分佈結構)。於是，此揭露內容的範疇不應該受限於任何特定的晶粒的特徵、或是受限於任何特定的多晶粒的佈局的特徵、或是受限於附接此種晶粒的任何特定方式的特徵、等等。
該範例的方法800在區塊825可以包括底膠填充在區塊820所附接至該RD結構的半導體晶粒及/或其它構件。區塊825可包括用各種方式的任一種來執行此種底膠填充，其之非限制性的例子係在此加以呈現。區塊825例如可以和在圖2中所示以及在此論述之範例的方法200的區塊225共用任一或是所有的特徵。
圖7B係提供區塊825的各種特點(例如，該底膠填充)的一範例的圖示。該底膠填充728係被設置在該第一半導體晶粒725與重新分佈結構710之間、以及在該第二半導體晶粒726與重新分佈結構710之間。
儘管該底膠填充728係大致被描繪為平坦的，但是該底膠填充可以升起並且在該半導體晶粒及/或其它構件的側邊上形成圓角。在一範例情節中，該些晶粒側表面的至少四分之一或是至少一半可以被覆蓋該底膠填充材料。在另一範例情節中，該些整個側表面的一或多個或是全部可以被覆蓋該底膠填充材料。同樣例如的是，直接在該些半導體晶粒之間、在該半導體晶粒與其它構件之間、及/或在其它構件之間的空間的一實質的部分可以被填入該底膠填充材料。例如，在橫向相鄰的半導體晶粒之間、在該半導體晶粒與其它構件之間、及/或在其它構件之間的至少一半的空間或是全部的空間可以被填入該底膠填充材料。在一範例的實施方式中，該底膠填充728可以覆蓋該RD晶圓的整個重新分佈結構710。在此種範例實施方式中，當該RD晶圓之後被切割時，此種切割亦可切穿過該底膠填充728。
一般而言，區塊825可包括底膠填充在區塊820附接至該RD結構的半導體晶粒及/或其它構件。於是，此揭露內容的範疇不應該受限於任何特定類型的底膠填充、或是執行此種底膠填充的任何特定方式的特徵。
該範例的方法800在區塊830可以包括模製該RD晶圓(或是RD結構)。區塊830可包括用各種方式的任一種來模製該RD晶圓，其之非限制性的例子係在此加以呈現。區塊830例如可以和在圖2中所示以及在此論述之範例的方法200的區塊230共用任一或是所有的特徵。
圖7C係提供區塊830的各種特點(例如，模製特點)的一範例的圖示。例如，該模製組件700C係被展示為其中該模製材料730覆蓋該第一半導體晶粒725、第二半導體晶粒726、底膠填充728、以及該重新分佈結構710的頂表面。儘管該模製材料730(其在此亦可被稱為囊封材料)係被展示為完全覆蓋該第一半導體晶粒725以及第二半導體晶粒726的側邊及頂端，但是此並不必要是如此。例如，區塊830可包括利用一膜輔助或是晶粒密封的模製技術，以保持晶粒的頂端沒有模製材料。
一般而言，該模製材料730例如可以直接接觸並且覆蓋晶粒725、726的未被該底膠填充728覆蓋的部分。例如，在一其中該些晶粒725、726的側邊的至少一第一部分係被底膠填充728覆蓋的情節中，該模製材料730可以直接接觸並且覆蓋晶粒725、726的側邊的一第二部分。該模製材料730例如也可以填入在晶粒725、726之間的空間(例如，尚未被填入底膠填充728的空間的至少一部分)。
一般而言，區塊830可包括模製該RD晶圓。於是，此揭露內容的範疇不應該受限於任何特定的模製材料、結構及/或技術的特徵。
該範例的方法800在區塊835可以包括研磨(或者是薄化)在區塊830所施加的模製材料。區塊835可包括用各種方式的任一種來研磨(或薄化)該模製材料，其之非限制性的例子係在此加以呈現。區塊835例如可以和在圖2中所示以及在此論述之範例的方法200的區塊235共用任一或是所有的特徵。
圖7D係提供區塊835的各種特點(例如，該模製研磨特點)的一範例的圖示。該組件700D係被描繪為該模製材料730(例如，相對於在圖7C描繪的模製材料730)被薄化，以露出晶粒725、726的頂表面。在此種例子中，該晶粒725、726也可以是已經被研磨(或者是被薄化)。
如同在此所解說的，該模製材料730在一包覆成型組件中可以被保留以覆蓋晶粒725、726。例如，該模製材料730可以是未被研磨的、或是該模製材料730可以被研磨，但是並未到一露出晶粒725、726的高度。
一般而言，區塊835可包括研磨(或者是薄化)在區塊830所施加的模製材料。於是，此揭露內容的範疇不應該受限於研磨(或薄化)的任何特定的量或類型的特徵。
該範例的方法800在區塊845可以包括將該模製的RD晶圓(例如，其頂端或是模製側)附接至一晶圓支撐結構。區塊845可包括用各種方式的任一種來將該模製的RD晶圓附接至該晶圓支撐結構，其之非限制性的例子係在此加以提供。區塊845例如可以和在圖2中所示以及在此論述之範例的方法200的區塊245共用任一或是所有的特徵。
圖7E係提供區塊845的各種特點(例如，晶圓支撐件附接的特點)的一範例的圖示。該晶圓支撐結構750係被附接至該模製材料730以及晶粒725、726的頂端側。該晶圓支撐結構750例如可以是利用一黏著劑來加以附接。注意到的是，在一其中該些晶粒725、726的頂端被覆蓋該模製材料730的組件中，該晶圓支撐結構750可以只有直接耦接至該模製材料730的頂端。
一般而言，區塊845可包括將該模製的RD晶圓(例如，其頂端或是模製側)附接至一晶圓支撐結構。於是，此揭露內容的範疇不應該受限於任何特定類型的晶圓支撐結構的特徵、或是受限於附接一晶圓支撐結構的任何特定方式的特徵。
該範例的方法200在區塊850可以包括從該RD晶圓移除一支撐層。區塊850可包括用各種方式的任一種來移除該支撐層，其之非限制性的例子係在此加以呈現。區塊850例如可以和在圖2中所示以及在此論述之範例的方法200的區塊250共用任一或是所有的特徵。
如同在此論述的，該RD晶圓可包括一RD結構被形成及/或承載於其上的一支撐層。該支撐層例如可以包括一種半導體材料(例如，矽)。在一其中該支撐層包括一矽晶圓層的範例情節中，區塊850可包括移除該矽(例如，從該RD晶圓移除該矽的全部、從該RD晶圓移除該矽的幾乎全部(例如是至少90%或95%)、等等)。例如，區塊850可包括機械式研磨該矽的幾乎全部，接著是一乾式或濕式化學蝕刻以移除剩餘部分(或是該剩餘部分的幾乎全部)。在一其中該支撐層係鬆弛地附接至被形成(或承載)於其上的RD結構的範例情節中，區塊850可包括拉開或是剝離以分開該支撐層與該RD結構。
圖7F係提供區塊850的各種特點(例如，支撐層移除特點)的一範例的圖示。例如，該支撐層705(在圖7E中所示)係從該RD結構710被移除。在該舉例說明的例子中，該RD結構710仍然可以包括一如同在此論述的基底介電層711(例如，一氧化物、氮化物、等等)。
一般而言，區塊850可包括從該RD晶圓移除一支撐層。於是，此揭露內容的範疇不應該受限於任何特定類型的晶圓材料的特徵、或是受限於晶圓材料移除的任何特定方式的特徵。
該範例的方法800在區塊855可以包括形成及圖案化一重新分佈層(RDL)介電層，以用於蝕刻該RD結構的一氧化物層。區塊855可包括用各種方式的任一種來形成及圖案化該RDL介電層，其之非限制性的例子係在此加以呈現。區塊855例如可以和在圖2中所示以及在此論述之範例的方法200的區塊255共用任一或是所有的特徵。
圖7G係提供區塊855的各種特點的一範例的圖示。例如，該RDL介電層771係在該基底介電層711上被形成及圖案化。該圖案化的RDL介電層771例如可以包括穿過RDL介電層771的貫孔772，例如該基底介電層711可以透過貫孔772而被蝕刻(例如，在區塊860)，並且導電線路(或是其之部分)可被形成(例如，在區塊865)在貫孔772中。
一般而言，區塊855可包括例如是在該基底介電層上形成及圖案化一介電層(例如，一RDL介電層)。於是，此揭露內容的範疇不應該受限於一特定的介電層的特徵、或是受限於形成一介電層的一特定方式的特徵。
該範例的方法800在區塊860可以包括從該RD結構蝕刻該基底介電層(例如，氧化物層、氮化物層、等等)，例如是其之未被遮罩的部分。區塊860可包括用各種方式的任一種來執行該蝕刻，其之非限制性的例子係在此加以呈現。區塊860例如可以和在圖2中所示以及在此論述之範例的方法200的區塊260共用任一或是所有的特徵。
圖7G係提供區塊860的各種特點的一範例的圖示。例如，該基底介電層711的被展示在圖7F中的第一導電線路712之下的部分係從圖7G被移除。例如，此係致能在該些第一導電線路712與在區塊865所形成的RDL線路之間的金屬到金屬的接觸。
一般而言，區塊860例如可以包括蝕刻該基底介電層。於是，此揭露內容的範疇不應該受限於執行此種蝕刻的任何特定的方式。
該範例的方法800在區塊865可以包括形成重新分佈層(RDL)線路。區塊865可包括用各種方式的任一種來形成該RDL線路，其之非限制性的例子係在此加以呈現。區塊865例如可以和在圖2中所示以及在此論述之範例的方法200的區塊265共用任一或是所有的特徵。
圖7G及7H係提供區塊865的各種特點(例如，RDL線路形成的特點)的一範例的圖示。例如，該些RDL線路的一第一部分781可被形成在該RDL介電層771的貫孔772中，並且接觸該RD結構710的藉由此種貫孔772所露出的第一導電線路712。同樣例如的是，該第一RDL線路的一第二部分782可被形成在該第一RDL介電層77l上。
一般而言，區塊865可包括形成重新分佈層(RDL)線路。於是，此揭露內容的範疇不應該受限於任何特定的RDL線路的特徵、或是受限於形成此種RDL線路的任何特定方式的特徵。
注意到的是，儘管該範例的方法800係在區塊855之處只有展示一RDL介電層、並且在區塊865之處只有展示一RDL線路，但是此類的區塊可以依所要地被重複多次。
該範例的方法800在區塊885可以在RDL線路上形成互連結構。區塊885可包括用各種方式的任一種來形成該些互連結構，其之非限制性的例子係在此加以呈現。例如，區塊885可以和在圖2中所示以及在此論述之範例的方法200的區塊285共用任一或是所有的特徵。
區塊885例如可以在RDL線路上形成導電柱(例如，金屬柱、銅柱、焊料封頂的柱、等等)及/或導電凸塊(例如，焊料、等等)。例如，區塊885可以包括電鍍導電柱、設置或塗覆導電凸塊、等等。
圖7I係提供區塊885的各種特點(例如，凸塊形成的特點)的一範例的圖示。例如，互連結構792(例如，其係被展示為焊料封頂的柱，例如是銅柱)係被附接至該些RDL線路782。
儘管在區塊855-885所形成的重新分佈層(其亦可被稱為正面重新分佈層(RDL))在圖7中係大致以一種扇入組件(例如，大致內含在晶粒725、726的覆蓋區之內)來加以描繪，但是它們亦可以用一種扇出組件來加以形成，例如其中互連結構792的至少一部份是大致延伸到晶粒725、726的覆蓋區之外。此種組件之非限制性的例子係在此加以呈現。
一般而言，區塊885可包括例如在該些RDL線路上及/或在該RDL介電層上形成互連結構。於是，此揭露內容的範疇不應該受限於任何特定的互連結構的特徵、或是受限於形成互連結構的任何特定的方式。
該範例的方法800在區塊890可以包括脫黏(或分離)在區塊845所附接的晶圓支撐件。區塊890可包括用各種方式的任一種來執行此種脫黏，其之非限制性的特點係在此加以呈現。例如，區塊890可以和在圖2中所示以及在此論述之範例的方法200的區塊290共用任一或是所有的特徵。
圖7H及7I係提供區塊890的各種特點的一範例的圖示。例如，在圖7H中描繪的晶圓支撐件750係在圖7I中被移除。
一般而言，區塊890可包括脫黏該晶圓支撐件。於是，此揭露內容的範疇不應該受限於任何特定類型的晶圓支撐件的特徵、或是受限於脫黏一晶圓支撐件的任何特定的方式。
該範例的方法800在區塊895可以包括切割該晶圓。區塊895可包括用各種方式的任一種來切割該晶圓，其之非限制性的例子係在此加以呈現。區塊895例如可以和在圖2所示以及在此論述之範例的方法200的區塊295共用任一或是所有的特徵。
在此的討論大致已經聚焦在討論該RD晶圓的單一晶粒的處理。此種聚焦在該RD晶圓的單一晶粒只是為了清楚的舉例說明而已。應瞭解的是，在此論述的所有製程步驟(或區塊)都可以在一整個晶圓上被執行。例如，在圖7A-7L以及在此的其它圖所提出的每一個圖示都可以在單一晶圓上被複製數十或是數百次。例如，在切割之前，在該晶圓的所舉例說明的裝置組件中之一組件與一相鄰的裝置組件之間可以是不分開的。
區塊895例如可以包括從該晶圓切割出(例如，機械沖壓切割、機械鋸切割、雷射切割、軟性射束切割、電漿切割、等等)個別的封裝。此種切割的最終結果例如可以是在圖7I中所示的封裝。例如，該切割可以形成該封裝的側表面是包括該封裝的複數個構件之共面的側表面。例如，該模製材料730、RD結構710的介電層、RDL介電層771、底膠填充728、等等的任一個或是全部的側表面可以是共面的。
一般而言，區塊895可包括切割該晶圓。於是，此揭露內容的範疇不應該受限於切割一晶圓的任何特定方式的特徵。
該範例的方法800在區塊896可以包括製備一基板、或是其之晶圓或面板，以用於該組件700I至其的附接。區塊896可包括用各種方式的任一種來製備一基板，其之非限制性的例子係在此加以呈現。區塊896例如可以和在圖2中所示以及在此論述之範例的方法200的區塊205及210共用任一個或是所有的特點。
該基板例如可以包括各種基板的任一種的特徵。例如，該基板可包括一封裝基板、主機板基板、積層基板、模製基板、半導體基板、玻璃基板、等等)。區塊896例如可以包括製備該基板的正表面及/或背表面，以用於電性及/或機械式的附接。區塊896例如在此階段可以讓一面板的基板保留在一面板形式而在之後切開個別的封裝、或是可以在此階段從一面板切開個別的基板。
區塊896亦可包括從在一製造設施之一相鄰或是上游的製造站、從另一地理位置、等等來接收該基板。該接收到的基板例如可以是已經製備的、或是額外的製備步驟可加以執行。
圖7J係提供區塊896的各種特點的一範例的圖示。例如，該組件700J係包含一被製備用於附接之範例的基板793。
一般而言，區塊896可包括製備一基板、或是其之晶圓或面板，以用於該組件700I至其的附接。於是，此揭露內容的各種特點的範疇不應該受限於特定的基板的特徵、或是受限於製備一基板的任何特定方式的特徵。
該範例的方法800在區塊897可以包括將一組件附接至該基板。區塊897可包括用各種方式的任一種來附接一組件(例如，一在圖7I所例示的組件700I或是其它組件)，其之非限制性的例子係在此加以呈現。區塊897例如可以和在圖2中所示以及在此論述之範例的方法200的區塊220共用任一或是所有的特徵。
該組件可包括各種組件的任一種的特徵，其之非限制性的例子係在此加以呈現，例如是在所有的圖及/或在此相關的討論中。區塊897可包括用各種方式的任一種來附接該組件。例如，區塊897可包括利用批量回焊、熱壓接合(TCB)、導電的環氧樹脂、等等以將該組件附接至該基板。
圖7J係提供區塊897的各種特點(例如，組件附接特點)的一範例的圖示。例如，在圖7I所展示的組件700I係被附接至該基板793。
儘管未顯示在圖7J中，在各種的範例實施方式中(例如，如同在圖7K及7L中所示)，例如是穿模互連結構的互連結構可被形成在該基板793上。在此種範例實施方式中，區塊897可以和在圖2中所示以及在此論述之範例的方法200的區塊215共用任一或是所有的特徵，儘管是有關於在該基板793上形成該些互連結構。注意到的是，此種互連結構可以在該組件附接之前或是之後被執行、或是亦可以在區塊898的底膠填充之前或是之後被執行。
一般而言，區塊897係包括將一組件附接至該基板。於是，此揭露內容的範疇不應該受限於任何特定的組件、基板、或是附接一組件至一基板的方式的特徵。
該範例的方法800在區塊898可以包括底膠填充在該基板上的組件。區塊898可包括各種方式的底膠填充的任一種，其之非限制性的例子係在此加以呈現。區塊898例如可以和區塊825及/或在圖2中所示以及在此論述之範例的方法200的區塊225共用任一或是所有的特徵。
例如，在區塊897的組件附接之後，區塊898可包括利用一毛細管底膠填充來底膠填充該附接組件。例如，該底膠填充可包括一種足夠黏的強化的聚合材料，以在一毛細管作用中流動在該組件與該基板之間。
同樣例如的是，區塊897可包括在該組件於區塊897正被附接(例如，利用一熱壓接合製程)時，利用一種非導電膏(NCP)及/或一種非導電膜(NCF)或帶以底膠填充該半導體晶粒。例如，此種底膠填充材料可以在附接該組件之前加以沉積(例如，印刷、噴塗、等等)。
如同在該範例的方法800中所描繪的所有區塊，區塊898可以在該方法800的流程中的任何位置處被執行，只要在該組件與該基板之間的空間是可接達的即可。
該底膠填充亦可以發生在該範例的方法800之一不同的區塊處。例如，該底膠填充可以被執行為基板模製區塊899的部分(例如，利用一模製底膠填充)。
圖7K係提供區塊898的各種特點(例如，該底膠填充特點)的一範例的圖示。該底膠填充794係被設置在該組件700I與基板793之間。
儘管該底膠填充794係大致被描繪為平坦的，但是該底膠填充可以升起並且在該組件700I及/或其它構件的側邊上形成圓角。在一範例情節中，該組件700I的側表面的至少四分之一或是至少一半可以被覆蓋該底膠填充材料。在另一範例情節中，該組件700I的整個側表面的一或多個或是全部可以被覆蓋該底膠填充材料。同樣例如的是，直接在該組件700I與其它構件之間、及/或在其它構件(在各種的圖中所展示的)之間的空間的一實質的部分可以被填入該底膠填充材料794。例如，在該組件700I與一橫向相鄰的構件之間的至少一半的空間或是全部的空間可以被填入該底膠填充材料。
如同在圖7J中所示，該組件700J可包括一在該晶粒725、726與該RD結構710之間的第一底膠填充728、以及一在該RD結構710與該基板793之間的第二底膠填充794。此種底膠填充728、794例如可以是不同的。例如，在一其中在該晶粒725、726與該RD結構710之間的距離小於在該RD結構710與該基板793之間的距離的範例情節中，該第一底膠填充728相較於該第二底膠填充794可以大致包括一較小的填充物尺寸(或是具有較高的黏度)。換言之，該第二底膠填充794可以是比該第一底膠填充728便宜的。
再者，在區塊898及825所執行之個別的底膠填充製程可以是不同的。例如，區塊825可包括利用一毛細管底膠填充程序，而區塊898可包括利用一非導電膏(NCP)底膠填充程序。
在另一例子中，區塊825及898可包括同時在一相同的底膠填充製程中被執行，例如是在區塊897之後。此外，如同在此論述的，一模製的底膠填充亦可被利用。在此種範例的情節中，區塊899可包括在該基板模製製程期間執行區塊825及/或898的任一或是兩者的底膠填充。例如，區塊825可包括執行一毛細管底膠填充，而區塊898係在區塊899被執行為一模製底膠填充製程。
一般而言，區塊898可包括底膠填充在區塊897所附接至該基板的組件及/或其它構件。於是，此揭露內容的範疇不應該受限於任何特定類型的底膠填充、或是執行底膠填充的任何特定的方式的特徵。
該範例的方法800在區塊899可以包括模製該基板。區塊899可包括用各種方式的任一種來執行此種模製，其之非限制性的例子係在此加以呈現。區塊899例如可以和區塊830及/或在圖2中所示以及在此論述之範例的方法200的區塊230共用任一或是所有的特徵。
例如，區塊899可包括模製在該基板的頂表面之上、在區塊897附接的組件之上、在TMV互連結構(若其被形成在該基板上的話，例如是導電球、橢圓體、柱或柱體(例如，電鍍的柱、線或是接合線等等)、等等)之上。
區塊899例如可以包括利用轉移模製、壓縮模製、等等。區塊899例如可以包括利用一面板模製的製程，其中複數個基板被連接在一面板中並且一起模製、或是區塊899可包括個別地模製基板。在一面板模製的情節中，在該面板模製之後，區塊899可包括執行一切開製程，其中個別的基板係和該基板面板分開。
該模製材料例如可以包括各種特徵的任一種。例如，該模製材料(例如，環氧模製化合物(EMC)、環氧樹脂模製化合物、等等)可包括一相對高的模數，例如以在一後續的製程中提供封裝支撐。同樣例如的是，該模製材料可包括一相對低的模數，以在一後續的製程中提供封裝彈性。
區塊899例如可以包括利用一種模製材料是不同於在區塊830所利用的模製材料。例如，區塊899可以利用一種具有比在區塊830所利用的模製材料較低的模數之模製材料。在此種情節中，該組件的中央區域相較於該組件的周邊區域可以是相對較堅硬的，此係在該組件的較強健的區域中提供各種力的吸收。
在一其中該組件700K的模製材料735以及該組件700I的模製材料730是不同的，且/或在不同的階段被形成，且/或利用不同類型的製程被形成的範例情節中，區塊899(或是另一區塊)可包括製備該模製材料730以用於黏著至該模製材料735。例如，該模製材料730可以被物理性或化學性蝕刻。該模製材料730例如可以被電漿蝕刻。同樣例如的是，溝槽、凹口、突出部、或是其它物理特點可被形成在該模製材料730上。又例如的是，一黏著劑可被設置在該模製材料730上。
區塊899例如可以利用一與在區塊830所利用者為不同類型的模製製程。在一範例情節中，區塊830可以利用一壓縮模製製程，而區塊899係利用一轉移模製製程。在此種範例情節中，區塊830可以利用一種特定適配於壓縮模製的模製材料，並且區塊899可以利用一種特定適配於轉移模製的模製材料。此種模製材料例如可以具有明顯不同的材料特徵(例如，流動特徵、固化特徵、硬度特徵、粒子尺寸特徵、化學化合物特徵、等等)。
如同在此所解說的，例如是關於區塊898，區塊899的模製製程可以提供在該組件700I與該基板793之間底膠填充，且/或可以提供在該晶粒725、726與該RD結構710之間底膠填充。在此種例子中，在該模製底膠填充材料與囊封基板793及組件700I的模製材料及/或囊封RD結構710及半導體晶粒725、726的模製材料之間可以有材料的均勻性。
圖7K係提供區塊899的各種特點(例如，該些模製特點)的一範例的圖示。例如，該模製組件700K係被展示為其中該模製材料735覆蓋互連結構795以及組件700I。儘管該模製材料735(其在此亦可被稱為囊封材料)係被展示為讓組件700I的頂端被露出，但是此並不必要是如此。例如，區塊899可以完全覆蓋該組件700I，而且並不需要接著是一薄化(或研磨)操作來露出該組件700I的頂端。
一般而言，該模製材料735例如可以直接接觸且覆蓋組件700I的未被該底膠填充794覆蓋的部分。例如，在一其中該組件700I的側邊的至少一第一部分被覆蓋底膠填充794的情節中，該模製材料735可以直接接觸且覆蓋組件700I的側邊的一第二部分。再者，該模製材料735可以橫向地延伸至該基板793的邊緣，並且因此構成一與該基板793共平面的側表面。此種組件例如可以是利用面板模製而被形成的，接著是個別的封裝從該面板的單粒化。
一般而言，區塊899可包括模製該基板。於是，此揭露內容的範疇不應該受限於任何特定的模製材料、結構及/或技術的特徵。
該範例的方法800在區塊886可以包括在該基板上形成互連結構，例如是在該基板的相對該組件在區塊897被附接到的側邊之側邊上。該些互連結構可包括各種類型的互連結構的任一種的特徵，例如是可被利用以連接一半導體封裝至另一封裝或是一主機板的結構。例如，該些互連結構可包括導電球(例如，焊料球)或是凸塊、導電柱、等等。
圖7K係提供區塊886的各種特點(例如，該形成互連的特點)的一範例的圖示。例如，該些互連結構792係被描繪為附接至該基板793的平面791。
一般而言，區塊886可包括在該基板上形成互連結構。於是，此揭露內容的範疇不應該受限於特定的互連結構的特徵、或是受限於形成此種結構的任何特定的方式。
如同在此論述的，該底膠填充728可以覆蓋晶粒725、726的側邊的至少一部分，且/或該底膠填充794可以覆蓋組件700I的側邊的至少一部分。圖7L係提供此種覆蓋之一舉例說明的的例子。例如，該組件700I係被展示為其中該底膠填充728是接觸晶粒725、726的側邊的一部分。如同在此論述的，在一切割製程期間，該底膠填充728亦可被切割，此係產生一包括一平的側表面之組件700I，該側表面係包含該RD結構710的一側表面、該模製材料730的一側表面、以及該底膠填充728的一側表面。
該組件700L(其亦可被稱為一封裝)係被展示為其中底膠填充794接觸該組件700I的側邊的一部分(例如，該RD結構710的側邊、該底膠填充728的側邊、以及該模製材料730的側邊)。注意到的是，如同在此論述的，在各種的範例實施方式中，該底膠填充794可以包括模製的底膠填充，其是和該模製材料735相同的材料。該模製材料735係被展示為囊封基板793、互連結構795、底膠填充794、以及組件700I。儘管在該範例的圖示中，組件700I以及互連結構795的頂端係從該模製材料735被露出，但是此並不必要是如此。
圖7及8係呈現各種的範例的方法特點以及其之變化。其它範例的方法特點現在將會參考額外的圖來加以呈現。
如同在此論述的，在圖7及8的討論中，區塊835可包括研磨(或者是薄化)該模製材料730，以露出晶粒725、726中的一或多個。一個例子係在圖7D被提供。
亦如同所論述的，在區塊835的模製研磨(或薄化)並不需要加以執行、或是可以被執行到一範圍是仍然讓晶粒725、726的頂端被覆蓋模製材料730。一個例子係在圖9被提供，其中該模製材料735係覆蓋該組件700I的晶粒725、726的頂端。
亦如同在此論述的，例如是相關於區塊897以及圖7K及7L，在各種的範例實施方式中，互連結構可被形成在該基板上。一個例子係在圖9被提供。例如，儘管該些晶粒互連結構795的頂端最初是被覆蓋該模製材料735，貫孔940係在該模製材料735中被剝蝕，以露出互連結構795。
再者，如同在此的圖7及8的討論中所論述的，在各種的範例實施方式中，TMV互連結構並不需要被形成在該基板上。一個例子係在圖10A被提供。如同在圖10A中所示，相對於圖7K，其並沒有TMV互連結構795被形成。同樣如同在圖10A中所示，相對於圖1K，該模製材料735並未覆蓋互連結構。
同樣例如的是，如同在此所解說的，在區塊899的模製研磨(或薄化)可被跳過、或是可被執行到一範圍是讓該組件700I及/或晶粒725、726中的至少一個的頂端被覆蓋模製材料735。圖10A係提供此種處理的一範例的圖示。一般而言，圖10A的組件1000A係類似於圖7K的組件700K再減去互連結構795，並且其中模製材料735係覆蓋該組件700I。
此外，如同在此所解說的，在區塊899的模製研磨(或薄化)可加以執行到一範圍是從該模製材料735(及/或模製材料730)露出該組件700I及/或晶粒725、726中的一或多個的頂端。圖10B係提供此種處理的一範例的圖示。一般而言，圖10B的組件1000B係類似於圖7K的組件700K，再減去互連結構795。
在另一例子中，如同在此所解說的，在區塊897的討論中，該些TMV互連可包括各種結構的任一種，例如是一導電柱(例如，電鍍的柱或柱體、垂直的導線、等等)。圖11A係提供附接至該基板793的導電柱1121之一範例的圖示。該些導電柱1121例如可以是被電鍍在該基板793上。該些導電柱1121例如也可以包括附接(例如，引線接合的附接、焊接、等等)至該基板793並且垂直地延伸的導線(例如，引線接合的導線)。該些導電柱1121例如可以從該基板793延伸到一高度是大於晶粒725、726的一高度、等於晶粒725、726中的一或多個的高度、小於晶粒725、726的一高度、等等。注意到的是，任意數量列的柱1121都可被形成。一般而言，圖11A的組件1100A係類似於圖7K的組件700K(再減去該模製化合物735)，其具有導電柱1121作為互連結構，而不是細長的導電球795。
繼續該例子，圖11B係描繪被覆蓋模製材料735的基板793、導電柱1121、組件700I(例如，半導體晶粒725、726)、以及底膠填充794。該模製例如可以根據該範例的方法800的區塊899來加以執行。一般而言，圖11B的組件1100B係類似於圖7K的組件700K，其具有導電柱1121作為互連結構，而不是細長的導電球795，並且具有尚未被薄化或是尚未被足夠的薄化以露出組件700I的模製材料735。
仍然繼續該例子，圖11C係描繪該模製材料735已經被薄化(例如，被研磨)到一所要的厚度。該薄化例如可以根據該範例的方法800的區塊899來加以執行。例如，注意到的是，該些導電柱1121及/或組件700I(例如，包含模製材料730及/或半導體晶粒725、726)亦可被薄化。例如，該模製材料735的薄化可以露出導電柱1121的頂端。然而，若該模製材料735的薄化反而並未露出導電柱1121的頂端的話，則一模製剝蝕操作可加以執行。注意到的是，儘管該組件1100C係被展示為組件700I的半導體晶粒725、726的頂端被露出，但是該些頂端並不必要被露出。
一般而言，圖11C的組件1100C係類似於圖7K的組件700K，其具有導電柱1121作為互連結構，而不是細長的導電球795。
繼續該例子，在圖11C中所示的組件1100C可以藉由在該模製材料735以及組件700I(例如，包含該模製材料730及/或其之半導體晶粒725、726)之上形成一重新分佈層(RDL)1132而進一步被處理。圖11D係展示此種處理的一個例子。該重新分佈層1132在此亦可被稱為背面重新分佈(RDL)層1132。儘管此種背面RDL的形成並未明確地展示在該範例的方法800的區塊中之一，但是此種操作可以在該些區塊的任一個中加以執行，例如是在該區塊899的模製研磨操作(若被執行的話)之後加以執行。
如同在圖11D中所示，一第一背面介電層1133可以在該模製材料735以及組件700I(例如，包含該模製材料730及/或其之半導體晶粒725、726)上被形成及圖案化。該第一背面介電層1133例如可以是用一種和在區塊855所形成的RDL介電層771相同或類似的方式而被形成及圖案化，儘管是在一不同的表面上。例如，該第一背面介電層1133可被形成在該模製材料735上、及/或在該組件700I(例如，包含該模製材料730及/或其之半導體晶粒725、726)上，例如是直接被形成在晶粒725、726的露出的背表面上、在覆蓋晶粒725、726的背表面的模製材料730及/或735上、等等，並且貫孔1134可以在該第一背面介電層1133中被形成(例如，藉由蝕刻、剝蝕、等等)，以至少露出導電柱1121的頂端。
背面線路1135可被形成在該第一背面介電層1133上、以及在該第一背面介電層1133的貫孔1134中。該些背面線路1135因此可以電連接至導電柱1121。該些背面線路1135例如可以是用一種和在區塊865所形成的RDL線路782相同或類似的方式而被形成。該些背面線路1135的至少某些個(若非全部的話)例如可以從導電柱1121延伸到在該組件700I(例如，包含該模製材料730及/或其之半導體晶粒725、726)的正上方的位置處。該些背面線路1135的至少某些個例如也可以從該導電柱1121延伸到並非在該組件700I(例如，包含該模製材料730及/或其之半導體晶粒725、726)的正上方的位置處。
一第二背面介電層1136可以在該第一背面介電層1133以及背面線路1135上被形成及圖案化。該第二背面介電層1136例如可以用一種和在區塊855所形成的RDL介電層771相同或類似的方式而被形成及圖案化，儘管是在一不同的表面上。例如，該第二背面介電層1136可被形成在該第一背面介電層1133之上以及在該些背面線路1135之上，並且貫孔1137可以在該第二背面介電層1136中被形成(例如，藉由蝕刻，剝蝕、等等)，以露出背面線路1135的接觸區域。
背面互連墊1138(例如，球體接觸墊、平面、端子、等等)可被形成在該第二背面介電層1136上、及/或在該第二背面介電層1136的貫孔1137中。該些背面互連墊1138因此可以電連接至背面線路1135。該些背面互連墊1138例如可以是用一種和在區塊865所形成的RDL線路相同或類似的方式而被形成。該些背面互連墊1138例如可以是藉由形成金屬接觸墊及/或形成凸塊底部金屬化而被形成(例如，用以強化後續藉由其它互連結構的附接至背面線路1135)。
儘管該背面RDL層1132係被展示為具有兩個背面介電層1133、1136以及一層背面線路1135，但應瞭解的是任意數量的介電質及/或線路層都可被形成。
儘管未顯示在圖11D中，互連結構可被形成在該基板793上，例如是在該基板793的一相對該組件700I以及模製材料735的側邊上，如同在此例如相關於區塊886及圖7K所論述者。
在另一範例的實施方式中，一基板(例如，一積層基板、封裝基板、等等)可以被附接在該組件700I(例如，包含該半導體晶粒725、726以及模製材料730)以及該模製材料735之上，例如是作為在此相關圖11A-11D所論述的背面RDL替代或是額外的。
例如，如同在圖12A中所繪，該些互連結構795可被形成在一高度是將會至少延伸到該組件700I的高度。注意到的是，此高度並不一定存在，例如是在一其中該背面基板具有其本身的互連結構、或是其中額外的互連結構被利用在該些互連結構795與背面基板之間的情節中。該些互連結構795例如可以是用一種和在此相關區塊897以及圖7K所論述的相同或類似的方式來加以附接。
繼續該例子，如同在圖12A中所繪，該組件1200A可以利用一模製材料735來加以模製，並且若必要的話，該模製材料735可被薄化。此種模製及/或薄化例如可以是用一種和在此相關區塊899以及圖7K所論述的相同或類似的方式來加以執行。
如同在圖12B中所示，一背面基板1232可加以附接。例如，該背面基板1232可以電連接至互連結構795且/或機械式附接至模製材料735及/或組件700I(例如，模製材料730及/或半導體晶粒725、726)。該背面基板1232例如可以是用面板形式及/或單一封裝形式來加以附接，並且例如可以在單粒化之前或是之後加以附接。
如同在此論述的，在該組件700I被附接至基板793之後，該基板793及/或組件700I可以被覆蓋一種模製材料。替代或額外的是，該基板793及/或組件700I可以被覆蓋一蓋子或是加固構件(stiffener)。圖13係提供一舉例說明的例子。圖13大致係展示圖7J的組件700J，其中增加一蓋子1310(或是加固構件)。
該蓋子1310例如可以包括金屬，並且提供電磁屏蔽及/或散熱。例如，該蓋子1310可以電耦接至一在該基板793上的接地線路，以提供屏蔽。該蓋子1310例如可以利用焊料及/或導電的環氧樹脂來耦接至該基板793。儘管未被展示，但是熱介面材料可被形成在該組件700I與該蓋子1310之間的一間隙1315中。
儘管大多數在此展示及論述的例子都大致只有展示該組件700I附接至該基板793，但是其它構件(例如，主動及/或被動的構件)亦可以附接至該基板793。例如，如同在圖14中所示，一半導體晶粒1427可以附接(例如，覆晶接合、引線接合、等等)至該基板793。該半導體晶粒1427係以一種橫向相鄰該組件700I的方式而被附接至該基板793。在此種附接之後，在此論述的封裝結構(例如，互連結構、模製、蓋子、等等)的任一種接著可被形成。
在另一範例的實施方式中，其它構件可以在一垂直堆疊的組件中耦接至組件700I的頂端側。圖15係展示此種組件1500C的一個例子。一第三晶粒1527以及一第四晶粒1528(例如，其非主動側)可以附接至該組件700I的頂端。此種附接例如可以利用黏著劑來加以執行。在該第三晶粒1527以及第四晶粒1528的主動側上的接合墊接著可以被引線接合至該基板793。注意到的是，在一個其中一RDL及/或基板被附接在該組件700I之上的情節中，該第三晶粒1527及/或第四晶粒1528可以被覆晶接合到此種RDL及/或基板。在此種附接之後，在此論述的封裝結構(例如，互連結構、模製、蓋子、等等)的任一種接著可被形成。
在又一範例實施方式中，另一構件可以耦接至該基板的底部側。圖16係展示此種組件的一個例子。一第三晶粒1699係被附接至該基板793的底部側，例如是在該基板793的底部側上的互連結構之間的一間隙中。在此種附接之後，在此論述的封裝結構(例如，互連結構、模製、蓋子、等等)的任一種接著可被形成。
在圖8-16中所示並且在此論述之範例的方法及組件只是非限制性的例子而已，其係被呈現以描繪此揭露內容的各種特點。此種方法及組件亦可以和在以下的共同申請之美國專利申請案中所展示及論述的方法及組件共用任一或是所有的特徵：2013年1月29日申請且名稱為"半導體裝置以及製造半導體裝置的方法"的美國專利申請案序號13/753,120；2013年4月16日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號13/863,457；2013年11月19日申請且名稱為"具有直通矽穿孔-較不深的井之半導體裝置"的美國專利申請案序號14/083,779；2014年3月18日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號14/218,265；2014年6月24日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號14/313,724；2014年7月28日申請且名稱為"具有薄的重新分佈層之半導體裝置"的美國專利申請案序號14/444,450；2014年10月27日申請且名稱為"具有降低的厚度之半導體裝置"的美國專利申請案序號14/524,443；2014年11月4日申請且名稱為"中介體、其之製造方法、利用其之半導體封裝、以及用於製造該半導體封裝之方法"的美國專利申請案序號14/532,532；2014年11月18日申請且名稱為"具有降低的翹曲之半導體裝置"的美國專利申請案序號14/546,484；以及2015年3月27日申請且名稱為"半導體裝置以及製造其之方法"的美國專利申請案序號14/671,095；該些美國專利申請案的每一個的內容茲在此以其整體納入作為參考。
在此的討論係包含許多的舉例說明的圖，其係展示一半導體封裝組件的各種部分。為了清楚的舉例說明，這些圖並未展示每個範例的組件的所有特點。在此呈現的範例的組件之任一個都可以和其它在此呈現的組件的任一個或是全部共用任一或是所有的特徵。例如且非限制性的，相關於圖1-7所展示及論述的範例的組件的任一個或是其之部分都可以被納入相關於圖8-16所論述的範例的組件的任一個。相反地，相關於圖8-16所展示及論述的組件的任一個都可以被納入相關於圖1-7所展示及論述的組件。
總之，此揭露內容的各種特點係提供一種半導體裝置或封裝結構以及一種用於製造其之方法。儘管先前的內容已經參考某些特點及例子來加以敘述，但是將會被熟習此項技術者理解到可以做成各種的改變，並且等同物可加以取代，而不脫離本揭露內容的範疇。此外，可以做成許多修改以將一特定的情況或材料調適至本揭露內容的教示，而不脫離其範疇。因此，所欲的是本揭露內容不受限於所揭露之特定的例子，而是本揭露內容將會包含落入所附的申請專利範圍的範疇內之所有的例子。
100A:重新分佈結構(RD)晶圓 100B:組件 100C:模製組件 100D:組件 100J:封裝 105:支撐層 110:重新分佈(RD)結構 111:基底介電層 112:第一導電線路 113:第一介電層 114:導電貫孔 115:第二導電線路 116:第二介電層 117:互連結構 119:接點 121:互連結構 125:第一晶粒 126:第二晶粒 128:底膠填充 130:模製材料 140:貫孔 150:晶圓支撐結構 171:第一RDL介電層 172:貫孔 181:第一RDL線路的第一部分 182:第一RDL線路的第二部分 183:第二RDL介電層 184:貫孔 185:第三RDL層 191:第二RDL線路 192:互連結構 200:方法 205、210、215、220、225、230、235、240、245、250、255、260、265、270、275、280、285、290、295:區塊 300B:封裝 400C:組件 400D:組件 500A:組件 500B:組件 500C:組件 500D:組件 521:導電柱 532:重新分佈層(RDL) 533:第一背面介電層 534:貫孔 535:背面線路 536:第二背面介電層 537:貫孔 538:背面互連墊 600B:組件 621:互連結構 632:背面基板 700A:RD晶圓 700B:組件 700C:模製組件 700D:組件 700I:組件 700J:組件 700K:組件 700L:組件 705:支撐層 710:重新分佈(RD)結構 711:基底介電層 712:第一導電線路 713:第一介電層 714:導電貫孔 715:第二導電線路 716:第二介電層 717:互連結構 725:第一半導體晶粒 726:第二半導體晶粒 728:底膠填充 730:模製材料 735:模製材料 750:晶圓支撐結構 771:RDL介電層 772:貫孔 781:第一RDL線路的第一部分 782:第一RDL線路的第二部分 791:平面 792:互連結構 793:基板 794:底膠填充 795:互連結構 800:方法 805、810、820、825、830、835、845、850、855、860、865、885、886、890、895、896、897、898、899:區塊 940:貫孔 1000A:組件 1000B:組件 1100A:組件 1100B:組件 1100C:組件 1121:導電柱 1132:重新分佈層(RDL) 1133:第一背面介電層 1134:貫孔 1135:背面線路 1136:第二背面介電層 1137:貫孔 1138:背面互連墊 1200A:組件 1232:背面基板 1310:蓋子 1315:間隙 1427:半導體晶粒 1500C:組件 1527:第三晶粒 1528:第四晶粒 1699:第三晶粒
所附的圖式係被包括在內以提供本揭露內容的進一步的理解，並且被納入在此說明書中而且構成說明書的一部分。該圖式係描繪本揭露內容的例子，並且和說明一起用以解說本揭露內容的各種原理。在圖式中： [圖1A]-[圖1J]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖2]是根據本揭露內容的各種特點的一種製造一半導體封裝之範例的方法的流程圖。 [圖3A]-[圖3B]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖4A]-[圖4D]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖5A]-[圖5F]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖6A]-[圖6D]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖7A]-[圖7L]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖8]是根據本揭露內容的各種特點的一種製造一半導體封裝之範例的方法的流程圖。 [圖9]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖10A]-[圖10B]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖11A]-[圖11D]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖12A]-[圖12B]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖13]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖14]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖15]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。 [圖16]係展示描繪根據本揭露內容的各種特點的一種範例的半導體封裝以及一種製造一半導體封裝之範例的方法的橫截面圖。
100J:封裝
110:重新分佈(RD)結構
121:互連結構
125:第一晶粒
126:第二晶粒
191:第二RDL線路
192:互連結構

Claims (20)

  1. 一種半導體裝置，其包括： 正面側重新分佈結構(FSRDS)，包括： FSRDS頂側； FSRDS底側； FSRDS橫向側，其在所述FSRDS頂側和所述FSRDS底側之間； FSRDS第一介電層；以及 FSRDS第一導電層，其包括FSRDS第一導電線路； 半導體晶粒，包括正面晶粒側和背面晶粒側，所述正面晶粒側面向並且耦接到所述FSRDS頂側，所述正面晶粒側包括導電的墊，所述導電的墊電性耦接到所述FSRDS第一導電層； 堆疊組件互連結構(SCIS)，包括SCIS頂側和SCIS底側，所述SCIS底側耦接到所述FSRDS頂側並且電性耦接到所述FSRDS第一導電層，所述SCIS頂側垂直地延伸至少與所述背面晶粒側相同高度； 囊封材料，在所述FSRDS頂側上並且橫向地圍繞所述半導體晶粒，所述囊封材料包括： 囊封材料頂側； 囊封材料底側，其面對所述正面側重新分佈結構；以及 囊封材料橫向側，其在所述囊封材料頂側和所述囊封材料底側之間；以及 背面側重新分佈結構(BSRDS)，包括： BSRDS頂側； BSRDS底側，其耦接到所述SCIS頂側； BSRDS第一介電層，其在所述背面晶粒側上並且在所述囊封材料頂側上；以及 BSRDS第一導電層，其包括BSRDS第一導電線路，所述BSRDS第一導電線路電性耦接到所述堆疊組件互連結構， 其中所述正面側重新分佈結構包括堆積重新分佈結構，並且所述背面側重新分佈結構包括積層基板。
  2. 如請求項1所述的半導體裝置，其中所述堆疊組件互連結構包括銅核心焊料結構。
  3. 如請求項2所述的半導體裝置，其中所述堆疊組件互連結構包括細長的導電球。
  4. 如請求項1所述的半導體裝置，其中： 所述堆疊組件互連結構包括第一金屬的核心，所述核心由第二金屬所圍繞；並且 所述囊封材料橫向地圍繞整個所述核心。
  5. 如請求項1所述的半導體裝置，其中所述背面晶粒側從所述囊封材料露出。
  6. 如請求項1所述的半導體裝置，其中所述BSRDS底側是機械式地附接到所述背面晶粒側。
  7. 如請求項1所述的半導體裝置，其中所述BSRDS底側是機械式地附接到所述囊封材料。
  8. 如請求項1所述的半導體裝置，其中所述FSRDS橫向側、所述囊封材料橫向側以及所述BSRDS橫向側是共平面。
  9. 如請求項1所述的半導體裝置，其包括底膠填充材料直接垂直地在所述半導體晶粒和所述正面側重新分佈結構之間。
  10. 一種半導體裝置，其包括： 第一側重新分佈結構(FSRDS)，其包括： FSRDS第一側； FSRDS第二側，其與所述FSRDS第一側相對； FSRDS橫向側，其在所述FSRDS第一側和所述FSRDS第二側之間； FSRDS第一介電層；以及 FSRDS第一導電層，其包括FSRDS第一導電線路； 半導體晶粒，其包括第一晶粒側以及與所述第一晶粒側相對的第二晶粒側，所述第二晶粒側面向並且耦接到所述FSRDS第一側； 堆疊組件互連結構(SCIS)，其包括SCIS第一側以及與所述SCIS第一側相對的SCIS第二側，所述SCIS第二側耦接到所述FSRDS第一側並且電性耦接到所述FSRDS第一導電層，所述堆疊組件互連結構垂直跨度整個所述半導體晶粒； 囊封材料，其在所述FSRDS第一側上並且橫向圍繞所述半導體晶粒，所述囊封材料包括： 囊封材料第一側； 囊封材料第二側，其與所述囊封材料第一側相對並且面向所述正面側重新分佈結構；以及 囊封材料橫向側，其在所述囊封材料第一側以及所述囊封材料第二側之間；以及 第二側重新分佈結構(SSRDS)，其包括： SSRDS第一側； SSRDS第二側，其與所述SSRDS第一側相對並且耦接到所述SCIS第一側； SSRDS橫向側，其在所述SSRDS第一側和所述SSRDS第二側之間； SSRDS第一介電層；以及 SSRDS第一導電層，其包括SSRDS第一導電線路，所述SSRDS第一導電線路電性耦接到所述堆疊組件互連結構， 其中： 所述第一側重新分佈結構以及所述第二側重新分佈結構中的一者包括堆積重新分佈結構；並且 所述第一側重新分佈結構以及所述第二側重新分佈結構中的另一者包括積層基板。
  11. 如請求項10所述的半導體裝置，其中所述第二側重新分佈結構包括積層基板。
  12. 如請求項11所述的半導體裝置，其中所述半導體晶粒包括在所述第二晶粒側上的晶粒墊。
  13. 如請求項11所述的半導體裝置，其中所述FSRDS橫向側、所述囊封材料橫向側以及所述SSRDS橫向側是共平面。
  14. 如請求項11所述的半導體裝置，其中所述堆疊組件互連結構包括銅核心焊料結構。
  15. 如請求項10所述的半導體裝置，包括底膠填充材料，所述底膠填充材料直接垂直地在所述半導體晶粒和所述第一側重新分佈結構之間。
  16. 如請求項10所述的半導體裝置，其中所述SSRDS第二側是機械式地附接到所述第一晶粒側。
  17. 一種製造半導體裝置的方法，所述方法包括： 提供第一側重新分佈結構(FSRDS)，其包括： FSRDS第一側； FSRDS第二側，其與所述FSRDS第一側相對； FSRDS橫向側，其在所述FSRDS第一側和所述FSRDS第二側之間； FSRDS第一介電層；以及 FSRDS第一導電層，其包括FSRDS第一導電線路； 提供半導體晶粒，其包括第一晶粒側以及與所述第一晶粒側相對的第二晶粒側，所述第二晶粒側面向並且耦接到所述FSRDS第一側； 提供堆疊組件互連結構，其包括SCIS第一側以及與所述SCIS第一側相對的SCIS第二側，所述SCIS第二側耦接到所述FSRDS第一側並且電性耦接到所述FSRDS第一導電層，所述堆疊組件互連結構垂直地跨度整個所述半導體晶粒； 提供囊封材料，其在所述FSRDS第一側並且橫向地圍繞所述半導體晶粒，所述囊封材料包括： 囊封材料第一側; 囊封材料第二側，其與所述囊封材料第一側相對並且面向所述正面側重新分佈結構；以及 囊封材料橫向側，其在所述囊封材料第一側和所述囊封材料第二側之間；以及 提供第二側重新分佈結構(SSRDS)，其包括： SSRDS第一側; SSRDS第二側，其與所述SSRDS第一側相對並且耦接到所述SCIS第一側； SSRDS橫向側，其在所述SSRDS第一側和所述SSRDS第二側之間； SSRDS第一介電層；以及 SSRDS第一導電層，其包括SSRDS第一導電線路，所述SSRDS第一導電線路電性耦接到所述堆疊組件互連結構， 其中： 所述第一側重新分佈結構以及所述第二側重新分佈結構中的一者包括堆積重新分佈結構；並且 所述第一側重新分佈結構以及所述第二側重新分佈結構中的另一者包括積層基板。
  18. 如請求項17所述的方法，其中所述第二側重新分佈結構包括積層基板。
  19. 如請求項18所述的方法，其包括形成所述FSRDS橫向側、所述囊封材料橫向側以及所述SSRDS橫向側為共平面。
  20. 如請求項18所述的方法，其包括提供底膠填充材料，所述底膠填充材料直接垂直地在所述半導體晶粒以及所述第一側重新分佈結構之間。
TW111132300A 2013-11-19 2015-08-21 半導體封裝以及製造其之方法 TWI819767B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/083,779 US9799592B2 (en) 2013-11-19 2013-11-19 Semicondutor device with through-silicon via-less deep wells
US14/823,689 2015-08-11
US14/823,689 US9543242B1 (en) 2013-01-29 2015-08-11 Semiconductor package and fabricating method thereof

Publications (2)

Publication Number Publication Date
TW202249195A TW202249195A (zh) 2022-12-16
TWI819767B true TWI819767B (zh) 2023-10-21

Family

ID=53172492

Family Applications (5)

Application Number Title Priority Date Filing Date
TW109130240A TWI777233B (zh) 2013-11-19 2015-08-21 半導體封裝以及製造其之方法
TW104127305A TWI581391B (zh) 2013-11-19 2015-08-21 半導體封裝以及製造其之方法
TW106145325A TWI707439B (zh) 2013-11-19 2015-08-21 半導體封裝以及製造其之方法
TW111132300A TWI819767B (zh) 2013-11-19 2015-08-21 半導體封裝以及製造其之方法
TW106102772A TWI619213B (zh) 2013-11-19 2015-08-21 半導體封裝以及製造其之方法

Family Applications Before (3)

Application Number Title Priority Date Filing Date
TW109130240A TWI777233B (zh) 2013-11-19 2015-08-21 半導體封裝以及製造其之方法
TW104127305A TWI581391B (zh) 2013-11-19 2015-08-21 半導體封裝以及製造其之方法
TW106145325A TWI707439B (zh) 2013-11-19 2015-08-21 半導體封裝以及製造其之方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW106102772A TWI619213B (zh) 2013-11-19 2015-08-21 半導體封裝以及製造其之方法

Country Status (4)

Country Link
US (7) US9799592B2 (zh)
KR (1) KR102425720B1 (zh)
CN (1) CN115632042A (zh)
TW (5) TWI777233B (zh)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
US10991669B2 (en) 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
US9282649B2 (en) * 2013-10-08 2016-03-08 Cisco Technology, Inc. Stand-off block
US9881857B2 (en) 2014-06-12 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
US9824990B2 (en) 2014-06-12 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
US9818684B2 (en) * 2016-03-10 2017-11-14 Amkor Technology, Inc. Electronic device with a plurality of redistribution structures having different respective sizes
TWI563605B (en) * 2015-11-06 2016-12-21 Pixart Imaging Inc Package Structure
US10483211B2 (en) * 2016-02-22 2019-11-19 Mediatek Inc. Fan-out package structure and method for forming the same
WO2018030262A1 (ja) * 2016-08-09 2018-02-15 株式会社村田製作所 モジュール部品の製造方法
US20180053753A1 (en) * 2016-08-16 2018-02-22 Freescale Semiconductor, Inc. Stackable molded packages and methods of manufacture thereof
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10217716B2 (en) * 2016-09-12 2019-02-26 Mediatek Inc. Semiconductor package and method for fabricating the same
KR102711053B1 (ko) 2016-10-04 2024-09-30 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조체를 갖는 양면 라디오-주파수 패키지
US9837367B1 (en) * 2016-10-19 2017-12-05 International Business Machines Corporation Fabrication of solder balls with injection molded solder
US9922845B1 (en) * 2016-11-03 2018-03-20 Micron Technology, Inc. Semiconductor package and fabrication method thereof
US20180166356A1 (en) * 2016-12-13 2018-06-14 Globalfoundries Inc. Fan-out circuit packaging with integrated lid
US10002852B1 (en) * 2016-12-15 2018-06-19 Dyi-chung Hu Package on package configuration
US10770405B2 (en) * 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface material having different thicknesses in packages
WO2018222938A1 (en) * 2017-06-02 2018-12-06 Corning Incorporated Fluidic assembly substrates and methods for making such
TWI673839B (zh) * 2017-06-06 2019-10-01 華東科技股份有限公司 矩形半導體封裝及其方法
US10283428B2 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method manufacturing the same
CN107342269A (zh) * 2017-06-30 2017-11-10 华进半导体封装先导技术研发中心有限公司 一种半导体封装方法及封装结构
US11158595B2 (en) * 2017-07-07 2021-10-26 Texas Instruments Incorporated Embedded die package multichip module
CN107507816A (zh) * 2017-08-08 2017-12-22 中国电子科技集团公司第五十八研究所 扇出型晶圆级多层布线封装结构
US10304697B2 (en) * 2017-10-05 2019-05-28 Amkor Technology, Inc. Electronic device with top side pin array and manufacturing method thereof
US10797022B2 (en) * 2017-10-06 2020-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10665554B2 (en) * 2017-10-30 2020-05-26 Taiwan Semiconductor Manufacturing Company Ltd. Magnetic structure for transmission lines in a package system
US10714403B2 (en) * 2017-11-03 2020-07-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package with patterned conductive layers and an interconnecting structure
US10600743B2 (en) * 2017-11-08 2020-03-24 Inari Semiconductor Labs Sdn Bhd Ultra-thin thermally enhanced electro-magnetic interference shield package
US10741404B2 (en) * 2017-11-08 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10504871B2 (en) 2017-12-11 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
US10665522B2 (en) 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
US10347826B1 (en) 2018-01-08 2019-07-09 Globalfoundries Singapore Pte. Ltd. STT-MRAM flip-chip magnetic shielding and method for producing the same
CN110120350B (zh) * 2018-02-06 2021-07-02 中芯国际集成电路制造(上海)有限公司 导电柱的形成方法、封装结构及封装方法
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
US10937743B2 (en) 2018-04-30 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mixing organic materials into hybrid packages
US10510645B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
US10910344B2 (en) * 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US10573572B2 (en) * 2018-07-19 2020-02-25 Advanced Semiconductor Engineering, Inc. Electronic device and method for manufacturing a semiconductor package structure
KR102146802B1 (ko) * 2018-07-24 2020-08-21 삼성전기주식회사 전자 소자 모듈
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US10727174B2 (en) 2018-09-14 2020-07-28 Dialog Semiconductor (Uk) Limited Integrated circuit package and a method for forming a wafer level chip scale package (WLCSP) with through mold via (TMV)
US10950511B2 (en) * 2018-10-30 2021-03-16 Medtronic, Inc. Die carrier package and method of forming same
US10658257B1 (en) * 2018-11-01 2020-05-19 Advanced Semiconductor Engineering, Inc. Semiconductor package structure, semiconductor wafer level package and semiconductor manufacturing process
US11011435B2 (en) * 2018-11-20 2021-05-18 Asm Technology Singapore Pte Ltd Apparatus and method inspecting bonded semiconductor dice
CN111627867A (zh) * 2019-02-28 2020-09-04 富泰华工业（深圳）有限公司 芯片封装结构及其制作方法
US11011466B2 (en) * 2019-03-28 2021-05-18 Advanced Micro Devices, Inc. Integrated circuit package with integrated voltage regulator
US11562983B2 (en) * 2019-06-28 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package having multiple chips integrated therein and manufacturing method thereof
KR20210007692A (ko) 2019-07-12 2021-01-20 삼성전자주식회사 재배선 층을 포함하는 반도체 패키지 및 이를 제조하기 위한 방법
KR20210019308A (ko) 2019-08-12 2021-02-22 삼성전자주식회사 반도체 패키지
US11062998B2 (en) * 2019-08-22 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
KR102706158B1 (ko) 2019-08-30 2024-09-11 삼성전자주식회사 반도체 패키지 제조 방법
US11694906B2 (en) 2019-09-03 2023-07-04 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
TWI710090B (zh) 2019-09-06 2020-11-11 力成科技股份有限公司 半導體封裝結構及其製造方法
US11410902B2 (en) * 2019-09-16 2022-08-09 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR20210081891A (ko) 2019-12-24 2021-07-02 삼성전자주식회사 반도체 패키지
US11515173B2 (en) * 2019-12-27 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
CN113053758A (zh) 2019-12-27 2021-06-29 台湾积体电路制造股份有限公司 半导体器件的制造方法
TWI768294B (zh) 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11605552B2 (en) 2020-02-21 2023-03-14 Amkor Technology Singapore Holding Pte. Ltd. Hybrid panel method of manufacturing electronic devices and electronic devices manufactured thereby
US11915949B2 (en) 2020-02-21 2024-02-27 Amkor Technology Singapore Holding Pte. Ltd. Hybrid panel method of manufacturing electronic devices and electronic devices manufactured thereby
US11264359B2 (en) 2020-04-27 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Chip bonded to a redistribution structure with curved conductive lines
US12094828B2 (en) * 2020-07-17 2024-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Eccentric via structures for stress reduction
US11670601B2 (en) 2020-07-17 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking via structures for stress reduction
KR20220022218A (ko) 2020-08-18 2022-02-25 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11894317B2 (en) * 2020-08-26 2024-02-06 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
TWI786494B (zh) 2020-12-21 2022-12-11 華泰電子股份有限公司 半導體封裝件之製法
US11923331B2 (en) * 2021-02-25 2024-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. Die attached leveling control by metal stopper bumps
CN114420569B (zh) * 2021-12-23 2024-08-20 南通通富微电子有限公司 扇出式封装方法及封装结构
CN114334810A (zh) * 2022-03-11 2022-04-12 甬矽半导体(宁波)有限公司 三维封装结构的制备方法和三维封装结构
US20230395431A1 (en) * 2022-06-02 2023-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Packages and Methods of Forming

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201322411A (zh) * 2011-08-17 2013-06-01 Samsung Electronics Co Ltd 半導體裝置、封裝基板、半導體封裝、封裝堆疊結構以及具有功能性非對稱導電性元件的電子系統
TW201324735A (zh) * 2011-12-14 2013-06-16 Stats Chippac Ltd 形成具有針對３－ｄ ｆｏ－ｗｌｃｓｐ的導電微孔陣列的垂直互連結構的半導體裝置和方法
TW201347132A (zh) * 2012-05-03 2013-11-16 Taiwan Semiconductor Mfg 堆疊封裝元件及其製作方法

Family Cites Families (367)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3462349A (en) 1966-09-19 1969-08-19 Hughes Aircraft Co Method of forming metal contacts on electrical components
US3916434A (en) 1972-11-30 1975-10-28 Power Hybrids Inc Hermetically sealed encapsulation of semiconductor devices
US3868724A (en) 1973-11-21 1975-02-25 Fairchild Camera Instr Co Multi-layer connecting structures for packaging semiconductor devices mounted on a flexible carrier
US4322778A (en) 1980-01-25 1982-03-30 International Business Machines Corp. High performance semiconductor package assembly
CA1204213A (en) 1982-09-09 1986-05-06 Masahiro Takeda Memory card having static electricity protection
US4706167A (en) 1983-11-10 1987-11-10 Telemark Co., Inc. Circuit wiring disposed on solder mask coating
JPS6156493A (ja) 1984-08-28 1986-03-22 日本電気株式会社 多層回路基板の電源配線構造
US4645552A (en) 1984-11-19 1987-02-24 Hughes Aircraft Company Process for fabricating dimensionally stable interconnect boards
US4642160A (en) 1985-08-12 1987-02-10 Interconnect Technology Inc. Multilayer circuit board manufacturing
US4716049A (en) 1985-12-20 1987-12-29 Hughes Aircraft Company Compressive pedestal for microminiature connections
US4786952A (en) 1986-07-24 1988-11-22 General Motors Corporation High voltage depletion mode MOS power field effect transistor
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
JPH0784115B2 (ja) 1987-03-31 1995-09-13 三菱電機株式会社 半導体装置カ−ド
US4897338A (en) 1987-08-03 1990-01-30 Allied-Signal Inc. Method for the manufacture of multilayer printed circuit boards
US4806188A (en) 1988-03-04 1989-02-21 E. I. Du Pont De Nemours And Company Method for fabricating multilayer circuits
FR2637151A1 (fr) 1988-09-29 1990-03-30 Commissariat Energie Atomique Procede de realisation de connexions electriques a travers un substrat
US4996391A (en) 1988-09-30 1991-02-26 Siemens Aktiengesellschaft Printed circuit board having an injection molded substrate
JP2559834B2 (ja) 1989-01-12 1996-12-04 三菱電機株式会社 Ｉｃカード
US5108553A (en) 1989-04-04 1992-04-28 Olin Corporation G-tab manufacturing process and the product produced thereby
US5081520A (en) 1989-05-16 1992-01-14 Minolta Camera Kabushiki Kaisha Chip mounting substrate having an integral molded projection and conductive pattern
JPH0717175Y2 (ja) 1989-06-27 1995-04-19 古野電気株式会社 筐体固定装置
US5072075A (en) 1989-06-28 1991-12-10 Digital Equipment Corporation Double-sided hybrid high density circuit board and method of making same
JP3090453B2 (ja) 1989-07-10 2000-09-18 株式会社日立製作所 厚膜薄膜積層基板およびそれを用いた電子回路装置
US5021047A (en) 1989-08-29 1991-06-04 Movern John B Restricted use hypodermic syringe
US5531020A (en) 1989-11-14 1996-07-02 Poly Flex Circuits, Inc. Method of making subsurface electronic circuits
US5283459A (en) 1989-11-15 1994-02-01 Kabushiki Kaisha Toshiba Semiconductor sensor including an aperture having a funnel shaped section intersecting a second section
WO1991014282A1 (en) 1990-03-15 1991-09-19 Fujitsu Limited Semiconductor device having a plurality of chips
US5191174A (en) 1990-08-01 1993-03-02 International Business Machines Corporation High density circuit board and method of making same
US5072520A (en) 1990-10-23 1991-12-17 Rogers Corporation Method of manufacturing an interconnect device having coplanar contact bumps
US5229550A (en) 1990-10-30 1993-07-20 International Business Machines Corporation Encapsulated circuitized power core alignment and lamination
JP2890823B2 (ja) 1990-11-21 1999-05-17 株式会社デンソー 表示盤
US5379191A (en) 1991-02-26 1995-01-03 Microelectronics And Computer Technology Corporation Compact adapter package providing peripheral to area translation for an integrated circuit chip
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5091769A (en) 1991-03-27 1992-02-25 Eichelberger Charles W Configuration for testing and burn-in of integrated circuit chips
US5326643A (en) 1991-10-07 1994-07-05 International Business Machines Corporation Adhesive layer in multi-level packaging and organic material as a metal diffusion barrier
JPH05109975A (ja) 1991-10-14 1993-04-30 Hitachi Ltd 樹脂封止型半導体装置
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
JPH05136323A (ja) 1991-11-13 1993-06-01 Nec Corp 集積回路装置
FR2684235B1 (fr) 1991-11-25 1999-12-10 Gemplus Card Int Carte a circuit integre comprenant des moyens de protection du circuit integre.
US5278726A (en) 1992-01-22 1994-01-11 Motorola, Inc. Method and apparatus for partially overmolded integrated circuit package
US5508938A (en) 1992-08-13 1996-04-16 Fujitsu Limited Special interconnect layer employing offset trace layout for advanced multi-chip module packages
US5404044A (en) 1992-09-29 1995-04-04 International Business Machines Corporation Parallel process interposer (PPI)
US5371654A (en) 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5474958A (en) 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
JPH0717175A (ja) 1993-06-22 1995-01-20 Seiko Epson Corp メモリーカード
EP0713609B1 (en) 1993-08-13 2003-05-07 Irvine Sensors Corporation Stack of ic chips as substitute for single ic chip
US5442852A (en) 1993-10-26 1995-08-22 Pacific Microelectronics Corporation Method of fabricating solder ball array
KR970005712B1 (ko) 1994-01-11 1997-04-19 삼성전자 주식회사 고 열방출용 반도체 패키지
US6042889A (en) 1994-02-28 2000-03-28 International Business Machines Corporation Method for electrolessly depositing a metal onto a substrate using mediator ions
JPH07302318A (ja) 1994-03-09 1995-11-14 Seiko Epson Corp カード型電子装置
DE69527473T2 (de) 1994-05-09 2003-03-20 Nec Corp., Tokio/Tokyo Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren
JPH07335783A (ja) 1994-06-13 1995-12-22 Fujitsu Ltd 半導体装置及び半導体装置ユニット
TW368745B (en) 1994-08-15 1999-09-01 Citizen Watch Co Ltd Semiconductor device with IC chip highly secured
US5546654A (en) 1994-08-29 1996-08-20 General Electric Company Vacuum fixture and method for fabricating electronic assemblies
US6028364A (en) 1994-09-20 2000-02-22 Hitachi, Ltd. Semiconductor device having a stress relieving mechanism
US5719749A (en) 1994-09-26 1998-02-17 Sheldahl, Inc. Printed circuit assembly with fine pitch flexible printed circuit overlay mounted to printed circuit board
US5530288A (en) 1994-10-12 1996-06-25 International Business Machines Corporation Passive interposer including at least one passive electronic component
JPH08190615A (ja) 1995-01-09 1996-07-23 Seiko Epson Corp メモリーカード
US5622588A (en) 1995-02-02 1997-04-22 Hestia Technologies, Inc. Methods of making multi-tier laminate substrates for electronic device packaging
US6204453B1 (en) 1998-12-02 2001-03-20 International Business Machines Corporation Two signal one power plane circuit board
US5612513A (en) 1995-09-19 1997-03-18 Micron Communications, Inc. Article and method of manufacturing an enclosed electrical circuit using an encapsulant
JPH09130009A (ja) 1995-10-27 1997-05-16 Mitsubishi Electric Corp 混成集積回路装置とその製造方法
US5739581A (en) 1995-11-17 1998-04-14 National Semiconductor Corporation High density integrated circuit package assembly with a heatsink between stacked dies
US5674785A (en) 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5826330A (en) 1995-12-28 1998-10-27 Hitachi Aic Inc. Method of manufacturing multilayer printed wiring board
US5682065A (en) 1996-03-12 1997-10-28 Micron Technology, Inc. Hermetic chip and method of manufacture
JP3638173B2 (ja) 1996-03-27 2005-04-13 本田技研工業株式会社 マイクロ波回路用パッケージ
EP0834913A4 (en) 1996-04-19 2001-09-05 Matsushita Electronics Corp SEMICONDUCTOR DEVICE
DE19620095B4 (de) 1996-05-18 2006-07-06 Tamm, Wilhelm, Dipl.-Ing. (FH) Verfahren zur Herstellung von Leiterplatten
US5841193A (en) 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JPH09327990A (ja) 1996-06-11 1997-12-22 Toshiba Corp カード型記憶装置
US5723907A (en) 1996-06-25 1998-03-03 Micron Technology, Inc. Loc simm
US6405431B1 (en) 1996-06-27 2002-06-18 Samsung Electro-Mechanics Co., Ltd. Method for manufacturing build-up multi-layer printed circuit board by using yag laser
US5774340A (en) 1996-08-28 1998-06-30 International Business Machines Corporation Planar redistribution structure and printed wiring device
US6307161B1 (en) 1996-09-10 2001-10-23 Formfactor, Inc. Partially-overcoated elongate contact structures
DE19645854A1 (de) 1996-11-07 1998-05-14 Hewlett Packard Co Verfahren zur Herstellung von Leiterplatten
WO1998020557A1 (en) 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. Method for reducing via inductance in an electronic assembly and device
AU4902897A (en) 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for improving reliability of thin circuit substrates by increasing the T of the substrate
JP3266815B2 (ja) 1996-11-26 2002-03-18 シャープ株式会社 半導体集積回路装置の製造方法
US5894108A (en) 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
JP3704864B2 (ja) 1997-02-12 2005-10-12 株式会社デンソー 半導体素子の実装構造
US6365975B1 (en) 1997-04-02 2002-04-02 Tessera, Inc. Chip with internal signal routing in external element
US6051888A (en) 1997-04-07 2000-04-18 Texas Instruments Incorporated Semiconductor package and method for increased thermal dissipation of flip-chip semiconductor package
US6160705A (en) 1997-05-09 2000-12-12 Texas Instruments Incorporated Ball grid array package and method using enhanced power and ground distribution circuitry
TW449844B (en) 1997-05-17 2001-08-11 Hyundai Electronics Ind Ball grid array package having an integrated circuit chip
IL120866A0 (en) 1997-05-20 1997-09-30 Micro Components Systems Ltd Process for producing an aluminum substrate
JPH10334205A (ja) 1997-05-30 1998-12-18 Toshiba Corp Ｉｃカードおよびメモリパッケージ
US5835355A (en) 1997-09-22 1998-11-10 Lsi Logic Corporation Tape ball grid array package with perforated metal stiffener
JPH11121897A (ja) 1997-10-14 1999-04-30 Fujitsu Ltd 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造
JPH11219984A (ja) 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US5952611A (en) 1997-12-19 1999-09-14 Texas Instruments Incorporated Flexible pin location integrated circuit package
US6034427A (en) 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6172419B1 (en) 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
US6119338A (en) 1998-03-19 2000-09-19 Industrial Technology Research Institute Method for manufacturing high-density multilayer printed circuit boards
USD445096S1 (en) 1998-04-01 2001-07-17 Sandisk Corporation Removable memory card for use with portable electronic devices
US6184463B1 (en) 1998-04-13 2001-02-06 Harris Corporation Integrated circuit package for flip chip
US6137062A (en) 1998-05-11 2000-10-24 Motorola, Inc. Ball grid array with recessed solder balls
US5903052A (en) 1998-05-12 1999-05-11 Industrial Technology Research Institute Structure for semiconductor package for improving the efficiency of spreading heat
US6280641B1 (en) 1998-06-02 2001-08-28 Mitsubishi Gas Chemical Company, Inc. Printed wiring board having highly reliably via hole and process for forming via hole
EP0962978A1 (en) 1998-06-04 1999-12-08 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing same
US6040622A (en) 1998-06-11 2000-03-21 Sandisk Corporation Semiconductor package using terminals formed on a conductive layer of a circuit board
JP2000031640A (ja) 1998-07-08 2000-01-28 Ibiden Co Ltd プリント配線板及びその製造方法
US6515355B1 (en) 1998-09-02 2003-02-04 Micron Technology, Inc. Passivation layer for packaged integrated circuits
US6194250B1 (en) 1998-09-14 2001-02-27 Motorola, Inc. Low-profile microelectronic package
US6274821B1 (en) 1998-09-16 2001-08-14 Denso Corporation Shock-resistive printed circuit board and electronic device including the same
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6069407A (en) 1998-11-18 2000-05-30 Vlsi Technology, Inc. BGA package using PCB and tape in a die-up configuration
US6392160B1 (en) 1998-11-25 2002-05-21 Lucent Technologies Inc. Backplane for radio frequency signals
US6175087B1 (en) 1998-12-02 2001-01-16 International Business Machines Corporation Composite laminate circuit structure and method of forming the same
US6127833A (en) 1999-01-04 2000-10-03 Taiwan Semiconductor Manufacturing Co. Test carrier for attaching a semiconductor device
US6218730B1 (en) 1999-01-06 2001-04-17 International Business Machines Corporation Apparatus for controlling thermal interface gap distance
TW411737B (en) 1999-03-09 2000-11-11 Unimicron Technology Corp A 2-stage process to form micro via
JP3446825B2 (ja) 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法
JP3398721B2 (ja) 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6717819B1 (en) 1999-06-01 2004-04-06 Amerasia International Technology, Inc. Solderable flexible adhesive interposer as for an electronic package, and method for making same
TW443083B (en) 1999-06-23 2001-06-23 Asustek Comp Inc Printed circuit board structure
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
US6122171A (en) 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
USD446525S1 (en) 1999-08-24 2001-08-14 Kabushiki Kaisha Toshiba IC memory card
US6350664B1 (en) 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
US6517995B1 (en) 1999-09-14 2003-02-11 Massachusetts Institute Of Technology Fabrication of finely featured devices by liquid embossing
JP2001185653A (ja) 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
JP2001118947A (ja) 1999-10-19 2001-04-27 Nec Corp 半導体装置用パッケージの製造方法及び半導体装置
US6803528B1 (en) 1999-11-05 2004-10-12 3M Innovative Properties Company Multi-layer double-sided wiring board and method of fabricating the same
JP3346752B2 (ja) 1999-11-15 2002-11-18 日本電気株式会社 高周波パッケージ
US6497943B1 (en) 2000-02-14 2002-12-24 International Business Machines Corporation Surface metal balancing to reduce chip carrier flexing
US6586682B2 (en) 2000-02-23 2003-07-01 Kulicke & Soffa Holdings, Inc. Printed wiring board with controlled line impedance
JP3677429B2 (ja) 2000-03-09 2005-08-03 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
KR100344833B1 (ko) 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
US6407341B1 (en) 2000-04-25 2002-06-18 International Business Machines Corporation Conductive substructures of a multilayered laminate
JP2001332644A (ja) 2000-05-19 2001-11-30 Sony Corp 半導体装置及びインターポーザー、並びにこれらの製造方法
US6329609B1 (en) 2000-06-29 2001-12-11 International Business Machines Corporation Method and structure to prevent distortion and expansion of organic spacer layer for thin film transfer-join technology
US6577013B1 (en) 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US7262082B1 (en) 2000-10-13 2007-08-28 Bridge Semiconductor Corporation Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture
JP2002158312A (ja) 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd ３次元実装用半導体パッケージ、その製造方法、および半導体装置
JP3992921B2 (ja) 2000-11-20 2007-10-17 アルプス電気株式会社 プリント配線基板の製造方法
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
TW511405B (en) 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
TW484172B (en) 2001-02-15 2002-04-21 Au Optronics Corp Metal bump
US6730857B2 (en) 2001-03-13 2004-05-04 International Business Machines Corporation Structure having laser ablated features and method of fabricating
JP3718131B2 (ja) 2001-03-16 2005-11-16 松下電器産業株式会社 高周波モジュールおよびその製造方法
US7034386B2 (en) 2001-03-26 2006-04-25 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
US6486554B2 (en) 2001-03-30 2002-11-26 International Business Machines Corporation Molded body for PBGA and chip-scale packages
US6753612B2 (en) 2001-04-05 2004-06-22 International Business Machines Corporation Economical high density chip carrier
US6888240B2 (en) 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
WO2002096166A1 (en) 2001-05-18 2002-11-28 Corporation For National Research Initiatives Radio frequency microelectromechanical systems (mems) devices on low-temperature co-fired ceramic (ltcc) substrates
US6815709B2 (en) 2001-05-23 2004-11-09 International Business Machines Corporation Structure having flush circuitry features and method of making
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US6900528B2 (en) 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6660559B1 (en) 2001-06-25 2003-12-09 Amkor Technology, Inc. Method of making a chip carrier package using laser ablation
US6765287B1 (en) 2001-07-27 2004-07-20 Charles W. C. Lin Three-dimensional stacked semiconductor package
TW502406B (en) 2001-08-01 2002-09-11 Siliconware Precision Industries Co Ltd Ultra-thin package having stacked die
US6534391B1 (en) 2001-08-17 2003-03-18 Amkor Technology, Inc. Semiconductor package having substrate with laser-formed aperture through solder mask layer
KR100447867B1 (ko) 2001-10-05 2004-09-08 삼성전자주식회사 반도체 패키지
US6660945B2 (en) 2001-10-16 2003-12-09 International Business Machines Corporation Interconnect structure and method of making same
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
KR100446290B1 (ko) 2001-11-03 2004-09-01 삼성전자주식회사 댐을 포함하는 반도체 패키지 및 그 제조방법
DE10157280B4 (de) 2001-11-22 2009-10-22 Qimonda Ag Verfahren zum Anschließen von Schaltungseinheiten
US6759940B2 (en) 2002-01-10 2004-07-06 Lamina Ceramics, Inc. Temperature compensating device with integral sheet thermistors
TW200302685A (en) 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
TWI268581B (en) 2002-01-25 2006-12-11 Advanced Semiconductor Eng Stack type flip-chip package including a substrate board, a first chip, a second chip, multiple conductive wire, an underfill, and a packaging material
SG121705A1 (en) 2002-02-21 2006-05-26 United Test & Assembly Ct Ltd Semiconductor package
US6608757B1 (en) 2002-03-18 2003-08-19 International Business Machines Corporation Method for making a printed wiring board
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US6727645B2 (en) 2002-05-24 2004-04-27 International Business Machines Corporation Organic LED device
SG111069A1 (en) 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
KR100485111B1 (ko) 2002-07-31 2005-04-27 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US7623733B2 (en) 2002-08-09 2009-11-24 Sharp Kabushiki Kaisha Image combination device, image combination method, image combination program, and recording medium for combining images having at least partially same background
US7053476B2 (en) 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US6943436B2 (en) 2003-01-15 2005-09-13 Sun Microsystems, Inc. EMI heatspreader/lid for integrated circuit packages
US7043830B2 (en) 2003-02-20 2006-05-16 Micron Technology, Inc. Method of forming conductive bumps
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6838776B2 (en) 2003-04-18 2005-01-04 Freescale Semiconductor, Inc. Circuit device with at least partial packaging and method for forming
US6921975B2 (en) 2003-04-18 2005-07-26 Freescale Semiconductor, Inc. Circuit device with at least partial packaging, exposed active surface and a voltage reference plane
TWI225299B (en) 2003-05-02 2004-12-11 Advanced Semiconductor Eng Stacked flip chip package
US6787443B1 (en) 2003-05-20 2004-09-07 Intel Corporation PCB design and method for providing vented blind vias
TWI229930B (en) * 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
TWI236118B (en) 2003-06-18 2005-07-11 Advanced Semiconductor Eng Package structure with a heat spreader and manufacturing method thereof
KR20050001159A (ko) 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
DE10334576B4 (de) 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
US7029951B2 (en) * 2003-09-12 2006-04-18 International Business Machines Corporation Cooling system for a semiconductor device and method of fabricating same
US7372151B1 (en) 2003-09-12 2008-05-13 Asat Ltd. Ball grid array package and process for manufacturing same
US7176563B2 (en) 2003-09-18 2007-02-13 International Business Machine Corporation Electronically grounded heat spreader
US7030469B2 (en) 2003-09-25 2006-04-18 Freescale Semiconductor, Inc. Method of forming a semiconductor package and structure thereof
US7993983B1 (en) 2003-11-17 2011-08-09 Bridge Semiconductor Corporation Method of making a semiconductor chip assembly with chip and encapsulant grinding
US7514767B2 (en) 2003-12-03 2009-04-07 Advanced Chip Engineering Technology Inc. Fan out type wafer level package structure and method of the same
US7459781B2 (en) 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same
US7345361B2 (en) 2003-12-04 2008-03-18 Intel Corporation Stackable integrated circuit packaging
DE10360708B4 (de) 2003-12-19 2008-04-10 Infineon Technologies Ag Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben
US20050133928A1 (en) 2003-12-19 2005-06-23 Howard Gregory E. Wire loop grid array package
US7122891B2 (en) 2003-12-23 2006-10-17 Intel Corporation Ceramic embedded wireless antenna
JP4103796B2 (ja) 2003-12-25 2008-06-18 沖電気工業株式会社 半導体チップパッケージ及びマルチチップパッケージ
US7015075B2 (en) 2004-02-09 2006-03-21 Freescale Semiconuctor, Inc. Die encapsulation using a porous carrier
US7119432B2 (en) 2004-04-07 2006-10-10 Lsi Logic Corporation Method and apparatus for establishing improved thermal communication between a die and a heatspreader in a semiconductor package
US20050242425A1 (en) 2004-04-30 2005-11-03 Leal George R Semiconductor device with a protected active die region and method therefor
JP2005333052A (ja) 2004-05-21 2005-12-02 Sony Corp Ｓｉｍｏｘ基板及びその製造方法及びｓｉｍｏｘ基板を用いた半導体装置及びｓｉｍｏｘ基板を用いた電気光学表示装置の製造方法
US7732334B2 (en) 2004-08-23 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7112882B2 (en) 2004-08-25 2006-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for heat dissipation of semiconductor integrated circuits
JP4559163B2 (ja) 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置
WO2006047028A2 (en) 2004-10-23 2006-05-04 Freescale Semiconductor, Inc. Packaged device and method of forming same
US7238602B2 (en) 2004-10-26 2007-07-03 Advanced Chip Engineering Technology Inc. Chip-size package structure and method of the same
KR100688769B1 (ko) 2004-12-30 2007-03-02 삼성전기주식회사 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법
US7326592B2 (en) 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7215026B2 (en) 2005-04-14 2007-05-08 Samsung Electonics Co., Ltd Semiconductor module and method of forming a semiconductor module
US7429786B2 (en) 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
TWI269420B (en) * 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7208345B2 (en) 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
JP5138181B2 (ja) 2005-08-01 2013-02-06 三星電子株式会社 フェライト遮蔽構造を備えた半導体パッケージ
US8643163B2 (en) 2005-08-08 2014-02-04 Stats Chippac Ltd. Integrated circuit package-on-package stacking system and method of manufacture thereof
US20070069389A1 (en) 2005-09-15 2007-03-29 Alexander Wollanke Stackable device, device stack and method for fabricating the same
DE102005046280B4 (de) 2005-09-27 2007-11-08 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchip sowie Verfahren zur Herstellung desselben
JP2007110202A (ja) 2005-10-11 2007-04-26 Matsushita Electric Ind Co Ltd 複合フィルタチップ
US8008770B2 (en) 2005-11-02 2011-08-30 Stats Chippac Ltd. Integrated circuit package system with bump pad
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7989707B2 (en) 2005-12-14 2011-08-02 Shinko Electric Industries Co., Ltd. Chip embedded substrate and method of producing the same
KR200412028Y1 (ko) 2005-12-23 2006-03-22 최동식 기능성 신발안창
US7741707B2 (en) 2006-02-27 2010-06-22 Stats Chippac Ltd. Stackable integrated circuit package system
US8497162B1 (en) 2006-04-21 2013-07-30 Advanced Micro Devices, Inc. Lid attach process
US7242081B1 (en) 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure
US7714453B2 (en) 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
JP2007317822A (ja) 2006-05-25 2007-12-06 Sony Corp 基板処理方法及び半導体装置の製造方法
US7682972B2 (en) 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
US7405102B2 (en) 2006-06-09 2008-07-29 Freescale Semiconductor, Inc. Methods and apparatus for thermal management in a multi-layer embedded chip structure
US8581381B2 (en) 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same
US7459202B2 (en) 2006-07-03 2008-12-02 Motorola, Inc. Printed circuit board
TWI336502B (en) 2006-09-27 2011-01-21 Advanced Semiconductor Eng Semiconductor package and semiconductor device and the method of making the same
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US7608921B2 (en) 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
US7348270B1 (en) * 2007-01-22 2008-03-25 International Business Machines Corporation Techniques for forming interconnects
KR100787894B1 (ko) 2007-01-24 2007-12-27 삼성전자주식회사 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법
US20080182363A1 (en) 2007-01-31 2008-07-31 Freescale Semiconductor, Inc. Method for forming a microelectronic assembly including encapsulating a die using a sacrificial layer
JP4970979B2 (ja) * 2007-02-20 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置
TWI335070B (en) 2007-03-23 2010-12-21 Advanced Semiconductor Eng Semiconductor package and the method of making the same
US7675131B2 (en) 2007-04-05 2010-03-09 Micron Technology, Inc. Flip-chip image sensor packages and methods of fabricating the same
US8421244B2 (en) 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
US7564115B2 (en) * 2007-05-16 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Tapered through-silicon via structure
KR101336569B1 (ko) 2007-05-22 2013-12-03 삼성전자주식회사 증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법
KR100891805B1 (ko) * 2007-05-25 2009-04-07 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
JP2010539706A (ja) 2007-09-11 2010-12-16 ダウ コーニング コーポレーション 放熱材料、該放熱材料を含む電子デバイス、ならびにそれらの調製方法および使用方法
US7880310B2 (en) 2007-09-28 2011-02-01 Intel Corporation Direct device attachment on dual-mode wirebond die
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US7767496B2 (en) 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US8456002B2 (en) 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
KR100990939B1 (ko) 2008-04-25 2010-11-01 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US7948095B2 (en) 2008-02-12 2011-05-24 United Test And Assembly Center Ltd. Semiconductor package and method of making the same
US8258015B2 (en) 2008-02-22 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with penetrable film adhesive
KR101501739B1 (ko) 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
US7750454B2 (en) 2008-03-27 2010-07-06 Stats Chippac Ltd. Stacked integrated circuit package system
US8058726B1 (en) 2008-05-07 2011-11-15 Amkor Technology, Inc. Semiconductor device having redistribution layer
TWI370530B (en) 2008-05-21 2012-08-11 Advanced Semiconductor Eng Semiconductor package having an antenna
KR20090130702A (ko) 2008-06-16 2009-12-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
US7800238B2 (en) * 2008-06-27 2010-09-21 Micron Technology, Inc. Surface depressions for die-to-die interconnects and associated systems and methods
US7808113B2 (en) 2008-07-10 2010-10-05 Texas Instruments Incorporated Flip chip semiconductor device having workpiece adhesion promoter layer for improved underfill adhesion
US7733655B2 (en) 2008-07-22 2010-06-08 International Business Machines Corporation Lid edge capping load
US7928562B2 (en) 2008-07-22 2011-04-19 International Business Machines Corporation Segmentation of a die stack for 3D packaging thermal management
US7781883B2 (en) 2008-08-19 2010-08-24 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same
JP5427394B2 (ja) * 2008-11-21 2014-02-26 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US7858441B2 (en) 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US8168470B2 (en) 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound
US8202765B2 (en) 2009-01-22 2012-06-19 International Business Machines Corporation Achieving mechanical and thermal stability in a multi-chip package
US8314483B2 (en) 2009-01-26 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. On-chip heat spreader
US8405228B2 (en) * 2009-03-25 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with package underfill and method of manufacture thereof
US8035123B2 (en) 2009-03-26 2011-10-11 High Power Opto. Inc. High light-extraction efficiency light-emitting diode structure
US20110068478A1 (en) 2009-03-26 2011-03-24 Reza Argenty Pagaila Integrated circuit packaging system with package stacking and method of manufacture thereof
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US8471376B1 (en) 2009-05-06 2013-06-25 Marvell International Ltd. Integrated circuit packaging configurations
US8067308B2 (en) * 2009-06-08 2011-11-29 Stats Chippac, Ltd. Semiconductor device and method of forming an interconnect structure with TSV using encapsulant for structural support
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8183678B2 (en) 2009-08-04 2012-05-22 Amkor Technology Korea, Inc. Semiconductor device having an interposer
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
JP2011061004A (ja) 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
US8803332B2 (en) 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw
US8035235B2 (en) 2009-09-15 2011-10-11 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US9093391B2 (en) 2009-09-17 2015-07-28 Stats Chippac Ltd. Integrated circuit packaging system with fan-in package and method of manufacture thereof
US8003515B2 (en) 2009-09-18 2011-08-23 Infineon Technologies Ag Device and manufacturing method
US8446017B2 (en) 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
TWI501376B (zh) 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
US8508954B2 (en) 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
JP5481724B2 (ja) 2009-12-24 2014-04-23 新光電気工業株式会社 半導体素子内蔵基板
JP2011151185A (ja) * 2010-01-21 2011-08-04 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US20110186960A1 (en) * 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
US8604600B2 (en) 2011-12-30 2013-12-10 Deca Technologies Inc. Fully molded fan-out
US8269348B2 (en) 2010-02-22 2012-09-18 Texas Instruments Incorporated IC die including RDL capture pads with notch having bonding connectors or its UBM pad over the notch
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
JP5327654B2 (ja) 2010-03-18 2013-10-30 マーベル ワールド トレード リミテッド インタポーザを備える装置および方法
US8114707B2 (en) 2010-03-25 2012-02-14 International Business Machines Corporation Method of forming a multi-chip stacked structure including a thin interposer chip having a face-to-back bonding with another chip
US8710680B2 (en) 2010-03-26 2014-04-29 Shu-Ming Chang Electronic device package and fabrication method thereof
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
KR101151258B1 (ko) 2010-04-13 2012-06-14 앰코 테크놀로지 코리아 주식회사 기준점 인식용 다이를 이용한 반도체 패키지 및 그 제조 방법
US8674513B2 (en) 2010-05-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for substrate
KR101056749B1 (ko) 2010-05-24 2011-08-16 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US8288201B2 (en) 2010-08-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with discrete semiconductor components mounted under and over semiconductor die
US8378477B2 (en) 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
US8514636B2 (en) 2010-09-21 2013-08-20 Kabushiki Kaisha Toshiba Semiconductor storage device
KR101692955B1 (ko) 2010-10-06 2017-01-05 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
US9099318B2 (en) * 2010-10-15 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip having different pad width to UBM width ratios and method of manufacturing the same
KR20120053332A (ko) 2010-11-17 2012-05-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20120060665A (ko) * 2010-12-02 2012-06-12 삼성전자주식회사 반도체 패키지
US8773866B2 (en) 2010-12-10 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Radio-frequency packaging with reduced RF loss
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US8368205B2 (en) 2010-12-17 2013-02-05 Oracle America, Inc. Metallic thermal joint for high power density chips
KR101715761B1 (ko) 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20120078390A (ko) 2010-12-31 2012-07-10 삼성전자주식회사 적층형 반도체 패키지 및 그 제조방법
KR101719636B1 (ko) 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8268677B1 (en) 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
US8476115B2 (en) 2011-05-03 2013-07-02 Stats Chippac, Ltd. Semiconductor device and method of mounting cover to semiconductor die and interposer with adhesive material
US20120326324A1 (en) 2011-06-22 2012-12-27 Lee Hyungmin Integrated circuit packaging system with package stacking and method of manufacture thereof
KR20130027628A (ko) 2011-06-27 2013-03-18 삼성전자주식회사 적층형 반도체 장치
TWI417973B (zh) 2011-07-11 2013-12-01 矽品精密工業股份有限公司 具微機電元件之封裝結構之製法
KR20130016682A (ko) 2011-08-08 2013-02-18 에스케이하이닉스 주식회사 듀얼 레이어 구조의 반도체칩과 듀얼 레이어 구조의 반도체칩을 갖는 패키지들 및 그 제조방법
KR101829392B1 (ko) 2011-08-23 2018-02-20 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8772083B2 (en) 2011-09-10 2014-07-08 Ati Technologies Ulc Solder mask with anchor structures
US9385009B2 (en) 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
US8718550B2 (en) 2011-09-28 2014-05-06 Broadcom Corporation Interposer package structure for wireless communication element, thermal enhancement, and EMI shielding
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8552556B1 (en) 2011-11-22 2013-10-08 Amkor Technology, Inc. Wafer level fan out package
US8643148B2 (en) 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
US8716859B2 (en) * 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
KR101818507B1 (ko) 2012-01-11 2018-01-15 삼성전자 주식회사 반도체 패키지
CN202443963U (zh) 2012-02-03 2012-09-19 日月光半导体制造股份有限公司 半导体基板封装构造
KR20130092208A (ko) 2012-02-10 2013-08-20 삼성테크윈 주식회사 회로 기판에서의 절연성 물질 충진 방법
KR101332866B1 (ko) 2012-02-16 2013-11-22 앰코 테크놀로지 코리아 주식회사 반도체 장치
US20130249101A1 (en) 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
US10049964B2 (en) 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US9006004B2 (en) 2012-03-23 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Probing chips during package formation
US9190341B2 (en) 2012-06-05 2015-11-17 Texas Instruments Incorporated Lidded integrated circuit package
KR101374148B1 (ko) 2012-06-08 2014-03-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법
US9041192B2 (en) 2012-08-29 2015-05-26 Broadcom Corporation Hybrid thermal interface material for IC packages with integrated heat spreader
KR20140038116A (ko) 2012-09-20 2014-03-28 제이앤제이 패밀리 주식회사 Ｌｅ ｄ 램프
KR102007259B1 (ko) 2012-09-27 2019-08-06 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8889484B2 (en) * 2012-10-02 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for a component package
KR101419597B1 (ko) * 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101411813B1 (ko) 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101401708B1 (ko) 2012-11-15 2014-05-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9799592B2 (en) * 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
JP6230794B2 (ja) 2013-01-31 2017-11-15 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9087832B2 (en) 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US10269619B2 (en) 2013-03-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale packaging intermediate structure apparatus and method
US20140273354A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Fabrication of 3d chip stacks without carrier plates
KR101473093B1 (ko) 2013-03-22 2014-12-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101538541B1 (ko) 2013-07-16 2015-07-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US9165877B2 (en) 2013-10-04 2015-10-20 Mediatek Inc. Fan-out semiconductor package with copper pillar bumps
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
US9721922B2 (en) * 2013-12-23 2017-08-01 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming fine pitch RDL over semiconductor die in fan-out package
US20150206855A1 (en) * 2014-01-22 2015-07-23 Mediatek Inc. Semiconductor package
US9318429B2 (en) * 2014-03-31 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated structure in wafer level package
US9418877B2 (en) * 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US9064718B1 (en) 2014-05-07 2015-06-23 Freescale Semiconductor, Inc. Pre-formed via array for integrated circuit package
US9412624B1 (en) * 2014-06-26 2016-08-09 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with substrate and method of manufacture thereof
US9443780B2 (en) * 2014-09-05 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having recessed edges and method of manufacture
US10032651B2 (en) * 2015-02-12 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201322411A (zh) * 2011-08-17 2013-06-01 Samsung Electronics Co Ltd 半導體裝置、封裝基板、半導體封裝、封裝堆疊結構以及具有功能性非對稱導電性元件的電子系統
TW201324735A (zh) * 2011-12-14 2013-06-16 Stats Chippac Ltd 形成具有針對３－ｄ ｆｏ－ｗｌｃｓｐ的導電微孔陣列的垂直互連結構的半導體裝置和方法
TW201347132A (zh) * 2012-05-03 2013-11-16 Taiwan Semiconductor Mfg 堆疊封裝元件及其製作方法

Also Published As

Publication number Publication date
TWI707439B (zh) 2020-10-11
CN115632042A (zh) 2023-01-20
US11652038B2 (en) 2023-05-16
US9543242B1 (en) 2017-01-10
TWI581391B (zh) 2017-05-01
US9799592B2 (en) 2017-10-24
TW201719837A (zh) 2017-06-01
TW202249195A (zh) 2022-12-16
US20170133310A1 (en) 2017-05-11
US20210217692A1 (en) 2021-07-15
TW202046475A (zh) 2020-12-16
US10943858B2 (en) 2021-03-09
KR20190057043A (ko) 2019-05-27
TWI619213B (zh) 2018-03-21
US20180240744A1 (en) 2018-08-23
US20190189552A1 (en) 2019-06-20
US9852976B2 (en) 2017-12-26
US20230282560A1 (en) 2023-09-07
US20150137384A1 (en) 2015-05-21
US10192816B2 (en) 2019-01-29
TW201813033A (zh) 2018-04-01
KR102425720B1 (ko) 2022-07-28
TW201707173A (zh) 2017-02-16
TWI777233B (zh) 2022-09-11

Similar Documents

Publication Publication Date Title
TWI819767B (zh) 半導體封裝以及製造其之方法
KR20240125867A (ko) 반도체 패키지 및 그 제조 방법
CN107180814B (zh) 电子装置
CN108630676B (zh) 半导体封装件及其形成方法
TWI811191B (zh) 半導體裝置及其製造方法
CN108346646B (zh) 半导体装置及其制造方法
CN106558537B (zh) 集成多输出结构以及形成方法
US9633939B2 (en) Semiconductor package and manufacturing method thereof
CN106298684B (zh) 半导体装置及其制造方法
US20230360995A1 (en) Method of fabricating package structure
CN106449611B (zh) 半导体装置
CN114765150A (zh) 金属化结构及封装结构
KR102694901B1 (ko) 반도체 패키지 및 그 제조 방법
TWI726867B (zh) 半導體封裝及製造其之方法
TW202407917A (zh) 半導體封裝以及製造其之方法