KR100990939B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 회로부, 상기 회로부와 전기적으로 연결된 본딩 패드들을 갖는 반도체 칩, 상기 반도체 칩의 상면 및 상기 상면과 대향 하는 하면을 관통하는 관통 전극들, 상기 상면 상에 배치되며 제1 단부는 상기 각 관통 전극들과 일체로 형성되고 상기 제1 단부와 대향 하는 제2 단부는 상기 각 관통 전극들과 대응하는 상기 각 본딩 패드들과 전기적으로 연결된 재배선 및 상기 상면 상에 배치되며, 상기 재배선과 전기적으로 절연된 더미 도전 패턴을 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 반도체 칩의 사이즈의 약 100% 내지 약 105%에 불과한 웨이퍼 레벨 패키지와 같은 칩 스케일 패키지가 개발되고 있다.
또한, 최근에는 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위해 복수개의 반도체 패키지들을 적층 한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 제조하기 위해서는 각 반도체 칩들을 관통하는 관통홀 내에 배치된 관통 전극 및 반도체 칩 상에 형성되며 관통 전극 및 반도체 칩의 본딩 패드를 전기적으로 연결하는 재배선을 필요로 한다.
그러나, 종래 기술에 의하여 적층 반도체 패키지를 제조하기 위해서는 관통홀 내에 관통 전극을 형성한 후, 관통 전극과 전기적으로 연결된 재배선을 형성하기 때문에 적층 반도체 패키지의 제조 공정이 복잡해지는 문제점을 갖는다.
한편, 관통홀 내에 관통 전극 및 관통 전극을 연결하는 재배선을 함께 형성할 경우, 관통 전극의 두께에 비례하여 재배선의 두께가 크게 증가 되어 적층 반도체 패키지의 부피가 증가 되고, 적층 반도체 패키지의 전기적 특성이 감소 되는 문제점을 갖는다.
본 발명의 하나의 목적은 제조 공정을 보다 단순화시킬 뿐만 아니라 부피 증가 및 전기적 특성 저하를 방지하는 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 회로부, 상기 회로부와 전기적으로 연결된 본딩 패드들을 갖는 반도체 칩, 상기 반도체 칩의 상면 및 상기 상면과 대향 하는 하면을 관통하는 관통 전극들, 상기 상면 상에 배치되며 제1 단부는 상기 각 관통 전극들과 일체로 형성되고 상기 제1 단부와 대향 하는 제2 단부는 상기 각 관통 전극들과 대응하는 상기 각 본딩 패드들과 전기적으로 연결된 재배선 및 상기 상면 상에 배치되며, 상기 재배선과 전기적으로 절연된 더미 도전 패턴을 포함한다.
반도체 패키지의 상기 재배선은 상기 재배선 및 상기 상면 사이에 개재된 금속 씨드 패턴을 더 포함한다.
반도체 패키지의 상기 더미 도전 패턴은 상기 더미 도전 패턴 및 상기 상면 사이에 개재된 더미 금속 씨드 패턴을 더 포함한다.
반도체 패키지의 상기 재배선 및 상기 더미 도전 패턴의 두께는 실질적으로 동일하다.
반도체 패키지의 상기 재배선 및 상기 더미 도전 패턴은 각각 구리를 포함한다.
본 발명에 따른 반도체 패키지의 제조 방법은 회로부와 전기적으로 연결된 본딩 패드들이 형성된 반도체 칩의 상면 및 상기 상면과 대향 하는 하면을 관통하는 관통홀들을 형성하는 단계, 상기 관통홀들에 의하여 형성된 상기 반도체 칩의 내측면 및 상기 상면 상에 금속 씨드막을 형성하는 단계, 상기 각 관통홀들 및 상기 각 관통홀들과 대응하는 상기 각 본딩 패드들을 연결하는 각 재배선 영역들의 주변을 따라 띠 형상을 갖는 마스크 패턴을 상기 금속 씨드막 상에 형성하는 단계, 상기 각 마스크 패턴으로부터 노출된 상기 관통홀 내에 관통 전극, 상기 각 재배선 영역 내에 재배선 및 상기 각 마스크 패턴의 바깥쪽에 상기 재배선과 전기적으로 절연되는 더미 도전 패턴을 형성하는 단계, 상기 각 마스크 패턴을 금속 씨드막으로부터 제거하는 단계 및 상기 마스크 패턴과 대응하는 위치에 형성된 금속 씨드막을 상기 상면으로부터 제거하는 단계를 포함한다.
상기 마스크 패턴을 상기 금속 씨드막 상에 형성하는 단계는 포토레지스트 필름을 상기 금속 씨드막 상에 형성하는 단계 및 상기 포토레지스트 필름을 노광 및 현상하여 패터닝 하는 단계를 포함한다.
상기 마스크 패턴을 상기 금속 씨드막 상에 형성하는 단계는 유동성 마스크 물질을 상기 금속 씨드막 상에 띠 형상으로 제공하는 단계 및 상기 유동성 마스크 물질을 경화시키는 단계를 포함한다.
반도체 패키지의 제조 방법에서 상기 금속 씨드막은 도금 공정 및 스퍼터링 공정 중 어느 하나의 공정에 의하여 형성된다.
상기 관통 전극, 상기 재배선 및 상기 더미 도전 패턴은 상기 금속 씨드막을 이용한 도금 공정에 의하여 형성된다.
상기 관통 전극, 상기 재배선 및 상기 더미 도전 패턴은 구리로 형성된다.
본 발명에 따르면, 반도체 패키지의 관통 전극 및 관통 전극과 전기적으로 연결되는 재배선을 한 번의 도금 공정에 의하여 형성할 수 있을 뿐만 아니라 재배선의 두께를 정밀하게 조절하여 재배선의 전기적 특성이 감소되는 것을 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지 및 이의 제조 방법을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다. 도 3은 도 2의 'A' 부분의 확대도이다. 도 4는 도 1의 II-II' 선을 따라 절단한 단면도이다.
도 1 내지 도 4들을 참조하면, 반도체 패키지(100)는 반도체 칩(10), 재배선(20)들, 관통 전극(30)들 및 더미 도전 패턴(40)을 포함한다.
반도체 칩(10)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(10)은 상면(1) 및 상면(1)과 대향 하는 하면(2)을 갖고, 반도체 칩(10)의 상면(1) 상에는 보호막 패턴(6)이 배치된다. 보호막 패턴(6)은 반도체 칩(10)의 상면(1) 상에 형성된 각 본딩 패드(4)들을 노출하는 개구를 갖는다.
반도체 칩(10)은 회로부(5) 및 본딩 패드(4)들을 포함한다.
회로부(5)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
본딩 패드(4)들은, 예를 들어, 반도체 칩(10)의 상면(1)의 중앙 부분을 따라 일렬로 배치되며, 각 본딩 패드(4)들은 회로부(5)와 전기적으로 연결된다.
관통 전극(30)들은 반도체 칩(10)의 에지를 따라 배치된다. 본 실시예에서, 각 관통 전극(30)들은, 예를 들어, 각 본딩 패드(4)들과 대응하는 위치에 배치된다.
관통 전극(30)들은 반도체 칩(10)의 상면(1) 및 하면(2)을 관통하는 관통홀(9) 내에 배치된다. 관통 전극(30)은, 예를 들어, 우수한 도전 특성 및 우수한 도금 특성을 갖는 구리를 포함할 수 있다.
한편, 관통 전극(30)을 도금 공정에 의하여 형성하기 위하여 관통 전극(30)의 표면에는 금속 씨드 패턴(22)이 배치될 수 있다. 금속 씨드 패턴(22)으로서 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 바나듐 및 구리 등을 들 수 있다.
재배선(20)들은 반도체 칩(10)의 상면(1) 상에 형성된다. 재배선(20)들은 각 본딩 패드(4)들 및 각 본딩 패드(4)들과 대응하는 각 관통 전극(30)들을 전기적으로 연결한다.
각 재배선(20)들은, 평면상에서 보았을 때, 바(bar) 형상을 갖고, 각 재배 선(20)의 제1 단부는 각 본딩 패드(4)들과 전기적으로 연결되고, 재배선(20)의 제1 단부와 대향 하는 제2 단부는 각 본딩 패드(4)와 대응하는 관통 전극(30)과 전기적으로 연결된다. 본 실시예에서, 관통 전극(30) 및 재배선(20)은 일체로 형성된다.
각 재배선(20)들은, 금속 씨드 패턴(23)을 더 포함할 수 있고, 금속 씨드 패턴(23)은 각 재배선(20) 및 반도체 칩(10)의 상면(1) 사이에 개재된다. 금속 씨드 패턴(23)은, 평면상에서 보았을 때, 재배선(20)과 동일한 형상 및 동일한 사이즈를 갖는다.
본 실시예에서, 재배선(20) 및 반도체 칩(10)의 상면(1) 사이에 개재된 금속 씨드 패턴(23)은 관통 전극(30)의 표면에 형성된 금속 씨드 패턴(22)과 일체로 형성된다.
더미 도전 패턴(40)은 반도체 칩(10)의 상면(1)에 형성된다. 더미 도전 패턴(40)은 반도체 칩(10)의 상면(1)에 형성된 각 재배선(20)과 전기적으로 절연된다. 더미 도전 패턴(40)은 재배선(20)과 실질적으로 동일한 두께를 갖는다. 또한, 더미 도전 패턴(40)은 재배선(20)과 실질적으로 동일한 물질, 예를 들면, 구리를 포함한다.
한편, 더미 도전 패턴(40)은 반도체 칩(10)의 상면(1) 및 더미 도전 패턴(40) 사이에 개재된 더미 금속 씨드 패턴(42)을 포함한다. 더미 금속 씨드 패턴(42)은, 평면상에서 보았을 때, 더미 도전 패턴(40)과 실질적으로 동일한 형상 및 동일한 사이즈를 갖는다. 더미 금속 씨드 패턴(42)은 상술 된 금속 씨드 패턴(22,23)과 실질적으로 동일한 물질을 포함할 수 있다.
본 실시예에서, 반도체 칩(10)의 상면(1)에 배치된 더미 도전 패턴(40) 및 재배선(20)을, 예를 들어, 도금 방법에 의하여 형성할 때, 더미 도전 패턴(40)의 전체 면적은 더미 도전 패턴(40) 및 재배선(20)의 두께에 영향을 미친다.
예를 들어, 더미 도전 패턴(40)의 면적이 증가 될 경우, 도금 공정 중 더미 도전 패턴(40) 및 재배선(20)에 인가되는 전류량이 감소 되어 더미 도전 패턴(40) 및 재배선(20)의 두께가 지나치게 증가 되는 것을 방지한다.
예를 들어, 더미 도전 패턴(40)의 면적이 감소 될 경우, 도금 공정 중 더미 도전 패턴(40) 및 재배선(20)에 인가되는 전류량이 증가 되어 더미 도전 패턴(30) 및 재배선(20)의 두께는 증가 된다.
따라서, 더미 도전 패턴(40)의 면적을 조절함으로써 더미 도전 패턴(40) 및 재배선(20)의 두께를 사용자가 원하는 두께로 조절할 수 있다.
상술한 바에 의하면, 반도체 칩을 관통하는 관통 전극 및 관통 전극과 일체로 형성되는 재배선을 함께 형성할 때, 재배선과 동일 평면상에 도금 공정 중 재배선의 두께를 조절하는 더미 도전 패턴을 함께 형성하여 재배선의 두께가 지나치게 증가되어 재배선의 전기적 특성이 감소 되는 것을 방지하는 효과를 갖는다.
도 5 내지 도 12들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 평면도들, 단면도들 및 확대도이다.
도 5는 본 발명에 따른 반도체 패키지의 제조 방법에 따라 반도체 칩에 형성된 관통홀들을 도시한 평면도이다.
도 5를 참조하면, 반도체 패키지를 제조하기 위하여, 중앙부를 따라 배치된 본딩 패드(4)들이 형성된 반도체 칩(10)의 상면 및 상면과 대향 하는 하면을 관통하는 관통홀(9)들이 형성된다. 본 실시예에서, 각 본딩 패드(4)들과 대응하는 관통홀(9)들은, 예를 들어, 반도체 칩(10)의 에지를 따라 형성된다.
본 실시예에서, 각 관통홀(9)들은 레이저 드릴링 공정, 드릴링 공정 및 식각 공정 등에 의하여 형성될 수 있다.
도 6은 도 5에 도시된 반도체 칩의 상면 상에 금속 씨드층을 형성한 것을 도시한 단면도이다.
도 6을 참조하면, 반도체 칩(10)의 상면 및 하면을 관통하는 관통홀(9)들이 형성된 후, 반도체 칩(10)에 형성된 관통홀(9)들에 의하여 형성된 각 내측면들 및 반도체 칩(10)의 상면 상에는 금속 씨드층(21)이 형성된다.
본 실시예에서, 금속 씨드층(21)은 도금 공정 또는 스퍼터링 공정과 같은 물리적 화학 기상 증착(PVD) 공정에 의하여 형성될 수 있다. 금속 씨드층(21)으로서 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 바나듐 및 구리 등을 들 수 있다.
도 7은 도 6에 도시된 금속 씨드층 상에 형성된 마스크 패턴을 도시한 평면도이다. 도 8은 도 7에 도시된 III-III' 선을 따라 절단한 단면도이다.
도 7 및 도 8들을 참조하면, 반도체 칩(10)의 상면 상에 금속 씨드층(21)이 형성된 후, 금속 씨드층(21) 상에는 마스크 패턴(25)이 형성된다.
마스크 패턴(25)은, 예를 들어, 금속 씨드층(21) 상에 감광물질을 포함하는 포토레지스트 필름을 스핀 코팅 방식으로 형성하고, 포토레지스트 필름을 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝하여 형성될 수 있다. 이와 다르게, 마스크 패턴(25)은 유동성 마스크 물질을 디스펜서를 통해 금속 씨드층(21)에 제공하여 형성할 수 있다.
본 실시예에서, 마스크 패턴(25)은, 예를 들어, 띠 형상을 갖고, 띠 형상을 갖는 마스크 패턴(25)은 상기 각 관통홀(9)들 및 상기 각 관통홀(9)들과 대응하는 각 본딩 패드(9)들을, 예를 들어, 폐루프 형상으로 연결한다.
예를 들어, 폐루프 형상을 갖는 마스크 패턴(25)의 내부는 재배선 영역(redistrubution region, RR)으로서 정의되고, 마스크 패턴(25)의 외부는 주변 영역(pheriperal region, PR)으로서 정의된다.
본 실시예에서, 재배선 영역(RR) 및 주변 영역(PR)을 정의하는 마스크 패턴(25)은 후술 될 재배선 및 더미 도전 패턴의 두께에 큰 영향을 미친다.
예를 들어, 마스크 패턴(25)의 폭을 증가시켜 주변 영역(PR)의 면적을 감소시킬 경우, 재배선 영역(RR) 및 주변 영역(PR)에 각각 형성되는 재배선 및 더미 도전 패턴의 두께는 증가 된다.
한편, 마스크 패턴(25)의 폭을 감소시켜 주변 영역(PR)의 면적을 증가시킬 경우, 재배선 영역(RR) 및 주변 영역(PR)에 각각 형성되는 재배선 및 더미 도전 패턴의 두께는 감소 된다.
따라서, 마스크 패턴(25)의 폭을 증가 또는 감소시킴으로써 후술 될 재배선 및 더미 도전 패턴의 두께를 조절할 수 있다.
도 9는 도 8에 도시된 금속 씨드층 상에 재배선 및 더미 도전 패턴을 형성한 것을 도시한 단면도이다. 도 10은 도 9의 'B' 부분 확대도이다.
도 9 및 도 10을 참조하면, 반도체 칩(10)의 상면 상에 형성된 금속 씨드층(21) 상에 마스크 패턴(25)이 형성된 후, 마스크 패턴(25)은 도금 마스크로서 이용하여 금속 씨드층(21) 상에는 도금 공정이 수행된다. 도금 공정에 의하여 관통홀(9) 내에는 관통 전극이 형성되고, 재배선 영역(RR)에는 관통 전극과 일체로 형성된 재배선(20)이 형성되고, 주변 영역(PR)에는 더미 도전 패턴(40)이 함께 형성된다. 이때, 마스크 패턴(25)과 대응하는 금속 씨드층(21) 상에는 도금 공정이 수행되지 않는다.
본 실시예에서, 관통 전극이 높은 높이를 갖더라도 마스크 패턴(25)의 폭을 조절하여 주변 영역(PR)에 형성되는 더미 도전 패턴(40)의 면적을 조절함으로써 더미 도전 패턴(40) 및 재배선(20)의 두께를 정밀하게 제어하여 재배선(20)의 두께가 지나치게 두꺼워 발생 되는 전기적 특성 저하를 방지할 수 있다.
도 11은 도 10에 도시된 마스크 패턴을 금속 씨드층으로부터 제거한 것을 도시한 단면도이다.
도 11을 참조하면, 마스크 패턴(25)을 이용하여 재배선 영역(RR)에 재배선(20) 및 주변 영역(PR)에 더미 도전 패턴(40)을 형성한 후, 마스크 패턴(25)은 금속 씨드층(21)으로부터 제거된다. 마스크 패턴(25)은, 예를 들어, 산소 플라즈마를 이용하는 애싱 공정 또는 스트립 공정에 의하여 제거될 수 있다.
도 12는 도 11에 도시된 금속 씨드층을 패터닝한 것을 도시한 단면도이다.
도 12를 참조하면, 금속 씨드층(21)으로부터 마스크 패턴(25)을 제거한 후, 노출된 금속 씨드층(21)은 재배선(20) 및 더미 도전 패턴(40)을 식각 마스크로 이 용하여 패터닝 되어, 재배선 영역(RR)에는 금속 씨드 패턴(23)이 형성되고, 주변 영역(PR)에는 더미 금속 씨드 패턴(42)이 각각 형성되어 반도체 패키지(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 반도체 패키지의 관통 전극 및 관통 전극과 전기적으로 연결되는 재배선을 한 번의 도금 공정에 의하여 형성할 수 있을 뿐만 아니라 재배선의 두께를 정밀하게 조절하여 재배선의 전기적 특성이 감소되는 것을 방지할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 2의 'A' 부분의 확대도이다.
도 4는 도 1의 II-II' 선을 따라 절단한 단면도이다.
도 5 내지 도 12들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 평면도들, 단면도들 및 확대도이다.

Claims (11)

  1. 회로부, 상기 회로부와 전기적으로 연결된 본딩 패드들을 갖는 반도체 칩;
    상기 반도체 칩의 상면 및 상기 상면과 대향 하는 하면을 관통하는 관통 전극들;
    상기 상면 상에 배치되며 제1 단부는 상기 각 관통 전극들과 일체로 형성되고 상기 제1 단부와 대향 하는 제2 단부는 상기 각 관통 전극들과 대응하는 상기 각 본딩 패드들과 전기적으로 연결된 재배선; 및
    상기 상면 상에 배치되며, 상기 재배선과 전기적으로 절연된 더미 도전 패턴을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 재배선은 상기 재배선 및 상기 상면 사이에 개재된 금속 씨드 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 더미 도전 패턴은 상기 더미 도전 패턴 및 상기 상면 사이에 개재된 더미 금속 씨드 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 재배선 및 상기 더미 도전 패턴의 두께는 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 재배선 및 상기 더미 도전 패턴은 각각 구리를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 회로부와 전기적으로 연결된 본딩 패드들이 형성된 반도체 칩의 상면 및 상기 상면과 대향 하는 하면을 관통하는 관통홀들을 형성하는 단계;
    상기 관통홀들에 의하여 형성된 상기 반도체 칩의 내측면 및 상기 상면 상에 금속 씨드막을 형성하는 단계;
    상기 각 관통홀들 및 상기 각 관통홀들과 대응하는 상기 각 본딩 패드들을 연결하는 각 재배선 영역들의 주변을 따라 띠 형상을 갖는 마스크 패턴을 상기 금속 씨드막 상에 형성하는 단계;
    상기 각 마스크 패턴으로부터 노출된 상기 관통홀 내에 관통 전극, 상기 각 재배선 영역 내에 재배선 및 상기 각 마스크 패턴의 바깥쪽에 상기 재배선과 전기적으로 절연되는 더미 도전 패턴을 형성하는 단계;
    상기 각 마스크 패턴을 금속 씨드막으로부터 제거하는 단계; 및
    상기 마스크 패턴과 대응하는 위치에 형성된 금속 씨드막을 상기 상면으로부터 제거하는 단계를 포함하는 반도체 패키지의 제조 방법.
  7. 제6항에 있어서,
    상기 마스크 패턴을 상기 금속 씨드막 상에 형성하는 단계는 포토레지스트 필름을 상기 금속 씨드막 상에 형성하는 단계; 및
    상기 포토레지스트 필름을 노광 및 현상하여 패터닝 하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제6항에 있어서,
    상기 마스크 패턴을 상기 금속 씨드막 상에 형성하는 단계는 유동성 마스크 물질을 상기 금속 씨드막 상에 띠 형상으로 제공하는 단계; 및
    상기 유동성 마스크 물질을 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제6항에 있어서,
    상기 금속 씨드막은 도금 공정 및 스퍼터링 공정 중 어느 하나의 공정에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제6항에 있어서,
    상기 관통 전극, 상기 재배선 및 상기 더미 도전 패턴은 상기 금속 씨드막을 이용한 도금 공정에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방 법.
  11. 제6항에 있어서,
    상기 관통 전극, 상기 재배선 및 상기 더미 도전 패턴은 구리로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
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