KR100753528B1 - 웨이퍼 레벨 패키지 및 이의 제조 방법 - Google Patents

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Abstract

복수개를 적층 가능한 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것이다. 웨이퍼 레벨 패키지의 제조 방법은 웨이퍼 상에 섬 형상을 갖는 예비 반도체 패키지들을 형성하고, 예비 반도체 패키지들에 형성된 패드와 전기적으로 연결되는 제1 패턴부, 예비 반도체 패키지의 측면과 나란하며 제1 패턴부와 연결되며 측면으로부터 절연된 제2 패턴부를 갖는 도전체를 형성한다. 이어서, 예비 반도체 패키지들을 웨이퍼로부터 개별화한다.
웨이퍼, 웨이퍼 레벨, 패키지, 도전체, 패턴부

Description

웨이퍼 레벨 패키지 및 이의 제조 방법{WAFER LEVEL PACKAGE AND METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지를 도시한 사시도이다.
도 2는 도 1의 I-I선을 따라 절단한 단면도이다.
도 3은 도 1의 A 부분 확대도이다.
도 4는 도 3에 도시된 도전체의 단면을 도시한 단면도이다.
도 5는 도 4에 도시된 도전체의 밑면에 더 형성된 시드 금속 패턴을 도시한 단면도이다.
도 6은 도 5의 B 부분을 확대한 확대도이다.
도 7은 본 발명의 제1 실시예에 의한 층간 절연막 패턴을 도시한 부분 절개 사시도이다.
도 8은 본 발명의 제1 실시예에 의하여 도전체에 도전부재가 배치된 것을 도시한 단면도이다.
도 9는 본 발명의 제1 실시예에 의하여 도전체를 절연하는 절연막 패턴을 도시한 단면도이다.
도 10은 본 발명의 제1 실시예에 의하여 적층형 웨이퍼 레벨 패키지의 사이 에 응력 흡수 패턴을 형성한 것을 도시한 단면도이다.
도 11 내지 도 25들은 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.
도 26은 본 발명의 제2 실시예에 의한 웨이퍼 레벨 패키지를 도시한 사시도이다.
도 27은 도 26에 도시된 VI-VI선을 따라 절단한 단면도이다.
도 28은 도 27에 도시된 웨이퍼 레벨 패키지에 배치된 절연막 패턴 및 응력 흡수 패턴을 도시한 단면도이다.
도 29 내지 도 38은 본 발명의 제2 실시예에 의하여 웨이퍼 레벨 패키지를 제조하기 위한 제조 방법을 도시한 단면도들이다.
도 39a는 본 발명의 제3 실시예에 의한 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 39b는 본 발명의 다른 실시예에 의한 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 40은 도 39a에 도시된 웨이퍼 레벨 패키지에 배치된 절연막 패턴 및 응력 흡수 패턴을 도시한 단면도이다.
도 41 및 도 49들은 본 발명의 제3 실시예에 의하여 웨이퍼 레벨 패키지를 제조하기 위한 제조 방법을 도시한 단면도들이다.
본 발명은 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 복수개를 적층 가능한 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자(semiconductor device)의 제조 기술이 개발됨에 따라 반도체 소자의 집적도가 크게 향상되고 있다. 일반적으로, 실리콘 기판(silicon substrate)상에 형성되는 반도체 소자는 외부 충격, 수분 및 산소에 의하여 쉽게 손상된다. 따라서, 일반적인 반도체 소자는 패키지 공정을 통하여 충격, 수분 및 산소로부터 보호된다.
최근에는 반도체 소자의 부피를 기초로 반도체 소자의 부피의 100% 에 근접한 부피를 갖는 볼 그리드 어레이 패키지(ball grid array package) 및 웨이퍼 레벨 패키지(wafer level package) 등과 같은 칩 스케일 패키지(Chip Scale Package)가 개발된 바 있다.
칩 스케일 패키지는 공통적으로 도전 패턴(conductive pattern) 및 도전볼(conductive ball)을 포함한다. 도전 패턴은 외부 신호가 입력되거나, 처리된 신호를 출력하는 반도체 소자의 패드에 전기적으로 접속되고, 도전볼은 도전 패턴의 단부에 형성된 랜드 패턴(land pattern)에 전기적으로 접속된다. 일반적으로, 칩 스케일 패키지의 도전볼은 반도체 소자 상에 매트릭스 형태로 배치된다.
이러한 칩 스케일 패키지 방법의 예는 미합중국 특허 제6,187,615 (issued to Nam Seog Kim et al.), 미합중국 특허 제6699782호 (issued to Jong Heon Kim) 등에 개시되어 있다.
그러나, 칩 스케일 패키지의 하나인 웨이퍼 레벨 패키지의 경우, 복수개의 웨이퍼 레벨 패키지들을 상호 적층 하기 어렵고, 복수개의 웨이퍼 레벨 패키지들을 적층 하기 위해서는 매우 복잡한 제조 공정을 필요로 하는 문제점을 갖는다.
본 발명의 실시예들은 복수개를 적층 하는 것이 가능한 웨이퍼 레벨 패키지를 제공한다.
본 발명의 실시예들은 제조 공정을 단순화시킨 웨이퍼 레벨 패키지의 제조 방법을 제공한다.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 웨이퍼 레벨 패키지는 패드들이 형성된 상면 및 상면과 연결된 측면을 갖는 반도체 칩 및 각 패드에 전기적으로 연결된 제1 패턴부, 측면과 평행하며 측면과 절연된 제2 패턴부를 갖는 도전체를 포함한다.
본 발명의 다른 목적을 구현하기 위한 웨이퍼 레벨 패키지의 제조 방법은 웨이퍼 상에 섬 형상을 갖는 예비 반도체 패키지들을 형성하고, 예비 반도체 패키지들에 형성된 패드와 전기적으로 연결되는 제1 패턴부, 예비 반도체 패키지의 측면과 나란하며 제1 패턴부와 대향 하는 제2 패턴부를 갖고, 측면으로부터 절연된 도전체를 형성한다. 이어서, 예비 반도체 패키지들을 웨이퍼로부터 개별화하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 웨이퍼 레벨 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 전극, 패턴 또는 구조물들이 "제1", "제2"," 제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
웨이퍼 레벨 패키지
본 발명에 따른 웨이퍼 레벨 패키지는 반도체 칩(semiconductor chip) 및 반 도체 칩의 패드(pad)들과 연결된 도전체(conductive body)들을 포함한다.
반도체 칩은, 예를 들어, 사각 플레이트 형상을 가질 수 있다. 본 실시예에서, 반도체 칩은 패드들이 형성된 상면(upper face) 및 상면과 연결된 측면(side face)들을 갖는다.
도전체들은 제1 패턴부(first pattern portion) 및 제2 단부(second pattern portion)를 포함하는 라인 형상을 갖는다. 도전체의 제1 패턴부는 반도체 칩의 상면에 형성된 각 패드에 전기적으로 연결된다. 도전 패턴의 제1 패턴부와 대향 하는 제2 패턴부는 측면과 실질적으로 평행하게 배치되고, 반도체 칩의 측면으로부터 절연된다.
이하, 본 발명에 의한 웨이퍼 레벨 패키지의 다양한 실시예들을 첨부된 도면들을 참조하여 보다 구체적으로 설명하기로 한다.
실시예 1
도 1은 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지를 도시한 사시도이다. 도 2는 도 1의 I-I선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 웨이퍼 레벨 패키지(100)는 반도체 칩(10), 보호막 패턴(20) 및 도전체(30)를 포함한다.
본 실시예에서, 반도체 칩(10)은 플레이트 형상을 갖는다. 예를 들어, 반도체 칩(10)은 사각 플레이트 또는 직사각형 플레이트 형상을 갖는다. 반도체 칩(10)은, 예를 들어, 상면(1), 상면(1)과 대향 하는 하면(2) 및 측면(3)들을 갖는 다. 반도체 칩(10)의 상면(1)에는 복수개의 패드(5)들이 배치되고, 반도체 칩(10) 내에는 회로부(6)가 배치된다. 각 패드(5)는 회로부(6)에 전기적으로 연결되어, 외부에서 발생된 데이터는 회로부(6)로 입력 또는 회로부(6)에서 처리된 데이터는 외부로 출력된다. 본 실시예에서, 패드(5)로 사용할 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금, 금, 은 동 등을 들 수 있다.
보호막 패턴(20)은 반도체 칩(10)의 상면(1)에 형성되며, 보호막 패턴(20)은 각 패드(5)를 노출시키기 위한 개구를 갖는다. 보호막 패턴(20)으로 사용될 수 있는 물질의 예로서는 산화막 또는 질화막을 들 수 있다. 이와 다르게, 보호막 패턴(20)은 반도체 칩(10)의 상면(1) 뿐만 아니라 반도체 칩(10)의 측면(3)까지 연장될 수 있다.
도 3은 도 1의 A 부분 확대도이다.
도 1 및 도 3을 참조하면, 도전체(30)는 보호막 패턴(20)상에 형성된다. 보호막 패턴(20)은 반도체 칩(20)으로부터 도전체(30)를 전기적으로 절연한다.
도전체(30)는 제1 패턴부(31) 및 제2 패턴부(32)를 갖는다. 제1 패턴부(31)는 반도체 칩(10)의 상면(1)과 평행한다. 본 실시예에서, 제1 패턴부(31)는 반도체 칩(10)의 상면(1) 상에 형성되고, 제2 패턴부(32)는 반도체 칩(10)의 측면(3)과 평행하게 배치된다.
본 실시예에서, 제2 패턴부(32) 및 반도체 칩(10)의 측면(3)은 절연된다. 제2 패턴부(32) 및 반도체 칩(10)의 측면(3)을 절연하기 위하여 제2 패턴부(32)는 반도체 칩(10)의 측면(3)으로부터 간격 D 만큼 이격 된다. 따라서, 제2 패턴부(32) 및 측면(3)의 사이에는 공기와 같은 절연물질이 배치되고, 이로 인해 제2 패턴부(32) 및 측면(3)은 상호 절연된다.
도 3을 다시 참조하면, 도전체(30)의 제1 패턴부(31)는 제1 두께(T1) 및 제1 두께(T1)보다 넓은 제1 폭(W1)을 갖는 납작한 직육면체 플레이트 형상을 가질 수 있다. 반면, 도전체(30)의 제2 패턴부(32)는 제1 패턴부(31)의 밑면에 형성될 수 있다. 바람직하게, 제2 패턴부(32)는 기둥 형상을 가질 수 있고, 제1 패턴부(31)에 대하여 수직하게 배치될 수 있다. 본 실시예에서, 제2 패턴부(32)는 삼각 기둥, 사각 기둥, 다각 기둥 및 원기둥 형상을 가질 수 있다. 본 실시예에서, 제2 패턴부(32)는, 예를 들어, 원기둥 형상을 갖는다.
도 4는 도 3에 도시된 도전체의 단면을 도시한 단면도이다.
도 4를 참조하면, 도전체(30)는 메인 배선 패턴(30a) 및 서브 배선 패턴(30b)을 포함한다. 메인 배선 패턴(30a)은 반도체 칩(10)의 패드(5)에 직접 전기적으로 접속되고, 서브 배선 패턴(30b)은 메인 배선 패턴(30a)상에 형성된다.
본 실시예에서, 메인 배선 패턴(30a)은 구리 패턴을 포함할 수 있고, 서브 배선 패턴(30b)은 메인 배선 패턴(30a)의 상면에 배치된 니켈 패턴(30c) 및 니켈 패턴(30c)의 상면에 배치된 금 패턴(30d)을 포함할 수 있다.
본 실시예에서, 메인 배선 패턴(30a)은 도전체(30)의 전기적 특성을 향상시키고, 서브 배선 패턴(30b)의 니켈 패턴(30c)은 메인 배선 패턴(30a)의 산화를 억제하고, 금 패턴(30d)은 도전체(30) 및 솔더의 부착력을 크게 향상시킨다.
도 5는 도 4에 도시된 도전체의 밑면에 더 형성된 시드 금속 패턴을 도시한 단면도이다.
도 5를 참조하면, 도전체(30)는 시드 금속 패턴(seed metal pattern;36)을 더 포함할 수 있다. 도전체(30)를 도금 방법으로 형성될 경우, 시드 금속 패턴(36)은 도전체(30)를 형성하기 위한 시드 역할을 한다.
본 실시예에서, 시드 금속 패턴(36)은 도전체(30) 및 패드(5)의 사이에 개재되며, 바람직하게, 패드(5)와 마주보는 도전체(30)의 밑면에 형성될 수 있다.
도 6은 도 5의 B 부분을 확대한 확대도이다.
도 5 및 도 6을 참조하면, 시드 금속 패턴(36)은 적어도 2 개의 패턴 층으로 이루어질 수 있다.
본 실시예에서, 시드 금속 패턴(36)은, 예를 들어, 제1 금속층(36a) 및 제2 금속층(36b)을 포함한다. 제1 금속층(36a)은, 예를 들어, 패드(5)와 직접 전기적으로 접속된다. 제1 금속층(36a)으로 사용될 수 있는 물질의 예로서는 니켈, 니켈 합금 등을 들 수 있다. 제2 금속층(36b)은 제1 금속층(36a)의 상면에 형성될 수 있다. 제2 금속층(36b)으로 사용될 수 있는 물질의 예로서는 구리, 구리 합금 등을 들 수 있다.
특히, 제2 금속층(36b)으로 사용될 수 있는 물질의 예로서는 도전체(30)를 이루는 메인 배선 패턴(30a)으로 사용될 수 있는 물질과 실질적으로 동일할 수 있다. 예를 들어, 메인 배선 패턴(30a)으로 구리 또는 구리 합금이 사용될 경우, 시드 금속 패턴(36)의 제2 금속층(36b) 역시 구리 또는 구리 합금을 포함한다.
도 7은 본 발명의 제1 실시예에 의한 층간 절연막 패턴을 도시한 부분 절개 사시도이다.
도 7을 참조하면, 웨이퍼 레벨 패키지(100)는 층간 절연막 패턴(40)을 더 포함할 수 있다.
본 실시예에서, 층간 절연막 패턴(40)은 도전체(30) 및 보호막 패턴(20)의 사이에 개재된다. 또한, 층간 절연막 패턴(40)은 반도체 칩(10)의 측면(3) 및 측면(3)과 마주보는 도전체(30)의 제2 패턴부(32)의 사이에 개재될 수 있다.
본 실시예에서, 층간 절연막 패턴(40)은 반도체 칩(10)의 상면(1)에 배치된 보호막 패턴(20) 및 반도체 칩(10)의 측면(3)과 평행하게 배치된다. 본 실시예에서, 층간 절연막 패턴(40)으로 사용될 수 있는 물질의 예로서는 산화막 또는 질화막 등을 들 수 있다. 본 실시예에서, 층간 절연막 패턴(40)은, 예를 들어, 반도체 칩(10)의 측면(3)을 덮는다. 본 실시예에서, 반도체 칩(10)의 상면(1)에 배치된 보호막 패턴(20)상에 배치된 층간 절연막 패턴(40)의 두께 T2 및 반도체 칩(10)의 측면(3)에 배치된 층간 절연막 패턴(40)의 두께 T3은 서로 동일할 수 있다. 이와 다르게, 보호막 패턴(20)상에 배치된 층간 절연막 패턴(40)의 두께 T2 및 반도체 칩(10)의 측면(3)에 배치된 절연부재(40)의 두께 T3은 서로 다를 수 있다.
본 실시예에서, 반도체 칩(10)의 측면(3) 상에 배치된 층간 절연막 패턴(40)은 반도체 칩(10)의 측면(3)으로부터 도전체(30)의 제2 패턴부(32)를 절연한다. 이로써, 측면(3)으로부터 미세한 간격을 갖는 제2 패턴부(32)의 형상이 변경되더라도 측면(3) 및 제2 패턴부(32)가 전기적으로 쇼트 되는 것은 방지된다.
도 8은 본 발명의 제1 실시예에 의하여 도전체에 도전부재가 배치된 것을 도 시한 단면도이다.
도 8을 참조하면, 각 도전체(30)는 도전 부재(50)를 더 포함한다. 본 실시예에서, 도전체(30)의 제2 패턴부(32)의 단부에는 도전 부재(50)가 배치된다. 도전체(30)는, 예를 들어, 구 형상을 갖는다. 본 실시예에서, 도전 부재(50)는 구 형상을 갖는 솔더볼이 사용될 수 있다.
도 9는 본 발명의 제1 실시예에 의하여 도전체를 절연하는 절연막 패턴을 도시한 단면도이다.
도 9를 참조하면, 본 실시예에 의한 웨이퍼 레벨 패키지(100)는 절연막 패턴(70)을 더 포함한다.
본 실시예에 의한 절연막 패턴(70)은 적어도 2 개의 웨이퍼 레벨 패키지(100)들을 수직하게 적층 하여 적층형 웨이퍼 레벨 패키지를 형성할 때, 각 웨이퍼 레벨 패키지가 상호 쇼트 되는 것을 방지한다.
절연막 패턴(70)으로 사용될 수 있는 물질의 예로서는, 감광성 폴리이미드, 산화막, 질화막 등을 들 수 있다.
한편, 절연막 패턴(70)은 도전체(30)의 제1 패턴부(31)의 일부를 노출 하는 개구(72)를 갖는다. 본 실시예서, 절연막 패턴(70)에 형성된 개구(72)는, 예를 들어, 도전체(30)의 제2 패턴부(32)와 대응하는 곳에 형성된다.
절연막 패턴(70)의 개구(72)를 통해 도전체(30)의 제2 패턴부(32)에 대응하는 제1 패턴부(31)가 노출될 경우, 복수개의 웨이퍼 레벨 패키지(100)들은 개구(72)에 제1 패턴부(31)들이 접속 될 수 있고, 이로 인해 복수개의 웨이퍼 레벨 패 키지(100)를 보다 쉽게 상호 적층 할 수 있다.
도 10은 본 발명의 제1 실시예에 의하여 적층형 웨이퍼 레벨 패키지의 사이에 응력 흡수 패턴을 형성한 것을 도시한 단면도이다.
도 10을 참조하면, 본 발명의 일실시예에 의한 웨이퍼 레벨 패키지(100)는 응력 흡수 패턴을 더 포함한다.
응력 흡수 패턴(80)은 반도체 칩(10)의 상면(1)과 대향 하는 하면(2)상에 배치된다. 응력 흡수 패턴(80)은 적층형 웨이퍼 레벨 패키지의 사이에 개재되고, 이로 인해 응력 흡수 패턴(80)은 적층형 웨이퍼 레벨 패키지의 외부에서 가해진 충격 또는 진동을 흡수하여 적층형 웨이퍼 레벨 패키지의 파손을 방지한다.
응력 흡수 패턴(80)은 외부에서 가해진 충격 및 진동을 흡수하기에 적합한 탄성 물질을 포함하는 것이 바람직하다. 한편, 본 실시예에 의한 응력 흡수 패턴(80)은 적층 된 웨이퍼 레벨 패키지(100)들의 사이 공간을 채울 수 있다. 이와 다르게, 응력 흡수 패턴(80)은 적층 된 웨이퍼 레벨 패키지(100)들의 사이에 부분적으로 배치될 수 있다.
이하, 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지의 제조 방법을 첨부된 도면들을 참조하여 설명하기로 한다.
도 11은 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지를 제조하기 위해 웨이퍼 상에 형성된 예비 반도체 패키지를 도시한 평면도이다. 도 12는 도 11의 III-III 선을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 반도체 제조 공정에 의하여 웨이퍼(100a) 상에 는 복수개의 예비 반도체 패키지(100b)들이 매트리스 형태로 형성된다. 각 예비 반도체 패키지(100b)는 회로부(6), 회로부(6)와 전기적으로 연결된 패드(5)를 갖고, 매트리스 형태로 배치된 예비 반도체 패키지(100b)들은 상호 소정 간격 이격 된다. 이하, 예비 반도체 패키지(100b)들의 사이에 형성된 공간을 스크라이브 라인(scribe lane;100d)이라 정의하기로 한다.
이어서, 웨이퍼(100a) 상에는 보호막 패턴(20)이 형성된다. 보호막 패턴(20)을 형성하기 위해 웨이퍼(100a)의 상면에는 얇은 두께를 갖는 보호막(미도시)이 형성된다. 보호막은 웨이퍼(100a)의 상면에 전면적에 걸쳐 형성된다. 보호막으로 사용될 수 있는 박막의 예로서는 산화막 및 질화막을 들 수 있다.
보호막이 형성된 후, 보호막의 상면에는 포토레지스트 박막(미도시)이 형성된다. 포토레지스트 박막은 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 패터닝 되어 보호막의 상면에는 포토레지스트 패턴이 형성된다. 예를 들어, 포토레지스트 패턴은 각 예비 반도체 패키지(100b)에 형성된 패드(5)에 대응하는 개구(미도시)를 갖는다. 보호막은 포토레지스트 패턴을 식각 마스크로 이용하여 식각 되어 웨이퍼(100a) 상에는 각 예비 반도체 패키지(100b)에 형성된 패드(5)를 노출시키는 개구(20a)를 갖는 보호막 패턴(20)이 형성된다.
도 13은 도 12에 형성된 스크라이브 라인을 따라 트랜치를 형성한 것을 도시한 단면도이다.
도 13을 참조하면, 웨이퍼(100a) 상에 보호막 패턴(20)이 형성된 후, 웨이퍼(100a)에 형성된 스크라이브 라인(100d)을 따라 소정 깊이를 갖는 트랜치(100c)가 형성된다. 이와 같이 스크라이브 라인(100d)을 따라 소정 깊이로 형성된 트랜치(100c)에 의하여 각 예비 반도체 패키지(100b)는 웨이퍼(100a) 상에 섬 형상으로 형성된다. 본 실시예에서, 예비 반도체 패키지(100b)는, 평면상에서 보았을 때, 사각형 섬 형상 또는 직사각형 섬 형상을 가질 수 있다. 한편, 예비 반도체 패키지(100b)들의 사이에 개재된 트랜치(100c)는 쏘잉 공정 또는 레이저 드릴링 공정 등에 의하여 형성될 수 있다.
본 실시예에서, 예비 반도체 패키지(100b) 사이에 형성된 트랜치(100c)의 깊이는 웨이퍼의 전체 두께의 약 절반 정도인 것이 바람직하다.
도 14는 도 13에 도시된 각 예비 반도체 패키지에 층간 절연막 패턴을 형성하는 것을 도시한 단면도이다.
도 14를 참조하면, 웨이퍼(100a)에 트랜치(100c)를 형성한 후, 웨이퍼(100a)의 상면에는 전면적에 걸쳐 절연층(40a)이 형성된다. 본 실시예에서, 절연층(40a)으로 사용되는 물질의 예로서는 감광성 폴리머를 들 수 있다. 이와 다르게, 절연층(40a)은 절연성이 우수한 다양한 감광성 물질을 포함할 수 있으며, 절연층(40a)은 스핀 코팅 공정 등에 의하여 형성될 수 있다. 본 실시예에서, 절연층(40a)은, 바람직하게, 포지티브 타입 감광물질을 포함한다.
스핀 코팅 공정에 의하여 절연층(40a)을 웨이퍼(100a) 상에 형성할 경우, 웨이퍼(100a)에 형성된 트랜치(100c)의 내부 및 보호막 패턴(20)의 개구(20a)에 의하여 노출된 패드(5)의 상면에도 절연층(40a)이 형성된다.
웨이퍼(100a)의 상부에 절연층(40a)을 형성한 후, 절연층(40a)의 상부에는 제1 광투과부(42a)들 및 제2 광투과부(42b)들을 갖는 레티클(42)이 정렬된다.
본 실시예에서, 제1 광투과부(42a)들은 각 예비 반도체 패키지(100b)의 패드(5)들에 대응하며, 제2 광투과부(42b)들은 각 예비 반도체 패키지(100b)들의 사이에 형성된 트랜치(100c)에 정렬된다.
본 실시예에서, 패드(5)와 대응하는 절연층(40) 및 트랜치(100c)와 대응하는 절연층(40)은 레티클(42)의 제1 및 제2 광투과부들(42a, 42b)을 각각 통과한 광에 의하여 노광 되어, 패드(5)와 대응하는 제1 노광 영역(43) 및 트랜치(100c)와 대응하는 제2 노광 영역(44)이 절연층(40)에 형성된다. 본 실시예에서, 트랜치(100c)에 대응하는 제2 노광 영역(44)은 트랜치(100c)의 폭 Wt 보다 작은 폭 We를 갖는다. 또한, 제2 노광 영역(44)은 트랜치(100c)의 중앙에 형성되기 때문에 각 예비 반도체 패키지(100b)들의 각 측벽상에 형성된 절연층(40)은 노광 되지 않는다.
도 15는 도 14에 도시된 절연층을 패터닝 하여 형성된 층간 절연막 패턴을 도시한 단면도이다.
도 14 및 도 15를 참조하면, 광에 의하여 제1 노광 영역(43) 및 제2 노광 영역(44)이 노광 된 후, 제1 노광 영역(43) 및 제2 노광 영역(44)에 대응하는 부분은 현상액에 의하여 용해되어 절연층(40)으로부터 제거된다. 따라서, 각 예비 반도체 패키지(100b)의 상면(1) 및 상면(1)과 연결된 측면(3)을 덮고 패드(5)를 노출시키는 개구를 갖는 층간 절연막 패턴(40)이 형성된다.
도 16은 본 발명의 제1 실시예에 의한 도전 부재를 제조하기 위해 트랜치에 제1 패턴을 형성한 것을 도시한 평면도이다. 도 17은 도 16의 IV-IV선을 따라 절단 한 단면도이다.
도 16 및 도 17을 참조하면, 층간 절연막 패턴(40)을 예비 반도체 패키지(100b) 상에 형성한 후, 웨이퍼(100a)상에는 제1 패턴(120)이 형성된다. 제1 패턴(120)은 제1 개구(121)를 포함하며, 제1 개구(121)의 개수는 예비 반도체 패키지(100b) 상에 형성된 패드(5)의 개수와 동일하다.
제1 패턴(120)을 형성하기 위해, 웨이퍼(100a) 상에는 전면적에 걸쳐 포토레지스트 필름(미도시)이 형성된다. 포토레지스트 필름은 스핀 코팅 공정 등에 의하여 형성될 수 있다. 웨이퍼(100a) 상에 포토레지스트 필름이 형성된 후, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 패터닝 되어 트랜치(100d)에는 제1 패턴(120)이 형성된다. 제1 패턴(120)을 형성하는 도중 제1 패턴(120)에는 복수개의 제1 개구(121)들이 형성된다. 본 실시예에서, 각 제1 개구(121)들은 예비 반도체 패키지(100b) 상에 형성된 패드(5)에 대응한다. 따라서, 제1 개구(121)들의 개수는 예비 반도체 패키지(100b) 상에 형성된 패드(5)의 개수와 실질적으로 동일하다.
도 18은 도 17에 도시된 예비 반도체 패키지 및 제1 패턴에 시드 금속층을 형성한 것을 도시한 단면도이다.
도 18을 참조하면, 제1 패턴이 형성된 후, 웨이퍼(100a)의 상면에는 전면적에 걸쳐 시드 금속층(35)이 형성된다. 본 실시예에서, 시드 금속층(35)은 스퍼터링 공정 등에 의하여 형성될 수 있다. 본 실시예에서, 시드 금속층(35)은 제1 금속층 및 제2 금속층을 포함할 수 있다. 본 실시예에서 제1 금속층은 층간 절연막 패턴 (40) 상에 형성된 티타늄 박막을 포함하고, 제2 금속층은 티타늄 박막 상에 형성된 구리 박막을 포함할 수 있다. 본 실시예에서, 제2 금속층은 후술될 도전체의 메인 배선 패턴과 동일한 금속을 사용하는 것이 바람직하다.
본 발명에 의한 시드 금속층(35)은 예비 반도체 패키지(100b)의 상면 및 트랜치(100c)에 형성된 제1 패턴(120)의 제1 개구(121)의 표면을 덮는다.
도 19는 도 18상에 형성된 제2 패턴을 도시한 평면도이다. 도 20은 도 19의 V-V선을 따라 절단한 단면도이다.
도 19 및 도 20을 참조하면, 시드 금속층(35)이 형성된 후, 시드 금속층(35)의 상면에는 전면적에 걸쳐 포토레지스트 필름(미도시)이 형성된다. 시드 금속층(35)의 상면에 형성된 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 패터닝 되어, 시드 금속층(35) 상에는 제2 패턴(130)이 형성된다. 본 실시예에서, 제2 패턴(130)은 제2 개구(131)를 포함한다. 제2 개구(131)는 슬릿 형상을 갖고, 제2 개구(131)는 예비 반도체 패키지(100b)의 패드(5) 및 패드(5)에 대응하는 제1 패턴(120)의 제1 개구(121)를 연결하는 시드 금속층(35)을 노출시킨다.
도 21은 도 20에 도시된 제2 패턴에 의하여 노출된 시드 금속층 상에 형성된 도전체를 도시한 단면도이다.
도 21을 참조하면, 시드 금속층(35)의 일부를 노출시키는 제2 개구(131)를 갖는 제2 패턴(130)을 형성한 후, 노출된 시드 금속층(35) 상에는 도전체(30)가 형성된다. 본 실시예에서, 도전체(30)는 도금 방법에 의하여 형성될 수 있다. 바람직 하게, 도전체(30)는 시드 금속층(35)을 이용하여 시드 금속층(35) 상에 형성된다. 따라서, 도전체(30)는 시드 금속층(35)이 노출되지 않은 제2 패턴(130) 상에는 형성되지 않는다. 즉, 본 발명의 제1 실시예에서, 시드 금속층(35)은 도전체(30)를 형성하기 위한 베이스 메탈의 역할을 한다. 따라서, 본 실시예에서, 도전체(30)를 도금 방식으로 형성하지 않을 경우, 시드 금속층(35)은 필요로 하지 않는다. 도전체(30)를 도금 방식으로 형성하지 않을 경우 도전체(30)는 증착 공정, 사진 공정 및 에칭 공정을 포함하는 포토리소그라피 공정에 의하여 패터닝 되어 형성될 수 있다.
본 발명의 제1 실시예에서, 도전체(30)는 제1 도전체층, 제1 도전체층 상에 형성된 제2 도전체층 및 제2 도전체층 상에 형성된 제3 도전체층을 포함할 수 있다. 본 실시예에서, 제1 도전체층은, 예를 들어, 시드 금속층(35)의 제2 금속층과 동일한 금속을 포함할 수 있다. 본 실시예에서, 시드 금속층(35)의 제2 금속층은 구리 박막을 포함하며 따라서 도전체(30)의 제1 도전체층은 구리를 포함한다. 한편, 제2 도전체층은 니켈을 포함하고, 제3 도전체층은 금을 포함할 수 있다.
도 22는 도 21에 도시된 제2 패턴을 제거한 것을 도시한 단면도이다.
도 22를 참조하면, 제2 패턴(130)의 제2 개구(131)를 통해 노출된 시드 금속층(35)상에 도전체(30)를 형성한 후, 시드 금속층(35)상에 형성된 제2 패턴(130)은 시드 금속층(35)으로부터 제거된다. 본 실시예에서, 제2 패턴(130)은 바람직하게, 산소 플라즈마를 이용한 애싱 공정 및/또는 스트립핑 공정에 의하여 시드 금속층(35)으로부터 제거된다.
도 23은 도 22에 도시된 노출된 시드 금속층을 패터닝 하여 시드 금속 패턴을 형성한 것을 도시한 단면도이다.
도 22 및 도 23을 참조하면, 애싱 공정 및/또는 스트립핑 공정에 의하여 시드 금속층(35) 상에 형성된 제2 패턴(130)이 제거된 후, 노출된 시드 금속층(35)은 웨이퍼(100a)로부터 제거된다. 본 실시예에서, 시드 금속층(35)은 제1 두께를 갖고, 시드 금속층(35) 상에 형성된 도전체(30)는 제1 두께보다 두꺼운 제2 두께를 갖는다.
노출된 시드 금속층(35)은 도전체(30)를 식각 마스크로 사용하여 식각 되어, 층간 절연막 패턴(40) 상에는, 평면상에서 보았을 때, 도전체(30)와 동일한 크기 몇 면적을 갖는 시드 금속 패턴(36)이 형성된다. 본 실시예에서, 시드 금속층(35)은 습식 식각 공정에 의하여 식각 될 수 있다. 본 실시예에서, 시드 금속층(35)을 식각 하는 도중 도전체(30)도 함께 식각 될 수 있음으로, 도전체(30)의 두께는 시드 금속층(35)을 식각 하는 도중 식각 되는 두께를 고려하는 것이 바람직하다.
도 24는 도 23에 도시된 제1 패턴을 제거한 후 웨이퍼의 상면에 절연막 패턴을 형성한 것을 도시한 단면도이다.
도 21, 도 23 및 도 24를 참조하면, 제2 패턴(130)을 제거 및 시드 금속층(35)을 패터닝 함에 따라 제1 패턴(120)의 일부는 노출되고, 산소 플라즈마를 이용한 애싱 공정 및/또는 스트립핑 공정에 의하여 제1 패턴(120)은 트랜치(100c)로부터 완전히 제거된다.
이어서, 웨이퍼(100a) 상에는 전면적에 걸쳐 절연막(미도시)이 형성된다. 본 실시예에서, 절연막은 스핀 코팅 공정 등에 의하여 형성될 수 있으며, 절연막은 감광성을 갖는 감광물질을 포함할 수 있다. 절연막이 웨이퍼(100a) 상에 형성된 후, 절연막은 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 패터닝 되어, 웨이퍼(100a) 상에는 절연막 패턴(70)이 형성된다. 본 실시예에서, 절연막 패턴(70)은 제3 개구(72)를 포함한다. 본 실시예에서, 절연막 패턴(70)에 형성된 제3 개구(72)는, 예를 들어, 상술된 제1 패턴(120)의 제1 개구(121)에 대응한다. 제3 개구(72)는 후술될 복수개의 웨이퍼 레벨 반도체 패키지들이 보다 쉽게 적층 될 수 있도록 한다.
도 25는 도 24에 도시된 예비 반도체 패키지를 개별화하는 과정을 도시한 단면도이다.
도 25를 참조하면, 예비 반도체 패키지 및 도전체가 형성된 웨이퍼(100a)의 후면은 그라인딩 되어 이로 인해 각 예비 반도체 패키지(100b)들을 상호 연결하던 트랜치(100c) 부분이 개구 되어, 웨이퍼 레벨 반도체 패키지(100)들이 제조된다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 상면에 형성된 패드에 연결된 도전체가 반도체 칩의 상면을 따라 연장되다 반도체 칩의 측면과 평행하게 배치되며, 도전체는 도전성인 반도체 칩의 측면과 절연된다. 본 실시예에 의한 웨이퍼 레벨 반도체 칩은 신규 한 도전체 구조를 제공할 뿐만 아니라 신규 한 적층형 웨이퍼 레벨 반도체 칩을 제공한다.
실시예 2
도 26은 본 발명의 제2 실시예에 의한 웨이퍼 레벨 패키지를 도시한 사시도이다. 도 27은 도 26에 도시된 VI-VI선을 따라 절단한 단면도이다.
도 26 및 도 27을 참조하면, 웨이퍼 레벨 패키지(200)는 반도체 칩(210), 층간 절연막 패턴(220) 및 도전체(230)를 포함한다.
반도체 칩(210)은, 예를 들어, 사각 플레이트 형상을 가질 수 있다. 본 실시예에서, 반도체 칩(210)은 패드(215)들이 형성된 상면(211) 및 상면(211)과 연결된 측면(212)을 갖는다. 반도체 칩(210)은 외부에서 처리된 데이터를 처리하기 위한 회로부(216)를 포함하며, 회로부(216)에는 복수개의 패드(215)들이 전기적으로 연결된다. 패드(215)는 외부에서 발생된 데이터를 회로부(216)로 입력 또는 회로부(216)에서 처리된 처리 신호를 외부로 출력한다.
층간 절연막 패턴(220)은 반도체 칩(210)의 상면(211) 및 측면(212)을 덮는다.
본 실시예에서, 층간 절연막 패턴(220)은 반도체 칩(210)의 상면(211) 상에 배치되며, 반도체 칩(210)의 패드(215)를 노출시키는 개구를 갖는다. 또한, 본 실시예에 의한 층간 절연막 패턴(220)은 반도체 칩(210) 및 도전체(230) 사이에 배치되어 반도체 칩(210)의 측면(212) 및 도전체(230)를 전기적으로 절연한다.
본 실시예에서, 층간 절연막 패턴(220)은 반도체 칩(210)의 측면(212)으로부터 이격 된다. 본 실시예에서, 반도체 칩(210)의 측면(212) 및 층간 절연막 패턴(220)의 사이에는 절연체인 공기 등이 배치된다.
도전체(230)는 제1 패턴부(232) 및 제2 패턴부(234)를 포함한다. 본 실시예 에서, 도전체(230)는 층간 절연막 패턴(220)의 상면에 배치된다.
구체적으로, 도전체(230)의 제1 패턴부(232)는 층간 절연막 패턴(220)으로부터 노출된 패드(215)와 전기적으로 연결되며, 반도체 칩(210)의 상면(211)과 평행하게 배치된다.
한편, 도전체(230)의 제2 패턴부(234)는 제1 패턴부(232)의 밑면에 배치되며, 반도체 칩(210)의 측면(212)에 대하여 평행하게 배치된다. 본 실시예에서, 제1 패턴부(232) 및 제2 패턴부(234)는 각각 층간 절연막 패턴(220) 상에 배치된다.
본 실시예에서, 도전체(230)의 제1 패턴부(232)는 직육면체 플레이트 형상을 갖고, 도전체(230)의 제2 패턴부(234)는 기둥 형상을 갖는다. 본 실시예에서, 제2 패턴부(234)는 원통 형상을 가질 수 있다.
본 발명의 제2 실시예에 의한 웨이퍼 레벨 패키지(200)는 도전부재(240)를 더 포함할 수 있다. 도전부재(240)는 도전체(230)의 제2 패턴부(234)의 단부에 배치될 수 있다. 본 실시예에 의한 도전부재(240)는 구 형상을 갖고, 도전부재(240)는 용융점이 낮은 솔더를 포함할 수 있다.
도 28은 도 27에 도시된 웨이퍼 레벨 패키지에 배치된 절연막 패턴 및 응력 흡수 패턴을 도시한 단면도이다.
도 27을 참조하면, 웨이퍼 레벨 패키지(200)는 절연막 패턴(250)을 더 포함한다. 절연막 패턴(250)은 웨이퍼 레벨 패키지(200)의 도전체(230)의 제1 패턴부(232)를 외부 도전체로부터 절연한다. 또한, 절연막 패턴(250)은 도전체(230) 중 제2 패턴부(234)에 대응하는 부분을 노출시키기 위한 개구(252)를 포함한다.
절연막 패턴(250)에 형성된 개구(252)는 웨이퍼 레벨 패키지(200)의 도전체(230)를 다른 웨이퍼 레벨 패키지의 도전체와 전기적으로 접속될 수 있도록 한다.
한편, 복수개의 웨이퍼 레벨 패키지(200)들이 상호 적층 되었을 때, 적층 된 복수개의 웨이퍼 레벨 패키지(200)들이 사이에는 도전부재(240)의 높이 만큼 빈 공간이 형성될 수 있다. 이처럼, 복수개의 웨이퍼 레벨 패키지(200)들이 사이에 도전부재(240)의 높이 만큼 빈 공간이 형성될 경우, 외부에서 가해진 충격이 도전부재(240)에 집중되어 웨이퍼 레벨 패키지(200)가 손상될 수 있다. 이를 방지하기 위하여, 복수개의 웨이퍼 레벨 패키지(200)들의 사이에는 외부에서 가해진 충격 및 진동을 흡수하기 위한 응력 흡수 패턴(260)을 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 의한 웨이퍼 레벨 패키지의 제조 방법을 설명하기로 한다.
도 29는 본 발명의 제2 실시예에 의하여 예비 반도체 패키지를 제조하기 위한 웨이퍼를 도시한 단면도이다.
도 29를 참조하면, 반도체 제조 공정에 의하여 웨이퍼(200a) 상에는 복수개의 예비 반도체 패키지(200b)들이 매트리스 형태로 형성된다. 각 예비 반도체 패키지(200b)는 회로부(206), 회로부(206)와 전기적으로 연결된 패드(215)를 갖고, 매트리스 형태로 배치된 예비 반도체 패키지(200b)들은 상호 소정 간격 이격 된다. 이하, 예비 반도체 패키지(200b)들의 사이에 형성된 공간을 스크라이브 라인(scribe lane)이라 정의하기로 한다.
이어서, 웨이퍼(200a) 상에는 보호막 패턴(220)이 형성된다. 보호막 패턴 (220)을 형성하기 위해 웨이퍼(200a)의 상면에는 얇은 두께를 갖는 보호막(미도시)이 형성된다. 보호막은 웨이퍼(200a)의 상면에 전면적에 걸쳐 형성된다. 보호막으로 사용될 수 있는 박막의 예로서는 산화막 및 질화막을 들 수 있다.
보호막이 형성된 후, 보호막의 상면에는 포토레지스트 박막(미도시)이 형성된다. 포토레지스트 박막은 사진 공정에 의하여 패터닝 되어 보호막의 상면에는 포토레지스트 패턴(미도시)이 형성된다. 예를 들어, 포토레지스트 패턴은 각 예비 반도체 패키지(200b)에 형성된 패드(215)에 대응하는 개구(미도시)를 갖는다. 보호막은 포토레지스트 패턴을 식각 마스크 삼아 패터닝 되어 웨이퍼(200a) 상에는 각 예비 반도체 패키지(200b)에 형성된 패드(215)를 노출시키는 개구(220a)를 갖는 보호막 패턴(220)이 형성된다.
한편, 웨이퍼(200a) 상에 보호막 패턴(220)이 형성된 후, 웨이퍼(200a)에 형성된 스크라이브 라인을 따라 소정 깊이를 갖는 트랜치(200c)가 형성된다. 이와 같이 스크라이브 라인을 따라 소정 깊이로 형성된 트랜치(200c)에 의하여 각 예비 반도체 패키지(200b)는 웨이퍼(200a) 상에 섬 형상으로 형성된다. 본 실시예에서, 예비 반도체 패키지(200b)는, 평면상에서 보았을 때, 사각형 섬 형상 또는 직사각형 섬 형상을 가질 수 있다. 한편, 예비 반도체 패키지(200b)들의 사이에 개재된 트랜치(200c)는 쏘잉 공정(sawing process) 또는 레이저 드릴링 공정(laser drilling process) 등에 의하여 형성될 수 있다.
본 실시예에서, 예비 반도체 패키지(200b) 사이에 형성된 트랜치(200c)의 깊이는 웨이퍼(200a)의 두께의 약 절반 정도일 수 있다.
도 30은 도 29에 도시된 트랜치의 내부에 제1 패턴을 형성한 것을 도시한 단면도이다.
도 30을 참조하면, 웨이퍼(200a)에 트랜치(200c)가 형성된 후, 트랜치(200c)에는 제1 패턴(225)이 형성된다. 제1 패턴(225)은 제1 개구(226)를 포함하며, 제1 개구(226)의 개수는 예비 반도체 패키지(200b) 상에 형성된 패드(215)의 개수와 동일하다.
제1 패턴(225)을 형성하기 위해, 웨이퍼(200a) 상에는 전면적에 걸쳐 포토레지스트 필름(미도시)이 형성된다. 포토레지스트 필름은 스핀 코팅 공정 등에 의하여 형성될 수 있다.
웨이퍼(200a) 상에 포토레지스트 필름이 형성된 후, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 패터닝 되어 트랜치(200c) 내에는 제1 패턴(225)이 형성된다. 제1 패턴(225)을 형성하는 도중 제1 패턴(225)에는 복수개의 제1 개구(226)들이 형성된다. 본 실시예에서, 각 제1 개구(226)들은 예비 반도체 패키지(200b) 상에 형성된 패드(215)에 대응한다. 따라서, 제1 개구(226)들의 개수는 예비 반도체 패키지(200b) 상에 형성된 패드(215)의 개수와 실질적으로 동일하다.
도 31은 도 30에 도시된 각 예비 반도체 패키지에 층간 절연막 패턴을 형성하는 것을 도시한 단면도이다.
도 31을 참조하면, 트랜치(200c)의 내부에 제1 패턴(225)을 형성한 후, 웨이퍼(200a)의 상면에는 전면적에 걸쳐 절연층(미도시)이 형성된다. 본 실시예에서, 절연층으로 사용되는 물질의 예로서는 감광성 폴리머를 들 수 있다. 이와 다르게, 절연층은 절연성이 우수한 다양한 감광성 물질을 포함할 수 있으며, 절연층은 스핀 코팅 공정 등에 의하여 형성될 수 있다. 본 실시예에서, 절연층은, 바람직하게, 포지티브 타입 감광물질을 포함한다.
스핀 코팅 공정에 의하여 절연층을 웨이퍼(200a) 상에 형성할 경우, 웨이퍼(200a)에 형성된 제1 패턴(225)의 제1 개구(226)의 내부에도 절연층이 형성된다. 또한, 스핀 코팅 공정에 의하여 절연층을 웨이퍼(200a) 상에 형성될 경우, 보호막 패턴(220)의 개구(220a)를 통해 노출된 패드(215) 역시 절연층에 의하여 덮이게 된다.
제1 패턴(225)의 제1 개구(226) 내에 형성된 절연층의 일부는 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 제거되어, 제1 개구(226)의 내에는 절연층의 일부가 남고, 패드(215)를 노출시키는 개구(240a)를 갖는 층간 절연막 패턴(240)이 형성된다.
도 32는 도 31에 도시된 예비 반도체 패키지 및 제1 패턴에 시드 금속층을 형성한 것을 도시한 단면도이다.
도 32를 참조하면, 제1 패턴(225)이 형성된 후, 웨이퍼(200a)의 상면에는 전면적에 걸쳐 시드 금속층(235)이 형성된다. 본 실시예에서, 시드 금속층(235)은 스퍼터링 공정 등에 의하여 형성될 수 있다. 본 실시예에서, 시드 금속층(235)은 제1 금속층 및 제2 금속층을 포함할 수 있다. 본 실시예에서 제1 금속층은 층간 절연막 패턴(240) 상에 형성된 티타늄 박막을 포함하고, 제2 금속층은 티타늄 박막 상에 형성된 구리 박막을 포함할 수 있다. 본 실시예에서, 제2 금속층은 후술될 도전체와 동일한 금속이 사용된다.
본 발명에 의한 시드 금속층(235)은 예비 반도체 패키지(200b)의 상면 및 트랜치(100d)에 형성된 제1 패턴(225)의 제1 개구(226)의 표면을 덮는다.
도 33은 도 32에 형성된 시드 금속층상에 형성된 제2 패턴을 도시한 단면도이다.
도 33을 참조하면, 층간 절연막 패턴(240)상에 시드 금속층(235)을 형성한 후, 시드 금속층(235)의 상면에는 전면적에 걸쳐 포토레지스트 필름(미도시)이 형성된다. 시드 금속층(235)의 상면에 형성된 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 패터닝 되어, 시드 금속층(235) 상에는 제2 패턴(230)이 형성된다. 본 실시예에서, 제2 패턴(230)은 제2 개구(231)를 포함한다. 제2 개구(231)는, 평면 상에서 보았을 때, 슬릿 형상을 갖고, 제2 개구(231)에 의하여 예비 반도체 패키지(200b)의 패드(215) 및 패드(215)에 대응하는 제1 패턴(225)의 제1 개구(226)를 연결하는 시드 금속층(235)은 노출된다.
도 34는 도 33에 도시된 제2 패턴에 의하여 노출된 시드 금속층 상에 형성된 도전체를 도시한 단면도이다.
도 34을 참조하면, 시드 금속층(235)의 일부를 노출시키는 제2 개구(231)를 갖는 제2 패턴(230)을 형성한 후, 노출된 시드 금속층(235) 상에는 도전체(232)가 형성된다. 본 실시예에서, 도전체(232)는 도금 방법에 의하여 형성될 수 있다. 바람직하게, 도전체(232)는 시드 금속층(235)을 이용하여 시드 금속층(235) 상에 도 금된다. 따라서, 도전체(232)는 시드 금속층(235)이 노출되지 않은 제2 패턴(230) 상에는 형성되지 않는다. 즉, 본 발명의 제2 실시예에서, 시드 금속층(235)은 도전체(232)를 형성하기 위한 베이스 메탈의 역할을 한다. 따라서, 본 실시예에서, 도전체(232)를 도금 방식으로 형성하지 않을 경우 시드 금속층(235)은 필요로 하지 않는다. 도전체(232)를 도금 방식으로 형성하지 않을 경우 도전체(232)는 증착 공정, 사진 공정 및 에칭 공정을 포함하는 포토리소그라피 공정에 의하여 패터닝 되어 형성될 수 있다.
본 발명의 제2 실시예에서, 도전체(232)는 제1 도전체층, 제1 도전체층 상에 형성된 제2 도전체층 및 제2 도전체층 상에 형성된 제3 도전체층을 포함할 수 있다. 본 실시예에서, 제1 도전체층은, 예를 들어, 시드 금속층(235)의 제2 금속층과 동일한 금속을 포함할 수 있다. 본 실시예에서, 시드 금속층(235)의 제2 금속층은 구리 박막을 포함하며 따라서 도전체(232)의 제1 도전체층은 구리를 포함한다. 한편, 제2 도전체층은 니켈을 포함하고, 제3 도전체층은 금을 포함할 수 있다.
도 35는 도 34에 도시된 제2 패턴을 시드 금속층으로부터 제거한 것을 도시한 단면도이다.
도 35를 참조하면, 제2 패턴(230)의 제2 개구(231)를 통해 노출된 시드 금속층(235)상에 도전체(232)를 형성한 후, 시드 금속층(235)상에 형성된 제2 패턴(230)은 시드 금속층(235)으로부터 제거된다. 본 실시예에서, 제2 패턴(230)은 바람직하게, 산소 플라즈마를 이용한 애싱 공정 및/또는 스트립핑 공정에 의하여 시드 금속층(235)으로부터 제거된다.
도 36은 도 35에 도시된 노출된 시드 금속층을 패터닝 하여 시드 금속 패턴을 형성한 것을 도시한 단면도이다.
도 36을 참조하면, 애싱 공정 및/또는 스트립핑 공정에 의하여 시드 금속층(235) 상에 형성된 제2 패턴(230)이 제거된 후, 노출된 시드 금속층(235)은 웨이퍼(200a)로부터 제거된다. 본 실시예에서, 시드 금속층(235)은 제1 두께를 갖고, 시드 금속층(235) 상에 형성된 도전체(232)는 제1 두께보다 두꺼운 제2 두께를 갖는다.
노출된 시드 금속층(235)은 도전체(232)를 식각 마스크로 사용하여 식각 되어, 층간 절연막 패턴(240) 상에는, 평면상에서 보았을 때, 도전체(232)와 동일한 크기 몇 면적을 갖는 시드 금속 패턴(236)이 형성된다. 본 실시예에서, 시드 금속층(235)은 습식 식각 공정에 의하여 식각 될 수 있다. 본 실시예에서, 시드 금속층(235)을 식각 하는 도중 도전체(232)도 함께 식각 될 수 있음으로, 도전체(232)의 두께는 시드 금속층(235)을 식각 하는 도중 식각 되는 두께를 고려하는 것이 바람직하다.
도 37은 도 36에 도시된 제1 패턴을 제거한 후 웨이퍼의 상면에 절연막 패턴을 형성한 것을 도시한 단면도이다.
도 37을 참조하면, 제2 패턴(230)을 제거 및 시드 금속층(235)을 패터닝 함에 따라 제1 패턴(225)의 일부는 노출되고, 산소 플라즈마를 이용한 애싱 공정 및/또는 스트립핑 공정에 의하여 제1 패턴(225)은 트랜치(200c)로부터 완전히 제거된다.
이어서, 웨이퍼(200a) 상에는 전면적에 걸쳐 절연막(미도시)이 형성된다. 본 실시예에서, 절연막은 스핀 코팅 공정 등에 의하여 형성될 수 있으며, 절연막은 감광성을 갖는 감광물질을 포함할 수 있다. 절연막이 웨이퍼(200a) 상에 형성된 후, 절연막은 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 패터닝 되어, 웨이퍼(200a) 상에는 절연막 패턴(270)이 형성된다. 본 실시예에서, 절연막 패턴(270)은 개구(272)를 포함한다. 본 실시예에서, 절연막 패턴(270)에 형성된 개구(272)는, 예를 들어, 상술된 제1 패턴(225)의 개구(226)에 대응한다. 절연막 패턴(270)의 개구(272)는 후술될 복수개의 웨이퍼 레벨 반도체 패키지들이 보다 쉽게 적층 될 수 있도록 한다.
도 38은 도 37에 도시된 예비 반도체 패키지를 개별화하는 과정을 도시한 단면도이다.
도 38을 참조하면, 예비 반도체 패키지 및 도전체가 형성된 웨이퍼(200a)의 후면은 그라인딩 되어 이로 인해 각 예비 반도체 패키지(200b)들을 상호 연결하던 트랜치(200c) 부분이 개구 되어, 웨이퍼 레벨 반도체 패키지(200)들이 제조된다.
이어서, 각 웨이퍼 레벨 반도체 패키지(200)에 형성된 도전체(232)의 단부에는 구 형상을 갖는 도전부재가 배치될 수 있다. 도전부재는 솔더 등을 포함할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 상면에 형성된 패드에 연결된 도전체가 반도체 칩의 상면을 따라 연장되다 반도체 칩의 측면과 평행하게 배치되며, 도전체는 도전성인 반도체 칩의 측면과 절연된다. 본 실시예에 의한 웨 이퍼 레벨 반도체 칩은 신규 한 도전체 구조를 제공할 뿐만 아니라 신규 한 적층형 웨이퍼 레벨 반도체 칩을 제공한다.
실시예 3
도 39a는 본 발명의 제3 실시예에 의한 웨이퍼 레벨 패키지를 도시한 단면도이다. 도 39b는 본 발명의 다른 실시예에 의한 웨이퍼 레벨 패키지를 도시한 단면도이다.
도 39a를 참조하면, 웨이퍼 레벨 패키지(300)는 반도체 칩(310), 층간 절연막 패턴(320), 도전체(330) 및 탄성 부재(340)를 포함한다.
반도체 칩(310)은, 예를 들어, 사각 플레이트 형상을 가질 수 있다. 본 실시예에서, 반도체 칩(310)은 패드(315)들이 형성된 상면(311) 및 상면(311)과 연결된 측면(312)을 갖는다. 반도체 칩(310)은 외부에서 처리된 데이터를 처리하기 위한 회로부(306)를 포함하며, 회로부(306)에는 복수개의 패드(315)들이 전기적으로 연결된다. 패드(315)는 외부에서 발생된 데이터를 회로부(306)로 입력 또는 회로부(306)에서 처리된 처리 신호를 외부로 출력한다.
층간 절연막 패턴(320)은 반도체 칩(310)의 상면(311) 및 측면(312)을 덮는다.
본 실시예에서, 층간 절연막 패턴(320)은 반도체 칩(310)의 상면(311) 상에 배치되며, 반도체 칩(310)의 패드(315)를 노출시키는 개구를 갖는다. 또한, 본 실시예에 의한 층간 절연막 패턴(320)은 반도체 칩(310) 및 도전체(330) 사이에 배치 되어 반도체 칩(310)의 측면(312) 및 도전체(330)를 전기적으로 절연한다.
한편, 탄성부재(340)는 도전체(330)의 제2 패턴부(334) 및 층간 절연막 패턴(320)의 사이에 배치된다. 탄성부재(340)는 도전체(330)에 가해진 응력을 흡수 및 도전체(330)가 지정된 위치로부터 이탈되는 것을 방지한다. 또한, 탄성부재(340)는 도전체(330) 및 반도체 칩(310)의 측면(312)이 전기적으로 쇼트 되는 것을 방지한다.
도전체(330)는 제1 패턴부(332) 및 제2 패턴부(334)를 포함한다. 본 실시예에서, 도전체(330)는 층간 절연막 패턴(320)의 상면에 배치된다.
구체적으로, 도전체(330)의 제1 패턴부(332)는 층간 절연막 패턴(320)으로부터 노출된 패드(315)와 전기적으로 연결되며, 반도체 칩(310)의 상면(311)과 평행하게 배치된다.
한편, 도전체(330)의 제2 패턴부(334)는 제1 패턴부(332)의 밑면에 배치되며, 반도체 칩(310)의 측면(312)에 대하여 소정 간격 이격 및 측면(312)에 대하여 평행하게 배치된다.
본 실시예에서, 도전체(330)의 제1 패턴부(332)는 직육면체 플레이트 형상을 갖고, 도전체(330)의 제2 패턴부(334)는 기둥 형상을 가질 수 있다. 본 실시예에서, 제2 패턴부(334)는 원통 형상을 가질 수 있다.
본 발명의 제3 실시예에 의한 웨이퍼 레벨 패키지(300)는 도전부재(343)를 더 포함할 수 있다. 도전부재(343)는 도전체(330)의 제2 패턴부(334)의 단부에 배치될 수 있다. 본 실시예에 의한 도전부재(343)는 구 형상을 갖고, 도전부재(343) 는 용융점이 낮은 솔더를 포함할 수 있다.
도 39a에는 반도체 칩(310)의 측면(312)상에 층간 절연막 패턴(320)이 배치된 것이 도시되어 있지만, 이와 다르게, 도 39b에 도시된 바와 같이 층간 절연막 패턴(322)은 반도체 칩(310)의 측면(312)으로부터 일정 간격 이격 되어 배치되고, 반도체 칩(310)의 측면(312)으로부터 일정 간격 이격 된 층간 절연막 패턴(320)은 도전체(330)의 제2 패턴부(334)와 접촉될 수 있다.
도 40은 도 39a에 도시된 웨이퍼 레벨 패키지에 배치된 절연막 패턴 및 응력 흡수 패턴을 도시한 단면도이다.
도 40을 참조하면, 웨이퍼 레벨 패키지(300)는 절연막 패턴(350)을 더 포함한다. 절연막 패턴(350)은 웨이퍼 레벨 패키지(300)의 도전체(330)의 제1 도전체부(332)를 외부 도전체로부터 절연한다. 또한, 절연막 패턴(350)은 도전체(330) 중 제2 도전체부(334)에 대응하는 부분을 노출시키기 위한 개구(352)를 포함한다.
절연막 패턴(350)에 형성된 개구(352)는 웨이퍼 레벨 패키지(300)의 도전체(330)를 다른 웨이퍼 레벨 패키지의 도전체와 전기적으로 접속될 수 있도록 한다.
한편, 복수개의 웨이퍼 레벨 패키지(300)들이 상호 적층 되었을 때, 적층 된 복수개의 웨이퍼 레벨 패키지(300)들이 사이에는 도전부재(343)의 높이 만큼 빈 공간이 형성될 수 있다. 이처럼, 복수개의 웨이퍼 레벨 패키지(300)들이 사이에 도전부재(343)의 높이 만큼 빈 공간이 형성될 경우, 외부에서 가해진 충격이 도전부재(343)에 집중되어 웨이퍼 레벨 패키지(300)가 손상될 수 있다. 이를 방지하기 위하여, 복수개의 웨이퍼 레벨 패키지(300)들의 사이에는 외부에서 가해진 충격 및 진 동을 흡수하기 위한 응력 흡수 패턴(360)을 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 의한 웨이퍼 레벨 패키지의 제조 방법을 설명하기로 한다.
도 41는 본 발명의 제3 실시예에 의한 웨이퍼 레벨 패키지를 제조하기 위한 예비 반도체 패키지를 도시한 단면도이다.
도 41를 참조하면, 반도체 제조 공정에 의하여 웨이퍼(300a) 상에는 복수개의 예비 반도체 패키지(300b)들이 매트리스 형태로 형성된다. 각 예비 반도체 패키지(300b)는 회로부(306), 회로부(306)와 전기적으로 연결된 패드(315)를 갖고, 매트리스 형태로 배치된 예비 반도체 패키지(300b)들은 상호 소정 간격 이격 된다. 이하, 예비 반도체 패키지(300b)들의 사이에 형성된 공간을 스크라이브 라인(scribe lane)이라 정의하기로 한다.
이어서, 웨이퍼(300a) 상에는 보호막 패턴(320)이 형성된다. 보호막 패턴(320)을 형성하기 위해 웨이퍼(300a)의 상면에는 얇은 두께를 갖는 보호막(미도시)이 형성된다. 보호막은 웨이퍼(300a)의 상면에 전면적에 걸쳐 형성된다. 보호막으로 사용될 수 있는 박막의 예로서는 산화막 및 질화막을 들 수 있다.
보호막이 형성된 후, 보호막의 상면에는 포토레지스트 박막(미도시)이 형성된다. 포토레지스트 박막은 사진 공정에 의하여 패터닝 되어 보호막의 상면에는 포토레지스트 패턴(미도시)이 형성된다. 예를 들어, 포토레지스트 패턴은 각 예비 반도체 패키지(300b)에 형성된 패드(315)에 대응하는 개구(미도시)를 갖는다. 보호막은 포토레지스트 패턴을 식각 마스크 삼아 패터닝 되어 웨이퍼(300a) 상에는 각 예비 반도체 패키지(300b)에 형성된 패드(315)를 노출시키는 개구(320a)를 갖는 보호막 패턴(320)이 형성된다.
한편, 웨이퍼(300a) 상에 보호막 패턴(320)이 형성된 후, 웨이퍼(300a)에 형성된 스크라이브 라인을 따라 소정 깊이를 갖는 트랜치(300c)가 형성된다. 이와 같이 스크라이브 라인을 따라 소정 깊이로 형성된 트랜치(300c)에 의하여 각 예비 반도체 패키지(300b)는 웨이퍼(300a) 상에 섬 형상으로 형성된다. 본 실시예에서, 예비 반도체 패키지(300b)는, 평면상에서 보았을 때, 사각형 섬 형상 또는 직사각형 섬 형상을 가질 수 있다. 한편, 예비 반도체 패키지(300b)들의 사이에 개재된 트랜치(300c)는 쏘잉 공정(sawing process) 또는 레이저 드릴링 공정(laser drilling process) 등에 의하여 형성될 수 있다.
본 실시예에서, 예비 반도체 패키지(300b) 사이에 형성된 트랜치(300c)의 깊이는 웨이퍼(300a)의 두께의 약 절반 정도일 수 있다.
도 42은 도 41에 도시된 트랜치의 내부에 탄성 부재를 형성한 것을 도시한 단면도이다.
도 42를 참조하면, 웨이퍼(300a)에 트랜치(300c)가 형성된 후, 트랜치(300c)에는 탄성 부재(340)가 형성된다. 탄성 부재(340)는 제1 개구(341)를 포함하며, 제1 개구(341)의 개수는 예비 반도체 패키지(300b) 상에 형성된 패드(315)의 개수와 동일하다.
탄성 부재(340)를 형성하기 위해, 웨이퍼(300a) 상에는 전면적에 걸쳐 감광성을 갖는 탄성막(미도시)이 형성된다. 탄성막은 스핀 코팅 공정 등에 의하여 형성 될 수 있다.
웨이퍼(300a) 상에 탄성막이 형성된 후, 탄성막은 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 패터닝 되어 트랜치(300c) 내에는 탄성 부재(340)가 형성된다. 탄성부재(340)를 형성하는 도중 탄성부재(340)에는 복수개의 제1 개구(341)들이 형성된다. 본 실시예에서, 각 제1 개구(341)들은 예비 반도체 패키지(300b) 상에 형성된 패드(315)에 대응한다. 따라서, 제1 개구(341)들의 개수는 예비 반도체 패키지(300b) 상에 형성된 패드(315)의 개수와 실질적으로 동일하다.
도 43은 도 42에 도시된 각 예비 반도체 패키지에 층간 절연막 패턴을 형성하는 것을 도시한 단면도이다.
도 43을 참조하면, 트랜치(300c)의 내부에 탄성부재(340)를 형성한 후, 웨이퍼(300a)의 상면에는 전면적에 걸쳐 절연층(미도시)이 형성된다. 본 실시예에서, 절연층으로 사용되는 물질의 예로서는 감광성 폴리머를 들 수 있다. 이와 다르게, 절연층은 절연성이 우수한 다양한 감광성 물질을 포함할 수 있으며, 절연층은 스핀 코팅 공정 등에 의하여 형성될 수 있다. 본 실시예에서, 절연층은, 바람직하게, 포지티브 타입 감광물질을 포함한다.
스핀 코팅 공정에 의하여 절연층을 웨이퍼(300a) 상에 형성할 경우, 웨이퍼(300a)에 형성된 탄성부재(340)의 제1 개구(341)의 내부에도 절연층이 형성된다. 또한, 스핀 코팅 공정에 의하여 절연층을 웨이퍼(300a) 상에 형성될 경우, 보호막 패턴(320)의 개구(320a)를 통해 노출된 패드(315) 역시 절연층에 의하여 덮이게 된다.
탄성부재(340)의 제1 개구(341) 내에 형성된 절연층의 일부는 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 제거되어, 제1 개구(341)의 내에는 절연층의 일부가 남고, 패드(315)를 노출시키는 개구(340a)를 갖는 층간 절연막 패턴(337)이 형성된다.
도 44는 도 43에 도시된 예비 반도체 패키지 및 탄성부재 상에 시드 금속층을 형성한 것을 도시한 단면도이다.
도 44를 참조하면, 탄성부재(340)가 형성된 후, 웨이퍼(300a)의 상면에는 전면적에 걸쳐 시드 금속층(335)이 형성된다. 본 실시예에서, 시드 금속층(335)은 스퍼터링 공정 등에 의하여 형성될 수 있다. 본 실시예에서, 시드 금속층(335)은 제1 금속층 및 제2 금속층을 포함할 수 있다. 본 실시예에서 제1 금속층은 층간 절연막 패턴(337) 상에 형성된 티타늄 박막을 포함하고, 제2 금속층은 티타늄 박막 상에 형성된 구리 박막을 포함할 수 있다. 본 실시예에서, 제2 금속층은 후술될 도전체와 동일한 금속이 사용된다.
본 발명에 의한 시드 금속층(335)은 예비 반도체 패키지(300b)의 상면 및 트랜치(300c)에 형성된 탄성부재(340)의 제1 개구(341)의 표면을 덮는다.
도 45는 도 44에 형성된 시드 금속층상에 형성된 감광 패턴을 도시한 단면도이다.
도 45를 참조하면, 층간 절연막 패턴(337)상에 시드 금속층(335)을 형성한 후, 시드 금속층(335)의 상면에는 전면적에 걸쳐 포토레지스트 필름(미도시)이 형성된다. 시드 금속층(335)의 상면에 형성된 포토레지스트 필름은 노광 공정 및 현 상 공정을 포함하는 사진 공정에 의하여 패터닝 되어, 시드 금속층(335) 상에는 감광 패턴(330)이 형성된다. 본 실시예에서, 감광 패턴(330)은 제2 개구(331)를 포함한다. 제2 개구(331)는, 평면 상에서 보았을 때, 슬릿 형상을 갖고, 제2 개구(331)에 의하여 예비 반도체 패키지(300b)의 패드(315) 및 패드(315)에 대응하는 탄성부재(340)의 제1 개구(341)를 연결하는 시드 금속층(335)은 노출된다.
도 46은 도 45에 도시된 감광패턴에 의하여 노출된 시드 금속층 상에 형성된 도전체를 도시한 단면도이다.
도 46을 참조하면, 시드 금속층(335)의 일부를 노출시키는 제2 개구(331)를 갖는 감광 패턴(330)을 형성한 후, 노출된 시드 금속층(335) 상에는 도전체(332)가 형성된다. 본 실시예에서, 도전체(332)는 도금 방법에 의하여 형성될 수 있다. 바람직하게, 도전체(332)는 시드 금속층(335)을 이용하여 시드 금속층(335) 상에 도금된다. 따라서, 도전체(332)는 시드 금속층(335)이 노출되지 않은 감광패턴(330) 상에는 형성되지 않는다. 즉, 본 발명의 제3 실시예에서, 시드 금속층(335)은 도전체(332)를 형성하기 위한 베이스 메탈의 역할을 한다. 따라서, 본 실시예에서, 도전체(332)를 도금 방식으로 형성하지 않을 경우 시드 금속층(335)은 필요로 하지 않는다. 도전체(332)를 도금 방식으로 형성하지 않을 경우 도전체(332)는 증착 공정, 사진 공정 및 에칭 공정을 포함하는 포토리소그라피 공정에 의하여 패터닝 되어 형성될 수 있다.
본 발명의 제3 실시예에서, 도전체(332)는 제1 도전체층, 제1 도전체층 상에 형성된 제2 도전체층 및 제2 도전체층 상에 형성된 제3 도전체층을 포함할 수 있 다. 본 실시예에서, 제1 도전체층은, 예를 들어, 시드 금속층(335)의 제2 금속층과 동일한 금속을 포함할 수 있다. 본 실시예에서, 시드 금속층(335)의 제2 금속층은 구리 박막을 포함하며 따라서 도전체(332)의 제1 도전체층은 구리를 포함한다. 한편, 제2 도전체층은 니켈을 포함하고, 제3 도전체층은 금을 포함할 수 있다.
도 47은 도 46에 도시된 감광 패턴을 시드 금속층으로부터 제거한 것을 도시한 단면도이다.
도 47을 참조하면, 감광패턴(330)의 제2 개구(331)를 통해 노출된 시드 금속층(335)상에 도전체(332)를 형성한 후, 시드 금속층(335)상에 형성된 감광 패턴(330)은 시드 금속층(335)으로부터 제거된다. 본 실시예에서, 감광 패턴(330)은 바람직하게, 산소 플라즈마를 이용한 애싱 공정 및/또는 스트립핑 공정에 의하여 시드 금속층(335)으로부터 제거된다.
도 48은 도 47에 도시된 노출된 시드 금속층을 패터닝 하여 시드 금속 패턴을 형성한 것을 도시한 단면도이다.
도 48을 참조하면, 애싱 공정 및/또는 스트립핑 공정에 의하여 시드 금속층(335) 상에 형성된 감광 패턴(330)이 제거된 후, 노출된 시드 금속층(335)은 웨이퍼(300a)로부터 제거된다. 본 실시예에서, 시드 금속층(335)은 제1 두께를 갖고, 시드 금속층(335) 상에 형성된 도전체(332)는 제1 두께보다 두꺼운 제2 두께를 갖는다.
노출된 시드 금속층(335)은 도전체(332)를 식각 마스크로 사용하여 식각 되어, 층간 절연막 패턴(337) 상에는, 평면상에서 보았을 때, 도전체(332)와 동일한 크기 몇 면적을 갖는 시드 금속 패턴(336)이 형성된다. 본 실시예에서, 시드 금속층(335)은 습식 식각 공정에 의하여 식각 될 수 있다. 본 실시예에서, 시드 금속층(335)을 식각 하는 도중 도전체(332)도 함께 식각 될 수 있음으로, 도전체(332)의 두께는 시드 금속층(335)을 식각 하는 도중 식각 되는 두께를 고려하는 것이 바람직하다.
도 49은 도 48에 도시된 탄성 부재 상에 절연막 패턴을 형성한 것을 도시한 단면도이다.
도 49를 참조하면, 감광 패턴(330)을 제거 및 시드 금속층(335)을 패터닝 한 후, 웨이퍼(300a) 상에는 전면적에 걸쳐 절연막(미도시)이 형성된다. 본 실시예에서, 절연막은 스핀 코팅 공정 등에 의하여 형성될 수 있으며, 절연막은 감광성을 갖는 감광물질을 포함할 수 있다. 절연막이 웨이퍼(300a) 상에 형성된 후, 절연막은 노광 공정 및 현상 공정을 포함하는 사진 공정에 의하여 패터닝 되어, 웨이퍼(300a) 상에는 절연막 패턴(370)이 형성된다. 본 실시예에서, 절연막 패턴(370)은 개구(372)를 포함한다. 본 실시예에서, 절연막 패턴(370)에 형성된 개구(372)는, 예를 들어, 상술된 탄성부재(340)의 제1 개구(341)에 대응한다. 절연막 패턴(370)의 개구(372)는 후술될 복수개의 웨이퍼 레벨 반도체 패키지들이 보다 쉽게 적층 될 수 있도록 한다.
도 49는 도 48에 도시된 예비 반도체 패키지를 개별화하는 과정을 도시한 단면도이다.
도 49을 참조하면, 예비 반도체 패키지(300b) 및 도전체(332)가 형성된 웨이 퍼(300a)의 후면은 그라인딩 되어 이로 인해 각 예비 반도체 패키지(300b)들을 상호 연결하던 트랜치(300c) 부분이 개구 되어, 웨이퍼 레벨 반도체 패키지(300)들이 제조된다.
이어서, 각 웨이퍼 레벨 반도체 패키지(300)에 형성된 도전체(332)의 단부에는 구 형상을 갖는 도전부재가 배치될 수 있다. 도전부재는 솔더 등을 포함할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 상면에 형성된 패드에 연결된 도전체가 반도체 칩의 상면을 따라 연장되다 반도체 칩의 측면과 평행하게 배치되며, 도전체는 도전성인 반도체 칩의 측면과 절연된다. 본 실시예에 의한 웨이퍼 레벨 반도체 칩은 신규 한 도전체 구조를 제공할 뿐만 아니라 신규 한 적층형 웨이퍼 레벨 반도체 칩을 제공한다.
이상에서 상세하게 설명한 바에 의하면, 웨이퍼 레벨 반도체 패키지 중 외부 기판과 전기적으로 접속되는 부분의 구조를 개선하여 웨이퍼 레벨 반도체 패키지의 제조 공정을 보다 단순화시키고, 이를 이용한 적층형 웨이퍼 레벨 반도체 패키지를 보다 쉽게 구현할 수 있도록 한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (44)

  1. 패드들이 형성된 상면 및 상기 상면과 연결된 측면을 갖는 반도체 칩;
    상기 상면에 형성되고, 상기 패드를 노출시키기 위한 개구를 갖는 보호막 패턴;
    상기 각 패드에 전기적으로 연결되고 상기 상면과 평행한 제1 패턴부 및 상기 제1 패턴부와 전기적으로 연결되며 상기 측면으로부터 이격되도록 상기 측면과 평행하게 배치된 제2 패턴부를 갖는 도전체;
    상기 패드와 전기적으로 접속되는 상기 도전체의 하부면 전체에 형성된 시드 금속층;
    상기 측면과 상기 도전체 사이에 형성된 층간 절연막 패턴;
    상기 상면에 형성되어 상기 도전체의 일부를 노출시키는 개구를 갖는 절연막 패턴;
    상기 반도체 칩의 하부면에 형성된 응력 흡수 패턴;
    상기 도전체의 단부에 전기적으로 연결된 도전부재; 및
    상기 측면 및 상기 제 2 패턴부 사이에 개재된 탄성 부재를 포함하고,
    상기 도전체는 메인 배선 패턴 및 상기 메인 배선 패턴 상에 배치된 서브 배선 패턴을 포함하며,
    상기 시드 금속층은 상기 패드와 전기적으로 접속된 제 1 금속층 및 상기 제 1 금속층 상에 배치된 제 2 금속층을 포함하는 웨이퍼 레벨 패키지.
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  5. 제1항에 있어서, 상기 제1 패턴부는 직육면체 막대 형상을 갖고, 상기 제2 패턴부는 상기 제1 패턴부의 밑면에 연결된 기둥 형상을 갖는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  6. 삭제
  7. 제1항에 있어서, 상기 메인 배선 패턴은 구리 패턴이고, 상기 서브 배선 패턴은 상기 구리 패턴 상에 배치된 니켈 패턴 및 상기 니켈 패턴 상에 배치된 금 패턴을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  8. 삭제
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  10. 제1항에 있어서, 상기 제1 금속층은 니켈층이고, 상기 제2 금속층은 구리층을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  11. 삭제
  12. 제1항에 있어서, 상기 층간 절연막 패턴은 상기 측벽에 배치되며, 상기 제2 패턴부로부터 이격 된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제1항에 있어서, 상기 도전부재는 솔더를 포함하는 구형 솔더볼인 것을 특징으로 하는 웨이퍼 레벨 패키지.
  17. 제1항에 있어서, 상기 층간 절연막 패턴은 상기 제2 패턴부 상에 배치되며, 상기 층간 절연막 패턴 및 상기 측면은 이격 된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  18. 삭제
  19. 개구들을 갖는 보호막 패턴을 웨이퍼 상에 형성하는 단계;
    상기 웨이퍼에 형성된 스크라이브 레인을 따라 트렌치를 형성하여, 상기 웨이퍼 상에 섬 형상을 갖는 예비 반도체 패키지들을 형성하는 단계;
    상기 개구를 통해 노출된 상기 예비 반도체 패키지들에 형성된 패드와 전기적으로 연결되는 제1 패턴부 및 상기 제1 패턴부와 전기적으로 연결되며 상기 측면으로부터 절연된 제2 패턴부를 갖는 도전체를 형성하는 단계;
    상기 도전체의 단부에 도전부재를 형성하는 단계; 및
    상기 예비 반도체 패키지들을 상기 웨이퍼로부터 개별화하는 단계를 포함하고,
    상기 도전체를 형성하는 단계는
    상기 패드 및 상기 트렌치를 덮는 층간 절연막을 상기 웨이퍼 상에 형성하는 단계;
    상기 층간 절연막을 패터닝하여 상기 패드와 상기 트렌치의 바닥면을 노출 및 상기 예비 반도체 패키지의 측면을 감싸는 층간 절연막 패턴을 형성하는 단계;
    상기 트렌치에 상기 패드의 개수와 대응하고 상기 측면 상에 형성된 상기 층간 절연막 패턴의 표면으로부터 이격된 제 1 개구를 갖는 제 1 패턴을 형성하는 단계;
    상기 예비 반도체 패키지가 덮이도록 상기 웨이퍼 상에 제 1 및 제 2 금속층들이 적층된 시드 금속층을 형성하는 단계;
    상기 시드 금속층 상에 상기 패드 및 상기 제 1 개구를 노출시키는 제 2 개구를 갖는 제 2 패턴을 형성하는 단계;
    상기 제 2 개구를 통해 노출된 상기 시드 금속층 상에 도전 패턴을 형성하는 단계;
    상기 제 2 패턴을 제거하는 단계;
    상기 도전 패턴을 식각 마스크로 이용하여 상기 시드 금속층을 패터닝하는 단계; 및
    상기 도전체의 일부를 노출시키는 제 3 개구가 형성된 절연막 패턴을 형성하는 단계를 포함하는 웨이퍼 레벨 패키지의 제조 방법.
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  21. 삭제
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  27. 제19항에 있어서, 상기 제1 금속층은 티타늄 층이고 상기 제2 금속층은 구리층인 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  28. 제19항에 있어서, 상기 시드 금속층은 제1 두께를 갖고 상기 도전체는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  29. 제19항에 있어서, 상기 도전체를 형성하는 단계는
    상기 시드 금속층 상에 상기 시드 금속층을 이루는 금속과 동일한 금속을 포함하는 제1 도전체를 형성하는 단계;
    상기 제1 도전체 상에 제2 도전체를 형성하는 단계; 및
    제2 도전체 상에 제3 도전체를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  30. 제29항에 있어서, 상기 제1 도전체는 구리, 상기 제2 도전체는 니켈 및 상기 제3 도전체는 금을 각각 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  31. 삭제
  32. 제19항에 있어서, 상기 제3 개구는 실질적으로 상기 제1 개구와 동일한 위치에 형성되는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  33. 제19항에 있어서, 상기 절연막 패턴을 형성한 후, 상기 제1 패턴을 상기 웨이퍼로부터 제거하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
  34. 제19항에 있어서, 상기 절연막 패턴을 형성한 후, 상기 웨이퍼의 후면을 그라인딩 하여 상기 예비 반도체 패키지를 상기 웨이퍼로부터 분리하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조 방법.
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  42. 삭제
  43. 삭제
  44. 개구들을 갖는 보호막 패턴을 웨이퍼 상에 형성하는 단계;
    상기 웨이퍼에 형성된 스크라이브 레인을 따라 트렌치를 형성하여, 상기 웨이퍼 상에 섬 형상을 갖는 예비 반도체 패키지들을 형성하는 단계;
    상기 개구를 통해 노출된 상기 예비 반도체 패키지들에 형성된 패드와 전기적으로 연결되는 제1 패턴부 및 상기 제1 패턴부와 전기적으로 연결되며 상기 측면으로부터 절연된 제2 패턴부를 갖는 도전체를 형성하는 단계;
    상기 도전체의 단부에 도전부재를 형성하는 단계; 및
    상기 예비 반도체 패키지들을 상기 웨이퍼로부터 개별화하는 단계를 포함하고,
    상기 도전체를 형성하는 단계는
    상기 예비 반도체 패키지들의 사이에 형성된 트렌치에 상기 예비 반도체 패키지들에 형성된 상기 패드에 대응하는 제 1 개구를 갖는 탄성 물질을 포함하는 제 2 패턴을 형성하는 단계;
    상기 예비 반도체 패키지의 상기 상면 및 상기 측면과 마주보는 상기 제 1 개구의 일부에 절연막 패턴을 형성하는 단계;
    상기 예비 반도체 패키지가 덮이도록 상기 웨이퍼 상에 시드 금속층을 형성하는 단계;
    상기 시드 금속층 상에 상기 패드 및 상기 제 1 개구를 연결하는 슬릿 형상의 제 2 개구를 갖는 제 2 패턴을 형성하는 단계;
    상기 제 2 개구를 통해 노출된 상기 시드 금속층 상에 도전 패턴을 형성하는 단계;
    상기 제 2 패턴을 제거하는 단계;
    상기 도전 패턴을 식각 마스크로 이용하여 상기 시드 금속층을 패터닝하는 단계;
    상기 제 1 패턴을 제거하는 단계; 및
    상기 도전체의 일부를 노출시키는 제 3 개구가 형성된 절연막 패턴을 형성하는 단계를 포함하는 웨이퍼 레벨 패키지의 제조 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753528B1 (ko) * 2006-01-04 2007-08-30 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법
US7344959B1 (en) * 2006-07-25 2008-03-18 International Business Machines Corporation Metal filled through via structure for providing vertical wafer-to-wafer interconnection
KR100833194B1 (ko) * 2006-12-19 2008-05-28 삼성전자주식회사 반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법
JP5237607B2 (ja) * 2007-10-25 2013-07-17 新光電気工業株式会社 基板の製造方法
US7846772B2 (en) 2008-06-23 2010-12-07 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7868442B2 (en) * 2008-06-30 2011-01-11 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US7767494B2 (en) * 2008-06-30 2010-08-03 Headway Technologies, Inc. Method of manufacturing layered chip package
TWI343129B (en) * 2008-11-24 2011-06-01 Ind Tech Res Inst Thin film transistor
TWI381496B (zh) 2009-01-23 2013-01-01 Everlight Electronics Co Ltd 封裝基板結構與晶片封裝結構及其製程
CN101814461B (zh) * 2009-02-19 2012-11-28 亿光电子工业股份有限公司 封装基板结构与芯片封装结构及其制作方法
US7939370B1 (en) * 2009-10-29 2011-05-10 Alpha And Omega Semiconductor Incorporated Power semiconductor package
WO2012013162A1 (zh) * 2010-07-30 2012-02-02 昆山智拓达电子科技有限公司 一种硅通孔互连结构及其制造方法
TWI419367B (zh) * 2010-12-02 2013-12-11 Epistar Corp 光電元件及其製造方法
KR101767654B1 (ko) * 2011-05-19 2017-08-14 삼성전자주식회사 에어 갭 절연 구조를 갖는 관통전극을 구비한 반도체 소자 및 그 제조방법
KR101906860B1 (ko) 2011-11-24 2018-10-12 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8779559B2 (en) * 2012-02-27 2014-07-15 Qualcomm Incorporated Structure and method for strain-relieved TSV
US8704370B2 (en) * 2012-06-29 2014-04-22 Freescale Semiconductor, Inc. Semiconductor package structure having an air gap and method for forming
CN103854964B (zh) * 2012-11-30 2016-08-17 上海华虹宏力半导体制造有限公司 改善沟槽栅分立功率器件晶圆内应力的方法
US20150187681A1 (en) * 2013-12-26 2015-07-02 Ravi V. Mahajan Flexible microelectronic assembly and method
KR102171286B1 (ko) 2014-07-11 2020-10-29 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9484307B2 (en) * 2015-01-26 2016-11-01 Advanced Semiconductor Engineering, Inc. Fan-out wafer level packaging structure
US10062648B2 (en) 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9741690B1 (en) * 2016-09-09 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
US10256298B2 (en) * 2017-02-02 2019-04-09 Vanguard International Semiconductor Corporation Semiconductor structure and method for forming the same
TWI717846B (zh) * 2018-09-25 2021-02-01 精材科技股份有限公司 晶片封裝體及其製造方法
US11309266B2 (en) * 2020-05-28 2022-04-19 Nanya Technology Corporation Semiconductor device structure with air gap and method for forming the same
CN114388373A (zh) * 2020-10-22 2022-04-22 长鑫存储技术有限公司 半导体封装方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1084012A (ja) 1996-09-06 1998-03-31 Hitachi Ltd 半導体装置
JPH11340373A (ja) 1998-05-27 1999-12-10 Seiko Instruments Inc 薄小型樹脂封止パッケージ
KR20010053789A (ko) * 1999-12-01 2001-07-02 마이클 디. 오브라이언 반도체 패키지 및 그 제조 방법
JP2002198463A (ja) 2000-12-26 2002-07-12 Canon Inc チップサイズパッケージおよびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920004028B1 (ko) * 1989-11-20 1992-05-22 삼성전자 주식회사 반도체 장치 및 그 제조방법
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
SG106054A1 (en) * 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
JP2003017621A (ja) 2001-07-04 2003-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7053478B2 (en) * 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US6943056B2 (en) * 2002-04-16 2005-09-13 Renesas Technology Corp. Semiconductor device manufacturing method and electronic equipment using same
JP4130158B2 (ja) * 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
KR100753528B1 (ko) 2006-01-04 2007-08-30 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1084012A (ja) 1996-09-06 1998-03-31 Hitachi Ltd 半導体装置
JPH11340373A (ja) 1998-05-27 1999-12-10 Seiko Instruments Inc 薄小型樹脂封止パッケージ
KR20010053789A (ko) * 1999-12-01 2001-07-02 마이클 디. 오브라이언 반도체 패키지 및 그 제조 방법
JP2002198463A (ja) 2000-12-26 2002-07-12 Canon Inc チップサイズパッケージおよびその製造方法

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