KR101208830B1 - 반도체 구조체 상에 분해능 이하의 정렬 마크를 제조하는 방법과, 그것을 포함하는 반도체 구조체 - Google Patents

반도체 구조체 상에 분해능 이하의 정렬 마크를 제조하는 방법과, 그것을 포함하는 반도체 구조체 Download PDF

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Abstract

분해능 이하의 정렬 마크들을 포함하는 반도체 구조체들을 제조하는 방법을 개시한다. 이 방법은 기판 상에 유전 재료를 형성하는 단계와, 상기 유전 재료 내에 부분적으로 연장되는 적어도 하나의 분해능 이하의 정렬 마크를 형성하는 단계를 포함한다. 상기 유전 재료에는 적어도 하나의 개구부를 형성한다. 또한, 그 분해능 이하의 정렬 마크들을 포함하는 반도체 구조체들을 개시한다.

Description

반도체 구조체 상에 분해능 이하의 정렬 마크를 제조하는 방법과, 그것을 포함하는 반도체 구조체{METHODS FOR FABRICATING SUB-RESOLUTION ALIGNMENT MARKS ON SEMICONDUCTOR STRUCTURES AND SEMICONDUCTOR STRUCTURES INCLUDING SAME}
[우선권 주장]
본원은 2007년 10월 29일에 제출한, "반도체 구조체 상에 분해능 이하의 정렬 마크를 제조하는 방법 및 그것을 포함하는 반도체 구조체(Methods For Fabricating Sub-Resolution Alignment Marks on Semiconductor Structures and Semiconductor Structures Including Same)"를 발명의 명칭으로 하는, 미국 특허 출원 제11/926,619호의 우선권을 주장한다.
[기술 분야]
본 발명의 실시예들은 일반적으로 반도체 구조체 및 디바이스의 제조에 관한 것으로, 구체적으로는, 반도체 구조체 및 디바이스의 유전 재료에 또는 그 상에 분해능 이하의 정렬 마크를 형성하는 방법과, 그에 따른 반도체 구조체 및 디바이스에 관한 것이다.
반도체 디바이스들의 제조 시에, 때로는 "활성면(active surface)"이라고도 통칭되는 기판의 회로면(circuit side)으로부터 기판의 후면(back side)으로 신호를 송신하는 인터커넥트(interconnect)들을 이용한다. 회로면으로부터 후면으로 기판을 통해 연장되는 인터커넥트들을 때로는 스루 인터커넥트(through interconnect)들이라고 한다. 웨이퍼 레벨에서 반도체 디바이스들을 제조하는 동안에는, 스루 인터커넥트들을 때로는 스루웨이퍼(throughwafer) 인터커넥트들("TWI") 또는 스루실리콘 인터커넥트들이라고 한다. 스루 인터커넥트들은 통상은 기판에 형성된 금속 충전 비아(metal-filled via)들이며, 회로면 상의 집적 회로들을 후면 상의 전기 소자들에 전기적으로 접속시키도록 구성되고 위치한다. 후면은 때로는 직접적으로 때로는 재배치 컨덕터(redistribution conductor)들을 통해 스루 인터커넥트들과 전기적으로 도통하는 터미널 컨택트(terminal contact)들을 포함한다.
반도체 디바이스들이 더욱 소형화되고 그의 입력/출력 구성이 더욱 고도화됨에 따라, 반도체 제조사들은 성능과의 절충없이 사이즈 및 피치가 더욱더 작은 스루 인터커넥트들을 제조해야 한다. 전기 도전율이 높고 기생 용량이 낮은 스루 인터커넥트들은 최상의 성능을 제공한다. 좋은 성능 특성을 갖는 것에 더하여, 스루 인터커넥트들을 통상의 장비와 통상의 프로세스를 이용하여 웨이퍼 레벨에서 제조할 수 있는 것이 유리하다. 또한 비용을 최소화하고 결함을 줄이기 위해서 반도체 디바이스의 제조 시에 가능한 한 적은 프로세스 공정을 이용하는 것이 유리하다. 통상의 금속 충전 스루 인터커넥트들은 다수의 포토패터닝 공정을 이용하고, 전면(front side) 처리와 후면 처리를 둘다 포함할 수도 있다. 예컨대, 터미널 컨택트들과 그 터미널 컨택트들용 패드들은 다수의 포토패터닝 공정을 이용하여 따로따로 만들고, 이로 인해 상당한 비용이 전체 제조 비용에 부가된다.
회로 연속성을 달성하기 위해서, 반도체 디바이스들이 궁극적으로 형성될 웨이퍼는 포토패터닝 공정을 실행하기 전에 레티클 또는 마스크와 주의깊게 정렬된다. 통상적으로는 레티클 또는 마스크로부터 웨이퍼 상에 존재하는 재료 상에 원하는 패턴을 전사하는 웨이퍼 스테퍼 또는 얼라이너를 이용하여 정렬한다. 웨이퍼 스테퍼는 기준점으로서 웨이퍼 상에 기준으로 특징화된 정렬 마크들을 이용하여 레티클 또는 마스크를 웨이퍼 상에 이전에 형성된 재료에 정확하게 정렬시킨다. 정렬 마크들은, 통상적으로 웨이퍼의 비사용 부분들 상에, 예컨대 웨이퍼의 주연부(peripheral edge)를 따라, 또는 개개의 반도체 다이의 자리들을 분리하는 스크라이브 라인들 부근에, 알려진 방위 및 공간 관계로 하위 층에 트렌치 패턴을 에칭함으로써, 형성된다. 웨이퍼 스테퍼는 통상적으로 고정된 파장의 광을 이용하여 웨이퍼 상의 정렬 마크들의 위치를 검출한다.
통상의 정렬 프로세스들은 많은 용례에 있어 유효하지만, 이들 정렬 프로세스들은 터미널 컨택트들이 후면에 있는 반도체 디바이스들의 후면 처리에 있어 신뢰할 수 없다. 후면 처리는 통상적으로 기판의 후면 상에 유전 재료를 패터닝하여 경화시키는 것을 포함한다. 유전 재료는 기판에 깊은 비아들을 형성하기 위한 에칭 마스크로서 기능한다. 유전 재료를 통해 연장되어 정렬 마크들과 같은 상위 또는 하위 재료를 노출시키는, 비아들이 아닌, 개구부(opening)들은 후속 처리 공정들 동안에 기판으로 전사되어, 하류 처리 문제를 일으킨다. 게다가, 금속 시드 층이 후면 상에 존재하는 경우에는, 전면 정렬 마크들을 정렬하는 데에 적외선("IR") 정렬 기술을 이용할 수 없다. IR 기술은 일반적으로 후면 정렬에 이용되는데, 그 이유는 실리콘 기판이 투명하여, 웨이퍼의 회로면 상의 정렬 마크들을 이용한 후면 정렬을 가능하게 하기 때문이다. 그러나, 금속 시드 재료는 IR에 투명하지 않고, 따라서 금속 시드 재료는 후면 처리 동안 후속 정렬을 방해한다. 이러한 문제를 해결하기 위해서, 유일한 비아들 또는 유일한 비아들의 세트들을 기판의 후면 상에 형성하여 정렬 마크들로서 이용할 수 있다. 이들 비아들은 기판 상에 또는 인접한 반도체 다이들 상에 존재하는 다른 비아들에 비해 유일한 형상 및 패턴을 갖는다. 그러나, 일관되게 유일한 비아들을 형성 및 검출하는 것은 오정렬을 일으키는 신뢰할 수 없는 기술인 것으로 증명되었다.
도 1a 내지 도 1h는 본 발명의 실시예들에 따라 반도체 구조체들과 반도체 디바이스들을 형성하기 위한 다양한 제조 단계들 동안의 개략적인 단면도.
도 2a는 도 1a의 라인 2A-2A를 따라 절취한, 본 발명의 실시예들에 따른 반도체 구조체들과 반도체 디바이스들의 실시예들의 개략적인 저면도.
도 2b는 도 1c의 라인 2B-2B를 따라 절취한, 본 발명의 실시예들에 따른 반도체 구조체들의 개략적인 평면도.
도 2c는 도 1f의 라인 2C-2C를 따라 절취한, 본 발명의 실시예들에 따른 반도체 구조체들과 반도체 디바이스들의 개략적인 평면도.
도 3a 내지 도 3c는 본 발명의 실시예들에 따라 반도체 구조체들과 반도체 디바이스들 상에 형성된 정렬 마크 패턴들의 개략도.
분해능 이하의 정렬 마크들을 포함하는 반도체 구조체들과 같이, 복수의 분해능 이하의 정렬 마크를 포함하는 반도체 구조체를 제조하는 방법을 개시한다. 본원에서 사용되는 바와 같이, "분해능 이하의(sub-resolution) 정렬 마크들"이란 용어는 트렌치들, 라인들, 범프들, 리지들, 또는 피처들이 형성되는 재료의, 정해진 광 파장에서의, 분해능 한도 아래에서 사이즈화되는 적어도 하나의 치수(예컨대, 폭, 길이, 또는 직경)를 갖는, 반도체 구조체 상의 다른 피처들을 의미하고 포함한다. 분해능 이하의 정렬 마크들을 재료에 있는 다른 개구부들과 실질적으로 동시에 재료에 형성하여, 반도체 구조체의 제조에 이용되는 처리 공정들의 수를 줄인다. 분해능 이하의 정렬 마크들이 하위 재료로 전사되는 것을 방지하기 위해서, 분해능 이하의 정렬 마크들이 형성되는 재료의 일부분을 하위 재료 위에 남겨두어, 후속 처리 공정들로부터 하위 재료를 보호한다.
다음의 상세한 설명에서, 그 일부를 구성하고 본 발명을 실시할 수 있는 특정 실시예의 실례로서 도시한 첨부 도면들을 참조한다. 당업자가 본 발명을 실시할 수 있을 정도로 상세히 이들 실시예들을 기재한다. 다른 실시예들도 이용 가능하다는 것과, 본 발명의 기술적 사상 및 범주로부터 벗어남 없이 구조적, 논리적 및 전기적 변형이 가능하다는 것을 알아야 한다. 본원에 제시한 도면들은 특정 반도체 구조체 또는 그 제조 프로세스의 실제 도면을 의미하는 것이 아니라, 단지 본 발명의 실시예들을 기재하는 데에 이용되는 이상화된 표현이다. 추가로, 도면들 중의 공통 요소들에 대해서는 동일한 번호를 부여할 수 있다.
다음의 설명은 본 발명의 실시예들의 충분한 설명을 제공하기 위해서 재료 타입, 재료 두께, 처리 조건 등의 특정 상세를 제공한다. 그러나, 이러한 특정 상세의 이용 없이 본 발명의 실시예들을 실시할 수도 있다는 것을 당업자라면 알 것이다. 또한, 해당 분야에서 이용되는 통상의 반도체 제조 기술과 함께 본 발명의 실시예들을 실시할 수 있다. 게다가, 이하의 설명은 반도체 구조체 또는 반도체 디바이스를 제조하기 위한 완전한 프로세스 플로우를 형성하지 않고, 또한 후술하는 반도체 디바이스들은 완전한 전자 디바이스를 형성하지 않는다. 본 발명의 실시예들의 이해에 필요한 이들 프로세스 단계들 및 반도체 구조체들 또는 반도체 디바이스들만을 이하 상세히 기재한다. 반도체 구조체들로부터 완전한 반도체 디바이스를 형성하기 위한, 또는 반도체 디바이스로부터 완전한 전자 디바이스를 형성하기 위한 추가의 처리 공정들은 통상의 제조 기술들에 의해 실행될 수 있다.
본원에 기재하는 재료들은 스핀 코팅법, 블랭킷 코팅법, 화학적 증착법("CVD"), 원자층 퇴적법("ALD"), 플라즈마 인핸스드 ALD, 물리적 증착법("PVD")을 포함하는 그러나 이것들로 한정하지 않는 어떤 적합한 퇴적 기술에 의해 형성할 수 있다. 이와 달리, 그 재료들은 성장될 수 있다. 형성될 특정 재료에 따라, 당업자가 재료의 퇴적 또는 성장 기술을 선택할 수 있다. 재료들은 층들로서 형성할 수 있지만, 재료들은 이것들로 한정하지 않고 다른 구성으로 형성할 수도 있다.
본 발명의 실시예들에 의해 형성되는 반도체 디바이스(2)(도 1h 및 도 2c 참조)는 센서 어레이 및 그곳에 있는 픽셀들의 조명을 위해 구성되는 이미저 디바이스일 수 있다. 상세한 설명과 도면들은 이미저 디바이스의 백 엔드(back end) 처리에 관하여 본 발명의 실시예들을 기재하고 도시하지만, 반도체 디바이스(2)는 전자 신호 디바이스(즉, 마이크로프로세서)이거나, 휘발성 메모리 디바이스(예컨대, DRAM 디바이스), 비휘발성 메모리 디바이스들(예컨대, 플래시 메모리 디바이스)을 포함하는 그러나 이것들로 한정하지 않는 메모리 디바이스일 수 있다. 비한정 예로서, 본 발명의 실시예들은 또한 DRAM 디바이스 상에 후면 재배치 층("RDL")을 형성하는 데에 이용할 수 있다. 그러나, 본 발명의 실시예들은 또한 금속 도금 또는 정렬 프로세스들 등 소위 "프론트 엔드(front end)" 또는 "전면" 처리에 이용할 수 있다.
반도체 구조체들(4A, 4B)(도 1c 및 도 1d 참조)의 제조는 2006년 12월 8일에 제출한, "METHOD AND SYSTEM FOR FABRICATING SEMICONDUCTOR COMPONENTS WITH THROUGH INTERCONNECTS AND BACK SIDE REDISTRIBUTION CONDUCTORS"를 발명의 명칭으로 하는, 미국 특허 출원 제11/635,902호에 기재된 것들과 실질적으로 유사한 제조 공정들을 포함한다. 반도체 구조체들(4A, 4B)은 반도체 구조체(4A, 4B)의 제조 동안의 다양한 처리 공정들 동안의 워크 피스(10)의 부분 단면도인 도 1a 내지 도 1d에 도시한 바와 같이 제조될 수 있다. 반도체 구조체들(4A, 4B)을 도 1e 내지 도 1h에 도시한 바와 같이 더 처리하여, 반도체 디바이스(2)를 생성할 수 있다. 기판(14) 상에 및/또는 기판(14)에 나란히 복수의 반도체 디바이스(2)를 동시에 제조할 수 있다. 그러나, 도시를 위해, 하나의 반도체 디바이스(2)를 포함하는 워크 피스(10)의 일부분만을 도 1a 내지 도 2c에 도시한다. 워크 피스(10)는 실제로는 복수의 반도체 디바이스(2)를 포함할 수 있고, 그 복수의 반도체 디바이스는 그후 워크 피스(10)로부터 단편화되어 복수의 개개의 분리된 반도체 디바이스(2)를 제공한다.
워크 피스(10)는, 도 1a에 도시한 바와 같이, 기판(14), 이미저 픽셀 어레이(16)를 갖는 이미지 센서 다이(또는 이미지 센서 패키지), 이미저 픽셀 어레이(16)에 있는 복수의 집적 회로(18), 전기 절연 재료(30), 및 복수의 기판 컨택트(26)를 포함할 수 있다. 이미지 데이터 처리 등을 위해서, 기판(14)의 다른 영역들 상에 추가의 집적 회로들(도시 생략)이 존재할 수 있다. 기판(14), 이미저 픽셀 어레이(16), 집적 회로들(18), 전기 절연 재료(30), 및 기판 컨택트들(26)은 본원에 상세히 기재하지 않은 통상의 기술에 의해 형성할 수 있다. 본원에서 사용되는 바와 같이, "기판"이란 용어는 통상의 실리콘 기판 또는 반도체 재료의 층을 포함하는 다른 벌크 기판을 의미하고 포함한다. 본원에서 사용되는 바와 같이, "벌크 기판"이란 용어는 실리콘 웨이퍼들뿐만 아니라, 사파이어 상의 실리콘("SOS") 기판들, 글래스 상의 실리콘("SOG") 기판들 등의 절연체 상의 실리콘("SOI") 기판들, 베이스 세미컨덕터 파운데이션 상의 실리콘 에피택셜 층들, 실리콘-게르마늄, 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 인화물 등의 다른 반도체 또는 광전자 재료들을 의미하고 포함한다. 기판(14)은 전면(front surface)(22)과 전면(22)의 반대측의 후면(back surface)(24)을 포함한다. 전면(22)은 기판(14)의 활성면일 수 있고, 따라서, 이미저 픽셀 어레이(16), 집적 회로들(18)을 포함하는 그러나 이것들로 한정하지 않는 활성 영역들을 포함한다. 기판(14)의 전면(22)은 때로는 해당 분야에서 소위 "전면(front side)"이라고 하고, 기판(14)의 후면(24)은 때로는 해당 분야에서 소위 "후면(back side)"이라고 한다. 편의상 이러한 본 발명의 기재에 "전(front)", "후(back)", "외부(outer)", "상부(upper)", "하위(underlying)", "상위(overlying)"를 포함하는 그러나 이것들로 한정하지 않는 용어들을 사용한다. 이러한 용어들의 사용은 도면에 도시한 피처들의 상대적 방향, 위치, 및 방위를 나타내기 위한 것이고, 중량에 관한 것이 아니다. 예컨대, 워크 피스(10) 또는 반도체 구조체들(4A, 4B)은 실제로는 제조 또는 이용 중에 어떤 적합한 방향으로 배향될 수 있다. 전면(22)과 후면(24)은 실질적으로 평면이고 서로 실질적으로 평행하다.
제조 동안, 복수의 실질적으로 동일한 기판(14)(도 2a도 참조)을 포함하는 웨이퍼(20)를 이용할 수 있다. 웨이퍼(20)의 기판들(14) 각각으로부터 개개의 반도체 디바이스(2)를 생성할 수 있다. 웨이퍼(20)는 웨이퍼 재료의 상당한 두께를 후면으로부터 제거한, 소위 "박막형(thinned)" 웨이퍼 또는 소위 "실 두께(full thickness)" 웨이퍼일 수 있다. 인접한 기판들(14) 사이의 스트리트(street)들 또는 스크라이브 영역들(36)은 수직 라인(도 1a 내지 도 1h 참조)과 웨이퍼(20) 상의 공간들(도 2a 참조)에 의해 표시된다. 기판(14)은 또한 패널, 리드프레임, 또는 다수의 기판(14)을 포함하는 회로 보드 상에 존재할 수 있다.
기판 컨택트들(26)은 집적 회로들(18)과 전기적으로 도통할 수 있다. 기판 컨택트들(26)은 접합 패드(bond pad)들 또는 재배치 컨택트(redistribution contact)들(즉, RDL과 함께 형성된 컨택트들)을 포함할 수 있다. 기판 컨택트들(26)은 알루미늄, 구리 등의 도전성 접합가능 금속이나, 알루미늄-니켈-금, 알루미늄-니켈-땜납, 구리-팔라듐, 알루미늄-구리 등의 다수의 금속으로부터 형성할 수 있다. 편의상, 도 1a에서 워크 피스(10) 상에 하나의 기판 컨택트(26)만을 도시하고, 도 2a에서 워크 피스(10) 상에 8개의 기판 컨택트(26)만을 도시한다. 그러나, 워크 피스(10)는 실제로는 센터 어레이, 에지 어레이, 에어리어 어레이 등의 원하는 구성으로 배열된 수십개 내지 수백개의 기판 컨택트(26)를 포함할 수 있다. 또한, 기판 컨택트들(26)을 일반적으로 정사각형 주변 아웃라인(도 2a 참조)을 갖는 것으로 도시하지만, 기판 컨택트들(26)은 정사각형, 직사각형, 원형, 삼각형, 타원형을 포함하는 그러나 이것들로 한정하지 않는 어떤 다각형 형상을 가질 수 있다. 기판 컨택트들(26)의 사이즈는 반도체 기판들(4A, 4B)의 의도된 용도에 기초하여 원하는 대로 선택될 수 있다. 비한정 예로서, 기판 컨택트들(26)은 변마다 폭이 대략 5㎛ 내지 대략 200㎛일 수 있다. 기판 컨택트들(26)은 실질적으로 평면 패드들 또는 랜드(land)들이거나, 범프들, 스터드들, 필라들, 또는 볼케이이노형 형상의 형태를 가진 돌출부들을 포함하는 그러나 이것들로 한정하지 않는 다른 형상들을 가질 수 있다.
전기 절연 재료(30)는 집적 회로들(18), 이미저 픽셀 어레이(16) 외부의 추가의 집적 회로들, 및 다른 전기 소자들을 기판(14)의 나머지로부터 전기적으로 절연시키도록 형성되고 위치한다. 전기 절연 재료(30)는 비한정 예로서, 보로포스포실리케이트 글래스("BPSG"), 실리콘 이산화물("SiO2"), 또는 폴리이미드로부터 형성할 수 있다. 편의상, 기판 컨택트들(26)은 전기 절연 재료(30) 상에 위치하고 있는 것으로 도시한다. 그러나, 내부 컨덕터들(도시 생략)이, 기판 컨택트들(26)과 집적 회로들(18) 간, 기판 컨택트들(26)과 이미저 픽셀 어레이(16) 외부의 추가의 집적 회로들 간, 그리고 기판 컨택트들(26)과 다른 전기 소자들 간의 전기적 경로를 제공할 수 있다.
도 1b에 도시한 바와 같이, 기판(14)의 전면(22) 상에 스페이서들(32)을 형성할 수 있다. 추가로, 선택적으로 웨이퍼 스케일 캐리어(28)를 기판(14)의 전면(22)에 부착할 수 있다. 일부 용례의 경우, 실 두께 웨이퍼의 처리와 같이, 웨이퍼 스케일 캐리어(28)를 제거할 수 있다. 스페이서들(32)의 사이즈 및 외형은 당업자가 선택할 수 있다. 스페이서들(32)은 폴리머, 글래스, 세라믹을 포함하는 그러나 이것들로 한정하지 않는 전기 절연 재료로부터 형성할 수 있다. 스페이서들(32)은 통상의 기술에 의해 기판 컨택트들(26) 상에 형성할 수 있다. 이와 달리, 접착 재료(도시 생략)를 이용하여 존재할 경우 웨이퍼 스케일 캐리어(28)를 기판(14)의 전면(22)에 부착할 수 있다. 웨이퍼 스케일 캐리어(28)는 선택된 두께와 선택된 주변 아웃라인을 갖는 글래스 또는 실리콘 재료로부터 형성할 수 있다. 많은 후속 처리 공정들이 기판(14)의 후면(24)으로부터 행해지기 때문에, 웨이퍼 스케일 캐리어(28)는, 지지를 제공하는 것에 더하여, 기판(14)의 전면(22)에 대한 보호를 제공할 수 있다. 스페이서들(32)과 웨이퍼 스케일 캐리어(28)는 후속 처리 공정들이 행해진 후에 제거될 수 있다.
기판(14)의 일부분을 후면(24)으로부터 제거하여 소위 "박막형" 기판인 기판(14')을 형성할 수 있다. 기판(14)은 대략 700㎛에 이르는 두께를 가질 수 있다. 기계적 평탄화 프로세스, 화학적 평탄화 프로세스, 화학 기계적 평탄화("CMP") 프로세스, 웨트 에칭, 드라이 에칭, 플라즈마 에칭 프로세스 등의 에칭 프로세스 등의 통상의 기술에 의해 기판(14)의 일부분을 제거할 수 있다. 기판(14')은 대략 10㎛ 내지 대략 300㎛의 두께를 가질 수 있다.
기판(14')의 후면(24) 상에는 유전 재료(34)를 배치할 수 있다. 유전 재료(34)를 에칭 마스크로서 이용하여 반도체 구조체들(4A, 4B) 상에 비아들(44)과 적어도 하나의 분해능 이하의 정렬 마크(40)(도 1d 참조)를 디파인(define)할 수 있다. 도 1a 내지 도 1h가 단면도이므로, 이들 도면은 유전 재료(34)에 있는 부분적인 개구부 또는 트렌치로서 분해능 이하의 정렬 마크(40)를 도시한다. 그러나, 복수의 분해능 이하의 정렬 마크(40)를 함께 그룹화하여 분해능 이하의 정렬 마크들(40)의 패턴(42)(도 2b, 도 2c, 도 3a 내지 도 3c 참조)을 형성할 수 있다. 유전 재료(34)는 노광 및 경화 시에 유전 특성을 갖는 포지티브 톤 또는 네거티브 톤의 포토레지스트 재료와 같은 감광성(photodefinable or photoimageable) 재료일 수 있다. 분해능 이하의 정렬 마크들(40)의 원하는 치수들보다 큰 분해능 한도를 갖는 유전 재료(34)를 선택할 수 있다. 비한정 예로서, 유전 재료(34)는 1.0㎛보다 크거나 대략 같은 분해능 한도를 가질 수 있다. 이하 상세히 기재하고 도 1c에 도시한 바와 같이, 개구부들(38)과 분해능 이하의 정렬 마크들(40)을 포함하도록 유전 재료(34)를 패터닝할 수 있다. 분해능 한도가 유전 재료(34)로서 이용되는 재료의 함수일 수 있으므로, 개구부들(38)과 분해능 이하의 정렬 마크들(40)의 원하는 치수들에 기초하여 유전 재료(34)를 선택할 수 있다. 유전 재료(34)는 기판(14')에 적합하고(compatible) 그 기판에 부착될 수 있다. 또한, 유전 재료(34)는 유전 재료(34)와 접촉하여 퇴적되는 다른 재료들에 적합할 수 있다.
유전 재료(34)는 스핀 코팅, 블랭킷 퇴적, 드라이 필름 프로세스, 스프레이 온 프로세스를 포함하는 그러나 이것들로 한정하지 않는 통상의 기술에 의해 기판(14')의 후면(24) 상에 배치될 수 있다. 분해능 이하의 정렬 마크들(40)과 개구부들(38)의 원하는 치수들을 달성하기에 충분한 두께로 기판(14')의 후면(24) 상에 유전 재료(34)를 형성할 수 있다. 유전 재료(34)의 두께는 또한 실질적으로 유전 재료(34)의 수직 측벽들을 제공하기에 충분할 수 있고, 이는 기판(14')의 후속 에칭 동안에 마스크로서 작용한다. 유전 재료(34)의 두께는 또한 후속 처리 공정들에 대한 충분한 레지스트 버짓(budget) 또는 두께를 제공하기에 충분할 수 있다. 비한정 예로서, 유전 재료(34)는 대략 15㎛와 같이, 대략 5㎛ 내지 대략 20㎛의 두께로 형성할 수 있다. 유전 재료(34)로서 이용되는 재료가 경화 작용을 이용하는 경우, 경화 조건들은 당업자가 제조업자의 사양에 따라 결정할 수 있다. 유전 재료(34)로서 이용되는 재료에 따라, 전 노광 베이크(pre-exposure bake) 또는 후 노광 베이크(post-exposure bake) 중 적어도 하나를 또한 이용할 수 있다. 이러한 조건들은 당업자가 제조업자의 사양에 따라 결정할 수 있다.
개구부들(38)의 치수들은 유전 재료(34)의 분해능 한도 이상의 사이즈로 유전 재료(34)에 형성할 수 있는 반면, 분해능 이하의 정렬 마크들(40)의 치수들은 유전 재료(34)의 분해능 한도 아래의 사이즈로 유전 재료(34)에 형성할 수 있다. 분해능 이하의 정렬 마크들(40)의 치수들은 유전 재료(34)의 분해능 한도의 대략 10% 내지 대략 75%일 수 있다. 비한정 예로서, 대략 0.4㎛ 내지 대략 0.9㎛의 치수들을 갖는 분해능 이하의 정렬 마크들(40)을 유전 재료(34)에 형성할 수 있다. 비한정 예로서, 유전 재료(34)가 대략 2㎛의 분해능 한도를 갖는 경우, 분해능 이하의 정렬 마크들(40)을 대략 0.5㎛로 유전 재료(34)에 형성할 수 있다.
분해능 이하의 정렬 마크들(40)은 마이크로스코프들을 갖춘 카메라들과 함께 가시광 정렬 장치를 이용하는 등의 통상의 정렬 기술과 통상의 정렬 장치에 의해 검출가능하거나 구별가능하다. 도 1c 내지 도 1h에서는 분해능 이하의 정렬 마크들(40)을 쉽게 볼 수 있지만, 편의상 이들 도면에서는 분해능 이하의 정렬 마크들(40)을 실척으로 도시한 것이 아님을 알 것이다. 해당 분야에서 알려진 바와 같이, 복수의 분해능 이하의 정렬 마크(40)를 함께 그룹화하여 검출가능하거나 구별가능한 분해능 이하의 정렬 마크들(40)의 패턴(42)(도 2b, 도 2c, 도 3a 내지 도 3c 참조)을 형성할 수 있다. 비한정 예로서, 분해능 이하의 정렬 마크들(40)의 패턴(42)은 대략 100㎛ 스퀘어의 치수들을 가질 수 있다. 패턴(42)의 분해능 이하의 정렬 마크들(40)은 대략 0.4㎛ 내지 대략 10㎛의 간격으로 서로 분리된 유전 재료(34)의 복수의 라인을 포함할 수 있다. 패턴(42)의 분해능 이하의 정렬 마크들(40)은 또한 대략 10㎛의 간격으로 서로 분리될 수 있다. 분해능 이하의 정렬 마크들(40)의 패턴(42)은, 도 3a에 도시한 바와 같은 소위 "+" 형상, 또는 도 3b 및 도 3c에 도시한 형상들을 형성할 수 있다. 그러나, 분해능 이하의 정렬 마크들(40)의 패턴(42)은 어떤 특정 형상 또는 구성으로 한정하지 않는다.
분해능 이하의 정렬 마크들(40)과 개구부들(38)은 레티클(도시 생략)을 통해 에너지에 유전 재료(34)를 노광시키고 유전 재료(34)를 현상함으로써 형성할 수 있다. 노광 에너지는 유전 재료(34)로서 선택되는 재료에 따를 수 있고 당업자가 제조업자의 사양에 따라 결정할 수 있다. 분해능 이하의 정렬 마크들(40)이 웨이퍼(20)의 후속 처리를 방해하지 않도록 유전 재료(34)의 원하는 위치 상에 분해능 이하의 정렬 마크들(40)을 형성할 수 있다. 분해능 이하의 정렬 마크들(40)은 유전 재료(34)의 주변 또는 다른 위치들 상에 형성할 수 있다. 도 1c 내지 도 1h에서는 웨이퍼(20)의 주변 및 중앙에 트렌치들로서 분해능 이하의 정렬 마크들(40)을 도시하지만, 레티클을 적절히 구성하고 위치시킴으로써 웨이퍼(20)의 상이한 부분들 상에 분해능 이하의 정렬 마크들(40)을 형성할 수 있다. 해당 분야에서 알려진 바와 같이, 레티클은 유전 재료(34)에 형성되는 개구부들(38)과 분해능 이하의 정렬 마크들(40)의 원하는 사이즈에 실질적으로 대응하는 사이즈를 갖는 복수의 정렬 마크 애퍼처(aperture)와 복수의 개구부 애퍼처(또는 복수의 정렬 마크 피처와 복수의 개구부 피처)를 포함할 수 있다. 비한정 예로서, 분해능 이하의 정렬 마크들(40)과 개구부들(38)이 형성될 유전 재료(34)가 포지티브 포토레지스트 재료인 경우, 레티클은 정렬 마크 애퍼처들과 개구부 애퍼처들을 포함할 수 있다. 그에 따른 분해능 이하의 정렬 마크들(40)은 유전 재료(34)에 형성되는 트렌치들일 수 있다. 본원에서의 후속 논의는 유전 재료(34)가 포지티브 포토레지스트 재료인 것으로 상정하지만, 유전 재료(34)는 그 대신에 네거티브 포토레지스트 재료일 수도 있다. 네거티브 포토레지스트 재료를 이용하는 경우, 레티클은 정렬 마크 피처들과 개구부 피처들을 포함할 수 있고, 그에 따른 분해능 이하의 정렬 마크들(40)은 유전 재료(34)에서 라인들과 같은 피처들일 수 있다. 정렬 마크 애퍼처들 또는 정렬 마크 피처들의 치수들을 개구부 애퍼처들 또는 개구부 피처들의 치수들보다 작게 사이즈화하여 대응하는 분해능 이하의 정렬 마크들(40)과 개구부들(38)을 형성할 수 있다. 레티클들과 원하는 애퍼처들 또는 피처들을 포함하는 레티클들을 제조하는 방법들은 해당 분야에서 알려져 있으므로, 레티클을 형성하는 것에 대해서는 본원에 상세히 기재하지 않는다.
레티클에 있는 정렬 마크 애퍼처들이 개구부 애퍼처들의 사이즈에 비해 비교적 작기 때문에, 노광 에너지가 정렬 마크 애퍼처들 아래에 있는 유전 재료(34)의 영역들을 완전히 관통하지 않을 수 있다. 그와 같이, 정렬 마크 애퍼처들 아래에 있는 유전 재료(34)는 부분적으로 분해(즉, 완전히보다 덜 분해)될 수 있다. 즉, 정렬 마크 애퍼처들 아래에 있는 유전 재료(34)의 부분적 분해는 레티클에 있는 정렬 마크 애퍼처들을 적절히 사이즈화함으로써 달성될 수 있다. 레티클에 있는 개구부 애퍼처들이 보다 크기 때문에, 노광 에너지가 개구부 애퍼처들 아래에 있는 유전 재료(34)의 영역들을 관통할 수 있다. 그와 같이, 개구부 애퍼처들 아래에 있는 유전 재료(34)의 영역들은 실질적으로 분해될 수 있다.
노광 후에, 유전 재료(34)를 현상하여 분해능 이하의 정렬 마크들(40)과 개구부들(38)을 생성할 수 있다. 유전 재료(34)의 현상 조건들은 당업자가 제조업자의 사양에 따라 결정할 수 있다. 유전 재료(34)를 현상한 후에, 부분적으로 분해된 유전 재료(34)의 적어도 일부분은 기판(14') 상에 남는 반면, 유전 재료(34)의 완전히 분해된 영역들은 제거된다. 이러한 현상은 부분적으로 분해된 유전 재료(34)(정렬 마크 애퍼처들 아래에 있는 유전 재료(34))의 총 두께의 대략 10% 내지 대략 75%를 제거할 수 있는 반면, 유전 재료(34)의 두께의 대략 25% 내지 90%가 남는다. 개구부들(38)은 기판(14')의 전면(22) 상의 기판 컨택트들(26)과 실질적으로 일직선이 되도록 유전 재료(34) 상에 형성할 수 있다. 개구부들(38)의 사이즈 및 형상은 기판 컨택트들(26)의 사이즈 및 형상에 기초하여 선택할 수 있다. 비한정 예로서, 개구부들(38)의 치수들은 기판 컨택트들(26)의 치수들보다 약간 작게 사이즈화될 수 있고, 원형 형상 또는 다각형 형상을 가질 수 있다.
일 실시예에서, 유전 재료(34)는 WPR 상호 하의 JSR Micro, Inc.(Sunnyvale, CA)의 포지티브 톤 또는 네거티브 톤의 포토레지스트 재료일 수 있다. WPR 시리즈의 포토레지스트 재료들은 프리 마케팅 단계에 있어 이용 제한이 있다. WPR 시리즈의 포토레지스트 재료들은 경화 온도가 낮은 포지티브 또는 네거티브 포토레지스트들이고, 대략 5㎛ 내지 대략 20㎛의 두께로 형성할 수 있다. JSR WPR 포토레지스트 재료는 대략 15㎛의 두께로 기판(14') 상에 퇴적되고 3.5분 동안 핫 플레이트 상에서 110℃로 가열될 수 있다. 프리 베이크 후에, JSR WPR 포토레지스트 재료에, 정렬 마크 애퍼처들과 개구부 애퍼처들의 원하는 패턴 및 사이즈를 갖는 레티클을 통해 대략 1500 mJ/㎠의 노광 에너지를 가할 수 있다. 정렬 마크 애퍼처들은 JSR WPR 포토레지스트 재료 상에 0.5㎛의 분해능 이하의 정렬 마크들(40)을 형성할 수 있다. JSR WPR 포토레지스트 재료를 0.26 N 테트라메틸암모늄 수산화물("TMAH")의 수용액을 이용하여 현상하고 탈이온화된 물로 헹구어 분해능 이하의 정렬 마크들(40)을 형성할 수 있다. JSR WPR 포토레지스트 재료의 현상된 부분들은, 오븐에서, 1시간 동안 120℃의 온도로 유지하고, 3℃/분으로 150℃까지 올리고, 30분 동안 150℃로 유지하고, 3℃/분으로 200℃까지 올리고, 1시간 동안 200℃로 유지하고 3℃/분으로 대기 온도(대략 25℃)로 내려, 경화될 수 있다.
유전 재료(34)를 부분적으로 분해하는 능력은 많은 이점을 제공한다. 첫째로, 정렬 마크 애퍼처들과 개구부 애퍼처들이 단일 레티클 상에 존재하기 때문에, 분해능 이하의 정렬 마크들(40)과 개구부들(38)을 유전 재료(34)에 실질적으로 동시에 형성할 수 있다. 그와 같이, 전체 제조에 프로세스 공정들을 추가하지 않고 분해능 이하의 정렬 마크들(40)을 형성할 수 있어, 이들 공정들의 실행과 관련된 비용을 절감할 수 있다. 둘째로, 부분적으로 분해된 유전 재료(34)가 기판(14') 상에 남기(분해능 이하의 정렬 마크들(40)을 형성) 때문에, 기판(14')의 하위 영역들을 기판(14')의 에칭, 금속 퇴적 등의 후속 처리 공정들로부터 보호한다. 셋째로, 부분적으로 분해된 유전 재료(34)는 후속 처리 공정들에 대한 충분한 레지스트 버짓을 제공한다. 넷째로, 정렬 마크 애퍼처들 아래에 있는 유전 재료(34)를 부분적으로 분해함으로써, 분해능 이하의 정렬 마크들(40)이 기판(14')과 같은 하위 재료들로 전사되지 않는다. 대조적으로, 개구부 애퍼처들 아래에 있는 유전 재료(34)를 실질적으로 분해함으로써, 유전 재료(34)의 현상 후에는 하위 기판(14')의 영역들이 노출된다. 다섯째로, 분해능 이하의 정렬 마크들(40)로서 부분적으로 분해된 유전 재료(34)를 이용함으로써, 전술한 유일한 비아들을 형성함으로써 달성되는 정렬 정확도에 비해 대략 3배까지 정렬 정확도를 개선할 수 있다. 여섯째로, 분해능 이하의 정렬 마크들(40)은 검출가능하기 때문에, 정렬을 자동화할 수 있어, 반도체 구조체들(4A, 4B)을 제조하는 스루풋을 개선할 수 있다.
분해능 이하의 정렬 마크들(40)과 개구부들(38)은 또한 다수의 레티클과 다수의 노광 및 현상 공정들을 이용하여 유전 재료(34)에 형성할 수 있다. 비한정 예로서, 유전 재료(34)는 정렬 마크 애퍼처들을 가진 제1 레티클을 통해 제1 에너지에 노광되고 개구부 애퍼처들을 가진 제2 레티클을 통해 제2 에너지에 노광될 수 있다. 분해능 이하의 정렬 마크들(40)의 치수들는 유전 재료(34)의 분해능 한도보다 작을 수 있다. 그러나, 다수의 레티클과 다수의 노광 및 현상 공정들을 이용하는 것은 프로세스에 추가의 공정들을 추가할 수 있어, 반도체 구조체들(4A, 4B)을 제조하는 시간 및 비용을 증가시킬 수 있다.
유전 재료(34)에 있는 분해능 이하의 정렬 마크들(40)은 또한 레티클(도시 생략)에 노광 도구(스테퍼 또는 얼라이너)의 분해능 한도 아래의 사이즈를 갖는 복수의 정렬 마크 애퍼처를 생성함으로써 형성할 수 있다. 유전 재료(34)를 레티클에 있는 정렬 마크 애퍼처들을 통해 에너지에 노광시키고 현상하여, 분해능 이하의 정렬 마크들(40)을 형성할 수 있다. 노광 에너지는 유전 재료(34)로서 선택되는 재료에 따를 수 있고 당업자가 제조업자의 사양에 따라 결정할 수 있다. 레티클에 있는 정렬 마크 애퍼처들이 노광 도구의 분해능 한도 아래의 사이즈를 갖기 때문에, 노광 에너지가 정렬 마크 애퍼처들 아래에 있는 유전 재료(34)의 영역들을 완전히 관통하지 않을 수 있다. 그와 같이, 정렬 마크 애퍼처들 아래에 있는 유전 재료(34)는 부분적으로 분해(즉, 완전히보다 덜 분해)될 수 있다.
분해능 이하의 정렬 마크들(40)은, 도 1e 내지 도 1h에 도시하고 이하 더 상세히 기재하는 바와 같이, 금속 도금을 위해 반도체 구조체들(4A, 4B)을 적절한 레티클(도시 생략)과 정렬시키는 등의 후속 정렬 공정들에 이용할 수 있다. 분해능 이하의 정렬 마크들(40)은 또한 다이 대 다이 또는 필드 대 필드 정렬에 이용할 수 있다. 분해능 이하의 정렬 마크들(40)의 형태는 도전 재료(50)(도 1f 참조) 또는 다른 상위 재료들을 통해 통상의 정렬 기술과 통상의 정렬 장치에 의해 검출가능하거나 구별가능할 수 있다. 그러나, 분해능 이하의 정렬 마크들(40)은 실행되는 후속 처리 공정들에 따라, 다른 목적들을 위해 워크 피스(10)를 레티클과 정렬시키는 데에 이용할 수 있다. 분해능 이하의 정렬 마크들(40)은 또한 분해능 이하의 정렬 마크들(40)이 유전 재료(34) 상에 남는다면, 다수의 처리 공정들에 이용할 수 있다.
도 1d에 도시한 바와 같이, 유전 재료(34)에 있는 개구부들(38)은 기판(14)으로 전사되어, 기판(14')의 전면(22) 상의 기판 컨택트들(26)과 실질적으로 일직선이 되는 비아들(44)을 형성할 수 있다. 비아들(44)은 기판(14')의 후면(24)에 실질적으로 수직(직교)한다. 비아들(44)은 전기 절연 재료(30)에서 종결하는 웨트 에칭 프로세스 또는 드라이 에칭 프로세스를 이용하여 형성할 수 있다. 비아들(44)은 칼륨 수산화물("KOH")의 수용액을 포함하는 이방성 웨트 에칭 프로세스를 이용하여 형성할 수 있다. 이와 달리, 비아들(44)은 수소 플루오르화물("HF")과 질산("HNO3")의 수용액을 포함하는 등방성 웨트 에칭 프로세스를 이용하여 형성할 수 있다. 비아들(44)의 사이즈는 기판 컨택트들(26)의 사이즈에 실질적으로 대응할 수 있다. 비한정 예로서, 비아들(44)은 대략 5㎛ 내지 대략 2㎜의 직경을 가질 수 있다. 또한 비아들(44)을 통해 노출되는 전기 절연 재료(30)를 제거하여, 기판 컨택트들(26)의 상부면(46)을 노출시킬 수 있다. 전기 절연 재료(30)는 산화물 드라이 에칭 프로세스와 같은 에칭 프로세스를 이용하여 제거할 수 있다.
비아들(44)의 측벽들은 도 1e에 도시한 바와 같이, 비아 절연 재료(48)로 라이닝될 수 있다. 비아 절연 재료(48)는 폴리이미드 또는 Parylene™ 폴리머, SiO2 등의 전기 절연 폴리머일 수 있다. 비아 절연 재료(48)는 통상의 퇴적 기술에 의해 형성할 수 있다. 비아들(44)의 바닥으로부터 잉여 비아 절연 재료(48)를 제거하여, 기판 컨택트들(26)의 상부면(46)을 노출시킬 수 있다.
비아들(44)에 그리고 유전 재료(34) 위에는 시드 재료(도시 생략)를 형성할 수 있다. 비한정 예로서, 시드 재료는 구리일 수 있고 PVD에 의해 퇴적될 수 있다. 도 1f에 도시한 바와 같이, 비아들(44)에 그리고 유전 재료(34) 및 시드 재료(사용될 경우) 위에는 도전 재료(50)를 형성하여, 기판 컨택트들(26)과의 물리적 전기적 컨택트를 제공할 수 있다. 도전 재료(50)는 비아들(44)이 적어도 부분적으로 개구되어 있도록 대략 1㎛ 내지 대략 10㎛의 두께로 형성할 수 있다. 도전 재료(50)는 구리, 니켈, 알루미늄, 크롬, 티탄, 텅스텐, 금, 은, 탄탈, 몰리브덴, 그 혼합물 등의 금속이거나, 폴리머일 수 있다. 도전 재료(50)를 무전해 또는 전해 퇴적에 의해 형성할 경우, 퇴적 마스크(54)를 유전 재료(34) 위에 형성하고, 도전 재료(50)가 퇴적되지 않을 위치들에서 유전 재료(34) 상에 퇴적 마스크(54)의 일부분들이 남도록 패터닝할 수 있다. 퇴적 마스크(54)는 레지스트 재료로부터 형성할 수 있다. 도전 재료(50)는 퇴적 마스크(54)에 의해 보호되지 않는 시드 재료의 일부분들 상에 형성할 수 있다. 이와 달리, 도전 재료(50)는 CVD, PECVD, PVD, 스퍼터링 또는 증발(evaporation) 프로세스들에 의해 유전 재료(34) 상에 형성할 수 있다.
도 1g에 도시한 바와 같이, 퇴적 마스크(54)(존재할 경우)는 플라즈마 에칭 또는 다른 통상의 프로세스를 이용하는 것 등에 의해 유전 재료(34)로부터 제거할 수 있다. 하위 시드 재료는 또한 에칭 프로세스를 이용하는 것 등에 의해 제거할 수 있다. 비한정 예로서, 도전 재료(50)는 TWI(11), 재배치 컨덕터들(12), 및 터미널 컨택트들(56)을 위한 터미널 컨택트 패드들(52)(도 1f 내지 도 1h, 도 2c 참조)을 형성할 수 있다. TWI(11)는 비아들(44)의 측벽들과 기판 컨택트들(26)의 상부면(46)을 적어도 부분적으로 라이닝할 수 있다. 그와 같이, TWI(11), 재배치 컨덕터들(12), 및 터미널 컨택트 패드들(52)은 단일 금속 퇴적 공정을 이용하여 형성할 수 있다. 또한, TWI(11)를 후면(24)으로부터 형성하기 때문에, 이들 처리 공정들로부터 기판(14')의 전면(22)을 보호할 수 있다.
도 1h에 도시한 바와 같이, 유전 재료(34) 위에 그리고 비아들(44)에는 외부 절연 재료(58)를 형성할 수 있다. 외부 절연 재료(58)는 비아들(44)에 있는 도전 재료(50)와 재배치 컨덕터들(12)(도 2c 참조)을 실질적으로 덮을 수 있다. 외부 절연 재료(58)는 폴리이미드, 폴리벤조옥사졸(polybenzoxazole), 벤조시클로부텐(benzocyclobutene) 등의 저 유전 상수("저 k") 재료일 수 있다. 외부 절연 재료(58)를 패터닝하고 경화시켜 터미널 컨택트 패드들(52)을 노출시킬 수 있다. 터미널 컨택트 패드들(52) 상에는 터미널 컨택트들(56) 또는 외부 리드 본드(lead bond)들("OLB")을 형성하여, 반도체 디바이스(2)를 생성할 수 있다. 터미널 컨택트들(56)은 금속 또는 땜납 볼들, 범프들, 컬럼들, 스터드들 또는 핀들일 수 있고, 통상의 기술에 의해 형성할 수 있다. 터미널 컨택트들(56)은 또한 내부 리드 본드들("ILB")을 형성하는 TWI(11)와 전기적으로 도통할 수 있다. 또한, 터미널 컨택트들(56)을 형성하기 전에, 언더 범프 금속화 재료들(도시 생략)을 터미털 컨택트 패드들(52) 상에 형성할 수 있다. 터미널 컨택트들(56)을 형성한 후에, 웨이퍼(20)로부터 개개의 반도체 다이를 단편화할 수 있다. 웨이퍼(20)를 반도체 다이로 다이싱하도록 구성된 다이싱 톱을 이용하는 등의 통상의 기술에 의해 단편화를 실행할 수 있다. 이와 달리, 레이저 또는 워터 젯(water jet)으로 절단하거나 에칭하여 웨이퍼를 단편화할 수 있다.
추가의 공정들을 이용하여, 반도체 디바이스(2)를 처리하여 전자 디바이스 또는 시스템에 통합시킬 수 있는데, 그 전자 디바이스 또는 시스템은 무선 디바이스, 퍼스널 컴퓨터, 디지털 카메라, 셀룰러 전화기, 개인 휴대 정보 단말기("PDA"), 또는 다른 전자 디바이스를 포함하고 이것들로 한정하지 않는다. 이러한 추가의 처리 공정들은 해당 분야에 알려져 있고, 따라서 본원에는 상세히 기재하지 않는다.
본 발명은 다양한 변형은 물론 대안적 형태 및 구현이 가능하지만, 특정 실시예들을 도면에 예로 도시하고 본원에 상세히 기재하였다. 그러나, 본 발명은 개시된 특정 실시예들로 한정되는 것이 아님을 알아야 한다. 오히려, 본 발명은 이하의 첨부한 청구범위에 의해 규정되는 본 발명의 기술적 사상 및 범주 내에 있는 변형예, 균등물, 대안예를 모두 포함한다.

Claims (20)

  1. 반도체 구조체를 제조하는 방법으로서,
    기판의 후면(back surface) 상에 유전 재료를 형성하는 단계와,
    상기 기판의 후면 상의 상기 유전 재료 내에 부분적으로 연장되는 적어도 하나의 분해능 이하의(sub-resolution) 정렬 마크를 형성하는 단계와,
    상기 유전 재료에 적어도 하나의 개구부(opening)를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 유전 재료 위에 퇴적 마스크를 형성하는 단계와,
    상기 적어도 하나의 분해능 이하의 정렬 마크를 레티클에 맞추어 정렬시키는 단계와,
    상기 퇴적 마스크를 상기 레티클로 패터닝하여 상기 유전 재료 내의 적어도 하나의 개구부를 노출시키는 단계와,
    상기 적어도 하나의 개구부에 금속을 형성하는 단계
    를 더 포함하는 방법.
  3. 제1항에 있어서,
    적어도 하나의 분해능 이하의 정렬 마크를 형성하는 단계와 상기 유전 재료에 적어도 하나의 개구부를 형성하는 단계는, 상기 적어도 하나의 분해능 이하의 정렬 마크와 상기 적어도 하나의 개구부를 동시에 형성하는 단계를 포함하는 방법.
  4. 제3항에 있어서,
    상기 적어도 하나의 분해능 이하의 정렬 마크와 상기 적어도 하나의 개구부를 동시에 형성하는 단계는,
    복수의 정렬 마크 애퍼처(aperture)와 복수의 개구부 애퍼처를 포함하는 레티클을 통해 에너지에 상기 유전 재료를 노출시키는 단계와,
    상기 유전 재료를 현상하여 상기 적어도 하나의 분해능 이하의 정렬 마크와 상기 적어도 하나의 개구부를 형성하는 단계를 포함하는 방법.
  5. 제1항 또는 제3항에 있어서,
    적어도 하나의 분해능 이하의 정렬 마크를 형성하는 단계는, 상기 기판의 스크라이브 영역들 상에 상기 적어도 하나의 분해능 이하의 정렬 마크를 형성하는 단계를 포함하는 방법.
  6. 제1항 또는 제3항에 있어서,
    적어도 하나의 분해능 이하의 정렬 마크를 형성하는 단계는, 경화 시에 유전 특성을 갖는 감광성(photodefinable) 재료를 퇴적하는 단계를 포함하는 방법.
  7. 제1항 또는 제3항에 있어서,
    적어도 하나의 분해능 이하의 정렬 마크를 형성하는 단계는, 상기 유전 재료의 분해능 한도 아래에서 상기 적어도 하나의 분해능 이하의 정렬 마크의 폭, 길이 및 직경 중 적어도 하나를 크기조정하는 단계를 포함하는 방법.
  8. 제7항에 있어서,
    상기 적어도 하나의 분해능 이하의 정렬 마크의 폭, 길이 및 직경 중 적어도 하나를 크기조정하는 단계는, 상기 유전 재료의 상기 분해능 한도의 10% 내지 75%에서 상기 적어도 하나의 분해능 이하의 정렬 마크의 상기 폭, 길이 및 직경 중 적어도 하나를 크기조정하는 단계를 포함하는 방법.
  9. 제7항에 있어서,
    상기 유전 재료의 분해능 한도 아래에서 상기 적어도 하나의 분해능 이하의 정렬 마크의 폭, 길이 및 직경 중 적어도 하나를 크기조정하는 단계는, 2㎛의 분해능 한도를 보이는 유전 재료를 선택하는 단계를 포함하는 방법.
  10. 제7항에 있어서,
    상기 유전 재료의 분해능 한도 아래에서 상기 적어도 하나의 분해능 이하의 정렬 마크의 폭, 길이 및 직경 중 적어도 하나를 크기조정하는 단계는, 0.4㎛ 내지 0.9㎛에서 상기 적어도 하나의 분해능 이하의 정렬 마크의 상기 폭, 길이 및 직경 중 적어도 하나를 크기조정하는 단계를 포함하는 방법.
  11. 제1항 또는 제3항에 있어서,
    적어도 하나의 분해능 이하의 정렬 마크를 형성하는 단계는, 적어도 하나의 정렬 마크 애퍼처를 포함하는 레티클을 통해 상기 유전 재료를 노출시키고 그 노출된 유전 재료의 총 두께의 10% 내지 75%를 제거하는 단계를 포함하는 방법.
  12. 제1항 또는 제3항에 있어서,
    상기 유전 재료에 있는 상기 적어도 하나의 개구부를 연장시켜 상기 유전 재료 밑에 있는 상기 기판에 적어도 하나의 비아(via)를 형성하는 단계
    를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 적어도 하나의 개구부에 도전 재료를 형성하는 단계
    를 더 포함하는 방법.
  14. 반도체 구조체로서,
    기판의 후면 상의 유전 재료를 포함하고,
    상기 유전 재료는 그 유전 재료 내에 부분적으로 연장되는 적어도 하나의 분해능 이하의 정렬 마크를 포함하고, 상기 유전 재료는 그 유전 재료에 적어도 하나의 개구부를 디파인(define)하여 상기 기판의 적어도 일부분을 노출시키는 반도체 구조체.
  15. 제14항에 있어서,
    상기 적어도 하나의 분해능 이하의 정렬 마크는 상기 유전 재료의 분해능 한도의 10% 내지 75%에서 폭, 길이 및 직경 중 적어도 하나를 포함하는 반도체 구조체.
  16. 제14항에 있어서,
    상기 적어도 하나의 분해능 이하의 정렬 마크는 상기 유전 재료의 분해능 한도 아래에서 폭, 길이 및 직경 중 적어도 하나를 포함하는 반도체 구조체.
  17. 제14항에 있어서,
    상기 적어도 하나의 분해능 이하의 정렬 마크는 상기 적어도 하나의 분해능 이하의 정렬 마크의 형성에 이용되는 노출 도구의 분해능 한도 아래에서 폭, 길이 및 직경 중 적어도 하나를 포함하는 반도체 구조체.
  18. 제14항에 있어서,
    상기 적어도 하나의 분해능 이하의 정렬 마크는 0.4㎛ 내지 0.9㎛의 폭, 길이 및 직경 중 적어도 하나를 포함하는 반도체 구조체.
  19. 제14항에 있어서,
    상기 기판에 있는 적어도 하나의 개구부
    를 더 포함하는 반도체 구조체.
  20. 제14항에 있어서,
    상기 적어도 하나의 개구부에 형성되는 스루웨이퍼(throughwafer) 인터커넥트와,
    상기 유전 재료 상의 적어도 하나의 패드와,
    상기 적어도 하나의 패드 상의 적어도 하나의 컨택트
    를 더 포함하는 반도체 구조체.
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