KR100833194B1 - 반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법 - Google Patents

반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지및 그 제조방법 Download PDF

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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Abstract

반도체 칩의 패드에 연결된 배선층이 기판의 회로패턴과 직접 접촉된 반도체 패키지 및 그 제조방법을 개시한다. 반도체 패키지는 기판 및 반도체 칩을 포함한다. 상기 기판은 상면에 배열된 제1오목부 및 상기 제1오목부에 인접하여 배열되는 다수의 회로 패턴을 구비한다. 상기 반도체 칩은 상기 오목부에 대응하여 상기 기판에 실장된다. 상기 반도체 칩은 웨이퍼, 상기 웨이퍼상에 배열된 패드 및 상기 웨이퍼의 상면 및 일 측면에 배열되되, 상기 웨이퍼의 상기 상면에 배열된 제1부분이 상기 패드에 연결되고 상기 웨이퍼의 상기 일 측면에 배열된 제2부분이 상기 기판의 상기 회로패턴에 직접 접촉되는 배선층을 구비한다.

Description

반도체 칩의 배선층이 기판에 직접 연결된 반도체 패키지 및 그 제조방법{Semiconductor package with redistribution layer of semiconductor chip direcltly contacted with substrate and method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 칩이 기판에 직접 접촉된 반도체 패키지의 단면도이다.
도 2a 내지 도 2n은 본 발명의 반도체 패키지의 반도체 칩을 제조하는 방법을 설명하기 위한 단면도이다.
도 3a 및 도 3b는 본 발명의 반도체 칩을 기판상에 부착시키는 공정을 설명하기 위한 사시도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다.
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 반도체 칩의 배선층이 기판에 직접 전기적으로 연결되는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지는 칩의 입출력을 외부와 전기적으로 연결하는 역할을 함과 동시에 반도체 칩을 보호하는 역할을 한다. 전자기기가 소형 경량화 및 고성능화됨에 따라 점점 소형 경량화되고, 경제적이고 신뢰성이 높은 반도체 패키지가 요구되고 있다. 이러한 요구에 부응하여 와이어 본딩방법이 적용되지 않는 플립 칩 패키지, 웨이퍼레벨 패키지 또는 웨이퍼레벨 스택패키지 등과 같은 패키지가 개발되었다. 웨이퍼 레벨 패키지는 웨이퍼단계에서 반도체 칩의 조립 또는 패키지가 완료되는 패키지로서, 웨이퍼상의 모든 반도체 칩에 대해 일괄적으로 공정을 진행하여 조립공정까지 완료하게 된다. 그러므로, 반도체 소자의 제조비용을 현저하게 줄일 수 있을 뿐만 아니라 패키기 기능 및 반도체 칩의 기능을 보다 완벽하게 통합할 수 있으며, 반도체 소자의 열적 특성과 전기적 특성이 개선되고, 패키지의 크기를 반도체 칩의 크기로 소형화할 수 있는 등의 장점을 가지고 있다.
웨이퍼레벨 스택패키지를 제조하기 위하여 종래에는 레이저 드릴공정, 패시베이션 증착공정 및 패시베이션막 식각공정 등과 같은 복잡한 공정을 진행하여야 하므로, 제조비용이 증가하고 공정시간이 증가하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 칩을 기판에 직접 전기적으로 접촉시켜 공정을 단순화한 반도체 칩 패키지 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따르면, 반도체 칩이 기판에 직접 전기적으로 접촉되는 반도체 패키지를 제공한다. 상기 반도체 패키지는 기판 및 반도체 칩을 포함한다. 상기 기판은 상면에 배열된 제1오목부 및 상기 제1오목부에 인접하여 배열되는 다수의 회로 패턴을 구비한다. 상기 반도체 칩은 상기 제1오목부에 대응하여 상기 기판에 실장된다. 상기 반도체 칩은 웨이퍼, 상기 웨이퍼상에 배열된 패드 및 상기 웨이퍼의 상면 및 일 측면에 배열되되, 상기 웨이퍼의 상기 상면에 배열된 제1부분이 상기 패드에 연결되고 상기 웨이퍼의 상기 일 측면에 배열된 제2부분이 상기 기판의 상기 회로패턴에 직접 접촉되는 배선층을 구비한다.
상기 반도체 칩은 상기 제1오목부내의 접착제를 통해 상기 기판에 부착된다. 상기 반도체 칩은 다층으로 적층가능하며, 적층된 반도체 칩들은 솔더볼을 통해 배선층들이 전기적으로 연결되거나 또는 배선층들이 직접 전기적으로 연결될 수 있다. 상기 제1절연막은 보호막을 포함하고, 상기 제2절연막은 층간 절연막을 포함한다.
상기 기판은 적어도 상기 제1오목부와 상기 회로패턴사이에 배열되는 제2오목부를 더 구비한다. 상기 배선층의 제2부분이 상기 제2오목부에 대응하도록 배열되어 상기 제2부분과 상기 회로패턴을 전기적으로 접촉시켜 준다.
상기 제2오목부는 상기 제1오목부를 둘러싸도록 상기 기판의 상면에 배열되되, 적어도 하나이상 배열되거나 또는 적어도 상기 제1오목부와 회로패턴사이에 배열되되, 상기 회로패턴에 1:1 대응하여 다수개가 배열된다.
상기 반도체 칩은 상기 웨이퍼의 상기 상면에 형성되어, 상기 패드의 일부분을 노출시켜 주는 제1개구부를 구비하는 제1절연막; 및 상기 제1절연막의 상면 및 상기 웨이퍼의 상기 일 측면에 형성되어 상기 패드의 상기 일부분을 노출시켜 주는 제2개구부 및 상기 웨이퍼의 일측면에 배열되는 비어홀을 구비하는 제2절연막을 더 포함한다. 상기 배선층의 제2부분은 상기 비어홀에 배열된다.
상기 반도체 칩은 상기 제2절연막 및 상기 패드의 상면 및 상기 비어홀내에 배열되되, 상기 패드 및 상기 배선층 그리고 상기 배선층과 상기 회로패턴을 접촉시켜 주는 시드층을 더 포함한다.
상기 반도체 칩은 상기 배선층의 상기 제2부분과 상기 회로패턴간의 접착력을 강화시켜 주기 위한 접착층을 더 포함한다.
또한, 본 발명은 반도체 패키지의 제조방법을 제공한다. 먼저, 스크라이브 라인을 구비하는 스크라이브 영역에 의해 한정되는 다수의 반도체 칩영역을 구비하는 웨이퍼를 마련한다. 상기 웨이퍼의 상기 반도체 칩 영역의 상면에 각각 배열된 다수의 패드 및 상기 반도체 칩 영역의 상기 웨이퍼의 상기 상면 및 상기 스크라이브 영역의 상기 웨이퍼의 일 측면에 배열되어 상기 패드에 각각 배열되는 다수의 배선층을 구비하는 하나이상의 반도체 칩을 제조한다. 상면에 배열된 제1오목부 및 상기 제1오목부에 인접하여 상기 상면에 배열되는 다수의 회로패턴을 구비하는 기판을 마련한다. 상기 제1오목부에 대응하여 상기 기판에 상기 하나이상의 반도체 칩을 실장하되, 최하부 반도체 칩의 상기 각 배선층이 상기 회로패턴에 직접 접촉되도록 실장한다.
상기 반도체 칩을 상기 기판상에 실장한 다음, 상기 배선층과 상기 회로패턴의 접착력을 강화시켜 주기 위한 접착층을 더 형성한다. 상기 접착층으로 메탈층을 전해도금법으로 형성한다.
상기 반도체 칩을 형성하는 것은 먼저, 상기 웨이퍼의 상기 반도체 칩영역들에 상기 다수의 패드를 각각 형성하고, 상기 스크라이브 영역을 일정 두께만큼 식각하여 오목부를 형성한다. 상기 스크라이브 영역의 상기 오목부와 상기 칩영역의 상기 패드 및 상기 웨이퍼상에 절연막을 형성한다. 상기 절연막을 식각하여, 상기 패드의 일부분을 노출시키는 개구부를 형성하고 상기 스크라이브 영역에 상기 스크라이브 라인을 사이에 두고 비어홀을 형성한다. 상기 반도체 칩 영역의 상기 패드와 접촉되는 배선층을 상기 비어홀에 매립되도록 상기 웨이퍼의 상면에 형성한다. 상기 웨이퍼의 배면을 래핑한다. 상기 래핑된 웨이퍼의 상기 배면에 접착 테이프를 부착시켜준다. 상기 스크라이브 라인을 따라 상기 절연막 및 상기 접착 테이프의 일부분을 식각한다. 상기 접착 테이프 및 상기 스크라이브 영역의 상기 절연막을 제거한다.
상기 접착 테이프 및 상기 절연막은 자외선을 조사하여 제거한다. 상기 절연막을 형성하기 전에 상기 패드의 일부분을 노출시키는 개구부를 구비하는 보호막을 더 형성한다.
상기 배선층을 형성하는 것은 먼저, 상기 웨이퍼 전면에 시드층을 형성한다. 상기 비어홀 및 상기 패드 그리고 이들사이의 시드층의 제1부분이 노출되도록, 상기 제1부분을 제외한 상기 시드층의 제2부분상에 감광막 패턴을 형성한다. 상기 비어홀에 매립되어 상기 패드에 접촉되도록 상기 시드층의 상기 노출된 제1부분상에 상기 배선층을 형성한다. 상기 감광막 패턴을 제거하여 상기 시드층의 상기 제2부 분을 노출시켜 준다. 상기 시드층의 상기 노출된 제2부분을 제거하여 상기 절연막을 노출시켜 준다. 상기 배선층은 도금법을 이용하여 형성한다.
상기 웨이퍼의 배면을 래핑하는 것은 상기 비어홀에 매립된 상기 배선층이 노출될 때까지 수행한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 도 1을 참조하면, 반도체 패키지(300)는 기판(100)과 반도체 칩(200)을 구비한다. 상기 기판(100)은 인쇄회로기판을 포함할 수 있다. 상기 기판(100)은 도 3a를 참조하면, 반도체 칩(200)이 실장되는 부분에 대응하여 배열되는 제1오목부(110)와 상기 제1오목부(110)를 둘러싸도록 배열되는 폐곡선형상의 제2오목부(120)을 구비한다. 상기 기판(100)은 상기 제2오목부(120)에 접하여 상기 제2오목부(120)와 기판(100)의 에지부분사이에 배열되는 다수의 회로패턴(130)을 구비한다.
상기 반도체 칩(200)은 웨이퍼(210), 상기 웨이퍼(210)상에 배열된 패드(220) 및 상기 패드(220)와 상기 기판(100)의 회로패턴(130)을 전기적으로 연결 시켜 주기 위한 배선층(260)을 구비한다. 상기 패드(220)는 금속패드, 예를 들어 Al 패드를 구비할 수 있다. 상기 패드(220)는 제1절연막(230)의 개구부(235)에 의해 노출되고, 상기 제1절연막(230)은 보호막을 포함할 수 있다. 배선층(260)은 상기 패드(220)와 상기 회로패턴(130)을 전기적으로 연결시켜 준다. 상기 배선층(260)은 상기 제1절연막(230)의 상부 및 상기 웨이퍼(210)의 일측면에 배열된다. 상기 배선층(260)은 Al 도금층을 포함할 수 있다. 상기 제1절연막(230)의 상부에 배열된 상기 배선층(260)의 제1부분은 상기 개구부(245)에 의해 노출되는 상기 패드(220)와 연결되고, 상기 웨이퍼(210)의 상기 일 측면에 배열된 비어홀(217)내에 형성된 상기 배선층(260)의 제2부분은 상기 기판(110)의 상기 회로패턴(130)과 연결된다. 상기 회로패턴(130)이 상기 기판(100)의 상면에 돌출되도록 배열되는 것을 예시하였으나, 상기 기판(100)은 상기 회로패턴(130)에 대응하는 부분에 상기 제1 및 제2오목부(110, 120)와는 별도로 제3오목부를 구비하고, 상기 제3오목부내에 상기 회로패턴(130)이 매립형태로 배열될 수 있다.
상기 반도체 칩(200)은 상기 기판(100)의 상기 제1오목부(110)에 대응하여 배열되되, 접착제(140)에 의해 상기 기판(100)에 부착된다. 상기 배선층(260)은 제2부분이 상기 제2오목부(120)에 대응하여 배열되되, 그의 측면이 상기 회로패턴(130)과 와이어본딩공정에 의한 와이어없이 직접 접촉이 가능하게 된다. 상기 제2오목부(120)는 폐곡선형상으로 하나이상이 상기 제1오목부(110)를 둘러싸도록 배열될 수 있다. 또한, 상기 제2오목부(120)는 상기 회로패턴(130)에 1:1 대응하여 다수개가 각각 분리 배열될 수 있다.
상기 제1절연막(230) 및 상기 웨이퍼(210)의 일 측면상에 제2절연막(240)이 형성되되, 상기 제2절연막(240)은 상기 패드(220) 및 상기 제1절연막(230)의 일부분이 노출되도록 개구부(245)를 구비한다. 또한, 상기 제2절연막(240)은 상기 제2오목부(120)에 대응하는 부분에 비어홀(217)을 구비하고, 상기 비어홀(217)에 상기 배선층(260)의 제2부분이 배열되어진다. 상기 비어홀(217)내에 배열된 상기 배선층(260)의 측면에는 상기 배선층(260)과 상기 기판(100)의 상기 회로패턴(130)간의 접착력을 향상시켜 주기 위한 접착층(270)이 형성된다. 상기 접착층(270)은 Al 도금층을 포함할 수 있다. 상기 제1 및 제2절연막(230, 240) 상부 및 상기 비어홀(217)내에는 시드층(250)이 형성된다. 상기 시드층(250)은 상기 배선층(260)의 하부에 배열되어, 상기 패드(220) 및 상기 회로패턴(130)에 연결된다.
도 2a 내지 도 2n은 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 단면도이다. 도 2a를 참조하면, 반도체 웨이퍼(210a)가 마련된다. 상기 반도체 웨이퍼(210a)는 스크라이브 라인(219a)이 배열된 스크라이브 영역(215a)에 의해 한정되는 다수의 반도체 칩영역(211a)을 구비한다. 상기 반도체 칩영역(211a)은 도면상에는 도시되지 않았으나, 반도체 제조공정을 통해 반도체 소자들이 배열될 수 있다. 상기 반도체 칩영역(211a)상에 각각 다수의 패드(220)가 배열된다. 상기 패드(220)는 상기 반도체 칩영역(211a)에 배열된 반도체 소자를 외부 회로와 전기적으로 연결시켜 줄 수 있다. 상기 패드(220)는 메탈 패드로서 Al 패드를 포함할 수 있다. 상기 패드들(220)은 상기 스크라이브 영역(215a)에 인접한 상기 반도체 칩영역(211a)상에 배열되되, 도 3a의 기판(100)의 회로패턴(130)에 대 응하여 일렬로 배열될 수 있다. 상기 패드(220)의 일부분을 노출시키는 개구부(235)를 구비하는 제1절연막(230)이 상기 웨이퍼(210a)상에 형성된다. 상기 제1절연막(210a)은 보호막으로서, 질화막 및/또는 산화막을 포함할 수 있다.
도 2b를 참조하면, 상기 스크라이브 영역(215a)의 상기 제1절연막(230)과 상기 웨이퍼(210a)를 식각하여 오목부(216)를 형성한다. 이때, 상기 스크라이브 영역(215a)에 남아있는 웨이퍼(210a)의 두께 또는 오목부(216)의 깊이는 후속의 웨이퍼(210a)의 배면을 래핑하는 공정에서 제거될 웨이퍼의 두께에 의해 결정될 수 있다. 상기 오목부(216)를 형성하는 방법은 통상적인 웨이퍼 절단방법인 블레이드를 이용한 소잉방법 또는 통상적인 사진식각방법 등을 이용할 수 있다.
도 2c 및 도 2d를 참조하면, 상기 오목부(216)가 매립되도록 상기 웨이퍼(210a)상에 제2절연막(240)을 형성한다. 상기 제2절연막(240)을 식각하여 상기 반도체 칩영역(211a)에 개구부(245)를 형성하고, 상기 스크라이브 영역(215a)에 비어홀(217)을 형성한다. 상기 개구부(245)는 상기 패드(220) 및 상기 패드(220)에 인접한 제1절연막(230)의 일부분이 노출되도록 형성된다. 상기 비어홀(217)은 후속공정에서 배선층이 형성되는 부분으로서, 상기 스크라이브 영역(219a)에 이웃하는 상기 반도체 칩영역(211a)에 각각 인접하도록 상기 스크라이브 라인(219a)을 사이에 두고 배열된다. 상기 제2절연막(240)은 상기 스크라이브 영역(215a)의 상기 웨이퍼(210a)가 노출될 때까지 식각되어 상기 비어홀(217)을 형성할 수 있다.
본 발명의 실시예에서는 상기 스크라이브 영역(215a)의 오목부(216)에 층간 절연막으로 된 제2절연막을 매립한 뒤 비어홀을 사진식각공정을 통해 형성하므로, 통상적인 반도체 패지키 제조공정에서 사용되는 패시베이션막의 증착공정 및 패터닝공정 등을 배제할 수 있을 뿐만 아니라 비어홀(217)을 형성하기 위한 드릴공정을 배제할 수 있다.
도 2e를 참조하면, 상기 웨이퍼(210a)의 전면상에 시드층(250)을 형성한다. 상기 시드층(250)은 상기 반도체 칩영역(211a)에서 상기 패드(220)와 접촉되도록 형성되며, 상기 비어홀(217)의 내측에 형성된다. 상기 시드층(250)은 메탈층을 예를 들어 스퍼터링법으로 증착하여 형성한다. 상기 시드층(250)은 하부에 형성되는 제2절연막(240)과의 밀착성이 우수하고 후속공정에서 형성될 배선층에 대한 젖음성이 우수한 메탈을 사용할 수 있다. 예를 들어, 제2절연막에 대한 밀착성이 우수한 메탈로는 크롬 또는 티타늄 등이 사용되고, 배선층에 대한 젖음성이 우수한 물질로는 은, 금, 동, 니켈, 팔라듐, 백금 등이 사용된다. 따라서, 상기 시드층(250)은 Ti/Cu, Ti/Pd, Ti/Pt, Ti/Ni, Cr/Cu 등을 포함할 수 있다.
도 2f 및 도 2g를 참조하면, 상기 시드층(250)상에 감광막(280)을 도포한 다음 배선층이 형성될 부분에는 남아있지 않도록 패터닝하여 감광막 패턴(381)을 형성한다. 상기 감광막 패턴(381)의 형성에 따라 상기 패드(220) 및 상기 비어홀(217)에 대응하는 부분의 시드층(250)이 노출되어진다.
도 2h 및 도 2i를 참조하면, 상기 시드층(250)의 노출된 부분상에 전해도금법을 이용하여 배선층(260)을 형성한다. 상기 배선층(260)은 젖음성이 우수한 금속으로 은, 금, 동, 니켈, 팔라듐 또는 백금이나 이들의 합금막을 포함할 수 있다. 상기 감광막 패턴(281)을 제거한다.
도 2j 및 도 2k를 참조하면, 상기 감광막 패턴(281)의 제거에 따라 노출된 시드층(260)을 식각하여 제2절연막(240)을 노출시켜 준다. 이어서, 상기 웨이퍼(210a)의 배면을 래핑한다. 이때, 상기 래핑공정은 비어홀(217)의 저면에 형성된 시드층(250)이 식각되어 상기 배선층(260)이 노출될 때까지 실시할 수 있다.
도 2l, 도 2m 및 도 2n을 참조하면, 상기 래핑된 웨이퍼(210)의 배면에 접착 테이프(290)를 부착한다. 상기 접착 테이프(290)는 자외선 테이프를 사용할 수 있다. 이어서, 상기 스크라이브 영역(215)내의 제2절연막(250) 및 접착 테이프(290)를 스크라이브 라인(219a)을 따라 절단한다. 이때, 접착 테이프(290)는 일부분만이 식각되어, 분리된 반도체 웨이퍼(210)에 배열된 반도체 칩(200)을 지지하도록 한다. 상기 접착 테이프(290)와 제2절연막(250)에 자외선을 조사하여 상기 반도체 칩(200)으로부터 상기 접착 테이프(290) 및 제2절연막(250)을 제거한다. 따라서, 개별 반도체 칩(200)으로 분리한다.
도 3a 및 도 3b는 상기 반도체 칩(200)을 기판에 실장하는 방법을 설명하기 위한 도면이다. 도 3a 및 도 3b를 참조하면, 상기 반도체 칩(200)을 실장할 기판(100)을 마련한다. 상기 기판(100)은 상기 반도체 칩(200)이 실장될 부분에 배열된 제1오목부(110)와 상기 제1오목부(110)에 인접하여 배열되는 다수의 회로패턴(130)을 구비한다. 상기 회로패턴(130)은 상기 제1오목부(110)의 양측에 일렬로 배열될 수 있다. 상기 제1오목부(110)은 상기 반도체 칩(200)의 크기에 대응하는 크기를 갖는다. 상기 제1오목부(100)의 저면에는 접착제(140)가 도포되어진다. 상기 기판(100)은 상기 제1오목부(110)에 도포된 접착제(140)가 상기 회로패턴(130) 까지 오버플로우되는 것을 방지하기 위한 제2오목부(120)를 더 구비한다. 상기 제2오목부(120)는 상기 제1오목부(110)를 둘러싸도록 폐곡선상으로 배열되되, 하나이상 배열될 수 있다. 또한, 상기 제2오목부(120)는 상기 회로패턴(130)에 각각 1:1 대응하여 나란하게 배열될 수도 있다.
상기 기판(100)의 제1오목부(110)에 반도체 칩(200)을 실장시키면, 상기 기판(100)에 상기 반도체 칩(200)이 접착체(140)를 통해 부착된다. 상기 반도체 칩(200)의 상기 배선층(260)의 측면이 상기 기판(100)의 상기 회로패턴(130)과 접촉되어 전기적으로 연결되어진다. 이어서, 상기 전해도금법을 이용하여 상기 비어홀(217)내에 형성되어 노출되는 시드층(250)의 측면에 접착층(270)을 도 1과 같이 형성한다. 상기 접착층(270)은 상기 반도체 칩(200)의 배선층(260)과 상기 기판(100)의 회로패턴(130)간의 접착력을 강화시켜 주기 위한 것이다. 이와 같이, 반도체 칩(200)의 상기 배선층(260)이 상기 기판(100)의 회로패턴(130)과 직접 연결되므로, 이들을 연결시켜 주기위한 와이어 본딩공정을 배제시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도를 도시한 것이다. 도 4를 참조하면, 반도체 패키지(300a)는 반도체 칩(200)이 2개 적층되고, 각 반도체 칩(200)의 구조는 도 1과 동일하다. 상, 하부 반도체 칩(200)이 적층되어 솔더볼(200a)을 통해 전기적으로 연결된다. 상기 상, 하부 반도체칩(200)은 솔더볼(200a)을 통하지 않고, 상, 하부 반도체칩(200)의 배선층(260)이 직접 접촉하여 전기적으로 연결될 수도 있다.
상기한 바와같은 본 발명의 실시예에 따르면, 인쇄회로기판에 오목부 를 형성하여 접착제의 오버플로우를 방지하고, 반도체 칩의 배선층의 노출된 측면을 통해 상기 인쇄회로기판의 회로패턴과 직접 접촉시켜 줌으로써 와이어 본딩공정을 배제시켜 줄 수 있다. 이에 따라 패키지 공정을 단순화하고 공정시간을 단축시킬 수 있으며, 제조단가를 감소시킬 수 있다. 또한, 상기 배선층의 노출된 측면에 전해도금을 실시하여 상기 인쇄회로기판의 회로기판과의 접착력을 향상시켜 줄 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 상면에 배열된 제1오목부 및 상기 제1오목부에 인접하여 배열되는 다수의 회로 패턴을 구비하는 기판; 및
    상기 제1오목부에 대응하여 상기 기판에 실장되고, 웨이퍼, 상기 웨이퍼상에 배열된 패드 및 상기 웨이퍼의 상면 및 일 측면에 배열되되, 상기 웨이퍼의 상기 상면에 배열된 제1부분이 상기 패드에 연결되고 상기 웨이퍼의 상기 일 측면에 배열된 제2부분이 상기 기판의 상기 회로패턴에 직접 접촉되는 배선층을 구비하는, 하나이상의 반도체 칩을 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 칩은 상기 제1오목부내의 접착제를 통해 상기 기판에 부착되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 기판은 적어도 상기 제1오목부와 상기 회로패턴사이에 배열되는 제2오목부를 더 구비하며,
    상기 배선층의 제2부분이 상기 제2오목부에 대응하도록 배열되어 상기 제2부분과 상기 회로패턴을 전기적으로 접촉시켜 주는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서, 상기 제2오목부는 상기 제1오목부를 둘러싸도록 상기 기판의 상면에 배열되되, 적어도 하나이상 배열되는 것을 특징으로 하는 반도체 패키 지.
  5. 제3항에 있어서, 상기 제2오목부는 적어도 상기 제1오목부와 회로패턴사이에 배열되되, 상기 회로패턴에 1:1 대응하여 다수개가 배열되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 반도체 칩은 상기 웨이퍼의 상기 상면에 형성되어, 상기 패드의 일부분을 노출시켜 주는 제1개구부를 구비하는 제1절연막; 및
    상기 제1절연막의 상면 및 상기 웨이퍼의 상기 일 측면에 형성되어 상기 패드의 상기 일부분을 노출시켜 주는 제2개구부 및 상기 웨이퍼의 일측면에 배열되는 비어홀을 구비하는 제2절연막을 포함하되,
    상기 배선층의 제2부분은 상기 비어홀에 배열되는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서, 상기 제1절연막은 보호막을 포함하고, 상기 제2절연막은 층간 절연막을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서, 상기 반도체 칩은 상기 제2절연막 및 상기 패드의 상면 및 상기 비어홀내에 배열되되, 상기 패드 및 상기 배선층 그리고 상기 배선층과 상기 회로패턴을 접촉시켜 주는 시드층을 더 포함하는 것을 특징으로 하는 반도체 패키 지.
  9. 제1항에 있어서, 상기 반도체 칩은 상기 배선층의 상기 제2부분과 상기 회로패턴간의 접착력을 강화시켜 주기 위한 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서, 상기 반도체칩들은 적층되어, 상, 하부 반도체 칩의 상기 배선층들이 직접 전기적으로 연결되거나 또는 솔더볼을 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  11. 스크라이브 라인을 구비하는 스크라이브 영역에 의해 한정되는 다수의 반도체 칩영역을 구비하는 웨이퍼를 마련하고;
    상기 웨이퍼의 상기 반도체 칩 영역의 상면에 각각 배열된 다수의 패드 및 상기 반도체 칩 영역의 상기 웨이퍼의 상기 상면 및 상기 스크라이브 영역의 상기 웨이퍼의 일 측면에 배열되어 상기 패드에 각각 배열되는 다수의 배선층을 구비하는 하나이상의 반도체 칩을 제조하며;
    상면에 배열된 제1오목부 및 상기 제1오목부에 인접하여 상기 상면에 배열되는 다수의 회로패턴을 구비하는 기판을 마련하고; 및
    상기 제1오목부에 대응하여 상기 기판에 상기 하나이상의 반도체 칩을 실장하되, 최하부 반도체 칩의 상기 각 배선층이 상기 회로패턴에 직접 접촉되도록 실 장하는 것을 포함하는 반도체 패키지의 제조방법.
  12. 제11항에 있어서, 상기 반도체 칩을 상기 기판상에 실장한 다음, 상기 배선층과 상기 회로패턴의 접착력을 강화시켜 주기 위한 접착층을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제12항에 있어서, 상기 접착층을 형성하는 것은 메탈층을 전해도금법으로 형성하는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제11항에 있어서, 상기 반도체 칩을 형성하는 것은
    상기 웨이퍼의 상기 반도체 칩영역들에 상기 다수의 패드를 각각 형성하고;
    상기 스크라이브 영역을 일정 두께만큼 식각하여 오목부를 형성하며;
    상기 스크라이브 영역의 상기 오목부와 상기 칩영역의 상기 패드 및 상기 웨이퍼상에 절연막을 형성하고;
    상기 절연막을 식각하여, 상기 패드의 일부분을 노출시키는 개구부를 형성하고 상기 스크라이브 영역에 상기 스크라이브 라인을 사이에 두고 비어홀을 형성하며;
    상기 반도체 칩 영역의 상기 패드와 접촉되는 배선층을 상기 비어홀에 매립되도록 상기 웨이퍼의 상면에 형성하고;
    상기 웨이퍼의 배면을 래핑하며;
    상기 래핑된 웨이퍼의 상기 배면에 접착 테이프를 부착시키고;
    상기 스크라이브 라인을 따라 상기 절연막 및 상기 접착 테이프의 일부분을 식각하며; 및
    상기 접착 테이프 및 상기 스크라이브 영역의 상기 절연막을 제거하는 것을 포함하는 반도체 패키지의 제조방법.
  15. 제14항에 있어서, 상기 접착 테이프 및 상기 절연막을 제거하는 것은 자외선을 조사하여 제거하는 것을 포함하는 특징으로 하는 반도체 패키지의 제조방법.
  16. 제14항에 있어서, 상기 절연막을 형성하기 전에 상기 패드의 일부분을 노출시키는 개구부를 구비하는 보호막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제14항에 있어서, 상기 배선층을 형성하는 것은
    상기 웨이퍼 전면에 시드층을 형성하고;
    상기 비어홀 및 상기 패드 그리고 이들사이의 시드층의 제1부분이 노출되도록 상기 시드층의 제2부분상에 감광막 패턴을 형성하며;
    상기 비어홀에 매립되어 상기 패드에 접촉되도록 상기 시드층의 상기 노출된 제1부분상에 상기 배선층을 형성하고;
    상기 감광막 패턴을 제거하여 상기 시드층의 상기 제2부분을 노출시키며; 및
    상기 시드층의 상기 노출된 제2부분을 제거하여 상기 절연막을 노출시키는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제17항에 있어서, 상기 배선층을 형성하는 것은 도금법을 이용하여 형성하는 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  19. 제14항에 있어서, 상기 웨이퍼의 배면을 래핑하는 것은 상기 비어홀에 매립된 상기 배선층이 노출될 때까지 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  20. 제14항에 있어서, 상기 반도체칩들은 적층되어, 상, 하부 반도체 칩의 상기 배선층들이 직접 전기적으로 연결되거나 또는 솔더볼을 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조방법.
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