KR20090087707A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20090087707A
KR20090087707A KR1020080013114A KR20080013114A KR20090087707A KR 20090087707 A KR20090087707 A KR 20090087707A KR 1020080013114 A KR1020080013114 A KR 1020080013114A KR 20080013114 A KR20080013114 A KR 20080013114A KR 20090087707 A KR20090087707 A KR 20090087707A
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Abstract

본 발명은 반도체 디바이스의 하부에 위치하는 패시베이션층을 식각 방법을 이용하여 비감광성 수지로 형성함으로써, 복잡한 단계를 갖는 포토 공정을 이용하여 고가의 감광성 수지로 형성하는 경우에 비해 제조 공정 및 제조 비용을 줄일 수 있는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 디바이스는 평평한 제 1 면 및 상기 제 1 면의 반대면인 평평한 제 2 면을 가지며, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드의 외주연을 덮는 제 1 패시베이션층을 가지는 반도체 다이; 상기 본드 패드와 상기 제 1 면과 상기 제 2 면을 수직으로 관통하며, 상기 제 2 면으로 돌출되는 돌출부를 갖는 관통 전극; 상기 제 2 면을 덮되 상기 돌출부가 노출되도록 제 1 개구를 가지며, 비감광성 수지로 형성되는 제 2 패시베이션층; 상기 제 1 개구를 통해 노출된 상기 돌출부와 연결되도록 상기 제 2 패시베이션층에 형성되는 재배선층; 상기 재배선층에 형성되는 금속층; 및 상기 재배선층을 덮도록 상기 제 2 패시베이션층에 형성되되 상기 금속층이 노출되도록 제 2 개구를 가지며, 상기 비감광성 수지로 형성된 제 3 패시베이션층을 포함하는 것을 특징으로 한다.
반도체 디바이스, 관통 전극, 패시베이션층, 재배선층, 금속층

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING　METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package)도 역시 보다 혁신적이고 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 3D 반도체 패키지의 기술로서는 실리콘 관통 전극(Through Silicon Via)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 실리콘 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다.
한편, 반도체 다이 또는 반도체 패키지에 형성된 와이어 본딩용 주변 형(peripheral) 본드 패드를 격자형으로 재배열하기 위해서는 다수의 재배선층(redistribution layer) 및 UBM(Under Bumped Metallogy)이 필요하다. 즉, 상기 재배선층은 주변에만 형성된 본드 패드의 위치를 격자형으로 재배열하는 역할을 하고, 상기 UBM은 상기 재배선층의 끝단에 솔더볼이 잘 용착되도록 하는 역할을 한다.
상기 재배선층은 통상 구리(Cu)로 형성되고, 상기 UBM은 Al-Ni-Cu, Ti-Ni-Cu, TiW-Cu-Ni-Au, Ti-Cu-Ni-Au, Ni-Au, Al-Ti-Cr-Cu 등으로 형성된다. 물론, 이를 위해 금속 공정 및 포토 공정이 각각 2번씩 실시된다. 즉, 하나의 금속 공정후 이를 재배선층으로 형성하기 위해 포토 공정, 즉 포토 레지스트의 코팅, 노광 및 현상 공정이 수행되고, 이어서 다른 금속 공정후 이를 UBM으로 형성하기 위해 다시 포토 공정, 즉 포토 레지스트의 코팅, 노광 및 현상 공정이 수행된다.
그런데, 상기 재배선층과 UBM을 형성하기 위한 포토 공정은 제조 공정이 복잡하기 때문에 반도체 패키지의 제조 수율을 낮추는 문제점이 있다.
또한, 포토 공정은 상기 재배선층을 보호하는 패시배이션층 형성시 큰 정밀도를 요구하므로, 고가의 공정장비를 요구하며 상기 패시베이션층의 재료로서 최상품질을 갖는 고가의 재료를 요구한다. 이에 따라, 포토 공정은 반도체 패키지의 제조 비용을 증가시키는 문제점이 있다.
본 발명의 목적은 반도체 디바이스의 하부에 위치하는 패시베이션층을 식각 방법을 이용하여 비감광성 수지로 형성함으로써, 복잡한 단계를 갖는 포토 공정을 이용하여 고가의 감광성 수지로 형성하는 경우에 비해 제조 공정 및 제조 비용을 줄일 수 있는 반도체 디바이스 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스는 평평한 제 1 면 및 상기 제 1 면의 반대면인 평평한 제 2 면을 가지며, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드의 외주연을 덮는 제 1 패시베이션층을 가지는 반도체 다이; 상기 본드 패드와 상기 제 1 면과 상기 제 2 면을 수직으로 관통하며, 상기 제 2 면으로 돌출되는 돌출부를 갖는 관통 전극; 상기 제 2 면을 덮되 상기 돌출부가 노출되도록 제 1 개구를 가지며, 비감광성 수지로 형성되는 제 2 패시베이션층; 상기 제 1 개구를 통해 노출된 상기 돌출부와 연결되도록 상기 제 2 패시베이션층에 형성되는 재배선층; 상기 재배선층에 형성되는 금속층; 및 상기 재배선층을 덮도록 상기 제 2 패시베이션층에 형성되되 상기 금속층이 노출되도록 제 2 개구를 가지며, 상기 비감광성 수지로 형성된 제 3 패시베이션층을 포함하는 것을 특징으로 한다.
상기 돌출부의 돌출두께는 5㎛ 내지 50㎛일 수 있다.
상기 제 2 패시베이션층의 두께는 상기 돌출부가 상기 반도체 다이의 제 2 면으로부터 돌출되는 돌출두께와 동일하게 이루어질 수 있다.
상기 관통 전극은 금, 은 및 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 비감광성 수지는 폴리이미드(PolyImide), 벤조싸이클로브텐(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole), 비스말레이미드트리아젠(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 산화막(SiO2), 질화막(Si3N4) 중 선택된 어느 하나일 수 있다.
상기 재배선층은 구리(Cu), 구리 합금, 알루미늄(Al) 및 알루미늄 합금 중 선택된 어느 하나로 형성될 수 있다.
상기 제 3 패시베이션층의 두께는 상기 재배선층의 두께보다 두껍게 이루어질 수 있다.
상기 금속층은 구리 또는 니켈로 형성되는 UBM(Under Bumped Metallogy)층일 수 있다. 또한, 상기 금속층에 형성되는 솔더층을 더 포함할 수 있다.
상기 금속층은 금 스터드 범프(Au stud bump)층일 수 있다.
상기 금속층은 ACF(Anisotropic Conductiv Film)층일 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상부면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 제 1 패시베이션층을 갖고, 상기 본드 패드를 관통하는 관통 전극을 갖는 웨이퍼를 구비 하는 웨이퍼 준비 단계; 상기 웨이퍼의 하부면을 식각하여 상기 관통 전극의 단부인 돌출부를 노출시키도록 하는 웨이퍼 백 에칭 단계; 상기 웨이퍼의 하부면에 증착되는 비감광성 수지를 식각하여 상기 돌출부를 노출시키는 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계; 상기 제 2 패시베이션층에 상기 돌출부와 연결되는 재배선층을 형성하는 재배선층 형성 단계; 상기 재배선층에 금속층을 형성하는 금속층 형성 단계; 및 상기 재배선층을 덮도록 상기 제 2 패시베이션층에 증착되는 상기 비감광성 수지를 식각하여 상기 금속층을 노출시키는 제 3 패시베이션층을 형성하는 제 3 패시베이션 형성 단계를 포함하는 것을 특징으로 한다.
상기 웨이퍼 백 에칭 단계는 상기 관통 전극의 돌출부가 5㎛ 내지 50㎛로 노출되도록 상기 웨이퍼의 하부면을 식각하는 것일 수 있다.
상기 웨이퍼 백 에칭 단계는 건식 식각 방법으로 이루어질 수 있다.
상기 웨이퍼 백 에칭 단계는 식각 가스로서 SF6 또는 CF4를 사용할 수 있다.
상기 제 2 패시베이션층 형성 단계에서 상기 비감광성 수지의 식각은 플라즈마 식각 방법에 의해 이루어지며, 상기 제 2 패시베이션층의 두께는 상기 돌출부가 상기 웨이퍼의 하부면으로부터 돌출되는 돌출두께와 동일하게 이루어질 수 있다.
상기 재배선층 형성 단계는 스퍼터링 또는 도금 방법으로 이루어질 수 있다.
상기 금속층 형성 단계는 스퍼터링 또는 도금 방법을 이용하여 상기 재배선층에 UBM(Under Bumped Metallogy)층을 형성하는 것일 수 있다. 또한, 상기 반도체 디바이스의 제조 방법은 상기 금속층에 솔더층을 형성하는 솔더층 형성단계를 더 포함할 수 있다.
상기 금속층 형성 단계는 볼 본딩을 이용하여 상기 재배선층에 금 스터드 범프(Au stud bump)층을 형성하는 것일 수 있다.
상기 금속층 형성 단계는 상기 재배선층에 ACF(Anisotropic Conductiv Film)층을 형성하는 것일 수 있다.
상기 제 3 패시베이션층 형성 단계에서 상기 비감광성 수지의 식각은 플라즈마 식각 방법에 의해 이루어지며, 상기 제 3 패시베이션층의 두께는 상기 재배선층의 두께보다는 두껍고 상기 금속층의 두께보다는 얇게 이루어질 수 있다.
본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 반도체 디바이스의 하부에 위치하는 패시베이션층을 플라즈마 식각 방법을 이용하여 형성함으로써, 노광, 현상, 스트립 단계 등의 복잡한 단계를 필요로 하는 포토 공정을 이용하여 형성하는 경우보다 반도체 디바이스의 전체 제조 공정을 단순화시킬 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 상기 패시베이션층을 플라즈마 식각 방법을 이용하여 형성함으로써, 포토 공정에서 요구하는 큰 정밀도를 요구하지 않아 반도체 디바이스의 전체 제조 시간을 줄일 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스 및 그 제조 방법은 상기 패시베이션층을 플라즈마 식각 방법을 이용하여 형성함으로써, 포토 공정에 사용되는 고가의 장비를 필요로 하지 않아 반도체 디바이스의 전체 제조 비용을 줄일 수 있 다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 제조 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 다수의 본드 패드(120)와 제 1 패시베이션층(130)을 갖는 반도체 다이(110), 관통 전극(140), 제 2 패시베이션층(150), 재배선층(160), 금속층(170), 및 제 3 패시베이션층(180)을 포함하여 이루어질 수 있다.
상기 반도체 다이(110)는 대략 평평한 제 1 면(110a) 및 상기 제 1 면(110a)의 반대면으로서 대략 평평한 제 2 면(110b)을 갖는다. 상기 반도체 다이(110)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되어 있다.
상기 본드 패드(120)는 상기 반도체 다이(110)의 제 1 면(110a)에 다수 형성된다. 상기 본드 패드(120)는 상기 반도체 다이(110)의 내부로 형성될 수 있으나, 설명의 편의를 위해 외부로 돌출된 구조로 도시하였다. 상기 본드 패드(120)는 상기 반도체 다이(110)의 제 1 면(110a) 중 가장 자리 또는 중앙 부분에 형성될 수 있다.
상기 제 1 패시베이션층(130)은 상기 반도체 다이(110)의 제 1 면(110a)에 형성된다. 즉, 상기 제 1 패시베이션층(130)은 상기 반도체 다이(110)의 제 1 면(110a)을 덮도록 형성되며, 상기 반도체 다이(110)에 형성된 본드 패드(120)의 외주연을 덮는다. 상기 제 1 패시베이션층(130)은 반도체 다이(110)의 제 1 면(110a)을 보호하는 역할을 한다. 상기 제 1 패시베이션층(130)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택된 어느 하나의 재질로 형성될 수 있으나, 본 발명의 내용을 상기 재질로서 한정하는 것은 아니다.
상기 관통 전극(140)은 상기 본드 패드(120)와, 상기 반도체 다이(110)의 제 1 면(110a)과 제 2 면(110b)을 수직으로 관통하도록 형성될 수 있다. 이에 따라, 상기 관통 전극(140)은 상기 본드 패드(120)로부터 상기 반도체 다이(110)의 제 2면(110b)에 이르는 전기적인 통로를 형성한다. 상기 관통 전극은 금, 은 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 또한, 별도로 도시하지는 않았지만, 상기 반도체 다이(110)와 관통 전극(140)의 사이에는 절연체가 더 형성되어 반도체 다이(110)와 관통 전극(140) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시킬 수도 있다.
상기 관통 전극(140)은 그 단부에 상기 반도체 다이(110)의 제 2면(110b)으로 노출된 돌출부(141)를 갖는다. 상기 돌출부(141)는 공정 중 웨이퍼 상태인 반도체 다이의 하부를 식각하여 형성된다. 즉, 반도체 다이의 하부를 선택성이 있는 물질로 식각함으로써 상기 관통 전극(140)의 돌출부(141)만을 남길 수 있다. 상기 돌출부(141)가 상기 반도체 다이(110)의 제 2 면(110b)으로부터 돌출되는 돌출두께(Tp)는 예를 들어 5㎛ 내지 50㎛ 일 수 있다. 상기 돌출부(141)의 돌출두께(Tp) 가 5㎛ 미만인 경우, 상기 반도체 다이(110)의 제 2 면(110b)을 매우 얇게 식각하여야 하므로 식각 정도를 제어하기 어렵다. 반면, 상기 돌출부(141)의 돌출두께(Tp)가 50㎛를 초과하는 경우, 상기 돌출부(141)의 형성을 위한 식각 공정 시간이 길어지고, 수직으로 스택되는 반도체 디바이스 간의 간격이 넓어지게 되어 반도체 디바이스의 경박단소화에 제약이 된다.
상기 제 2 패시베이션층(150)은 상기 반도체 다이(110)의 제 2 면(110b)을 덮도록 형성된다. 이때, 상기 제 2 패시베이션층(150)은 상기 관통 전극(140)의 돌출부(141)가 노출되도록 하는 제 1 개구(152)를 가지며, 상기 돌출부(141)의 돌출두께(Tp)와 동일한 두께(Tnp1), 예를 들어 5㎛ 내지 50㎛의 두께를 가진다. 상기 제 2 패시베이션층(150)은 상기 반도체 다이(110)의 제 2 면(110b)을 보호하며, 인접한 상기 돌출부(141)들을 서로 전기적으로 절연하는 역할을 한다. 상기 제 2 패시베이션층(150)은 상기 반도체 다이의 제 2 면(110b)에 비감광성 수지를 도포하고 상기 돌출부(141)가 노출되도록 플라즈마 식각 방법을 이용해 상기 비감광성 수지의 일부를 식각함으로써 형성된다. 여기서, 비감광성 수지는 예를 들어, 폴리이미드(PolyImide), 벤조싸이클로브텐(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole), 비스말레이미드트리아젠(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 산화막(SiO2), 질화막(Si3N4) 중 선택된 어느 하나로 형성될 수 있다. 이와 같이, 상기 제 2 패시베이션층(150)은 플라즈마 식각 방법을 이용하여 비감광성 수지로 형성되어, 노광, 현상 등의 복잡한 단 계를 갖는 포토 공정을 이용하여 고가의 감광성 수지로 형성되는 경우보다 반도체 디바이스의 제조 공정 및 제조 비용을 줄일 수 있다.
상기 재배선층(160)은 상기 제 2 패시베이션층(150)의 제 1 개구(152)를 통해 노출된 상기 돌출부(141)와 전기적으로 연결되도록 상기 제 2 패시베이션층(150)에 형성된다. 상기 재배선층(160)은 다른 반도체 디바이스 또는 전자기기의 마더 보드와의 복잡한 연결 배선 구조에서 솔더 패드 또는 솔더볼이 보다 넓은 패턴에 형성되도록 함으로써, 인접한 솔더 패드 간 또는 인접한 솔더볼 간에 발생될 수 있는 전기적인 단락을 방지할 수 있다. 상기 재배선층(160)은 구리(Cu), 구리 합금, 알루미늄(Al), 및 알루미늄 합금 또는 이에 등가하는 어느 하나의 금속 재질로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다. 이러한 재배선층(160)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다.
상기 금속층(170)은 상기 재배선층(160) 상에 UBM(Under Bumped Metallogy)층으로 형성된다. 상기 금속층(170)은 상기 재배선층(160)으로부터 일정두께로 돌출되게 형성되어, 수직으로 스택된 반도체 디바이스들 간의 전기적인 접속을 용이하게 하는 역할을 한다. 상기 금속층(170)은 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tm)를 가질 수 있다. 상기 금속층(170)은 도면에 하나의 층으로 도시되어 있지만, 크롬/크롬-구리 합금/구리, 티타늄-텅스텐 합금/구리 또는 알루미늄/니켈/구리 등의 다층으로 구성될 수 있다.
상기 제 3 패시베이션층(180)은 상기 재배선층(160)을 덮도록 상기 제 2 패 시베이션층(150)에 형성된다. 이때, 상기 제 3 패시베이션층(180)은 상기 금속층(170)이 노출되도록 제 2 개구(182)를 가지며, 상기 재배선층(160)의 두께(Tr)보다 두껍고 상기 금속층(170)의 두께(Tm)보다 얇은 두께(Tnp2)를 가진다. 상기 제 3 패시베이션층(180)은 상기 재배선층(160)을 보호하며, 인접한 상기 금속층(170)들을 서로 전기적으로 절연하는 역할을 한다. 상기 제 3 패시베이션층(180)은 상기 제 2 패시베이션층(150) 상에 비감광성 수지를 도포하고 상기 금속층(170)이 노출되도록 플라즈마 식각 방법을 이용해 상기 비감광성 수지의 일부를 식각함으로써 형성된다. 여기서, 비감광성 수지는 예를 들어, 폴리이미드(PolyImide), 벤조싸이클로브텐(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole), 비스말레이미드트리아젠(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 산화막(SiO2), 질화막(Si3N4) 중 선택된 어느 하나로 형성될 수 있다. 이와 같이, 상기 제 3 패시베이션층(180)은 플라즈마 식각 방법을 이용하여 비감광성 수지로 형성되어, 노광, 현상 등의 복잡한 단계를 갖는 복잡한 포토 공정을 이용하여 고가의 감광성 수지로 형성되는 경우보다 반도체 디바이스의 제조 단계 및 제조 비용을 줄일 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110)의 제 2 면(110b)을 보호하는 제 2 패시베이션층(150)과 상기 재배선층(160)을 보호하는 제 3 패시베이션층(180)을 플라즈마 식각 방법을 통해 저가의 비감광성 수지로 형성함으로써, 기존에 패시베이션층을 복잡한 포토 공정을 통해 고가의 감광성 수지로 형성하는 경우보다 반도체 디바이스의 제조 단계 및 제조 비용을 줄일 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제조 수율을 높일 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 도 1에 도시된 반도체 디바이스(100)와 비교하여 상기 금속층(170) 상에 형성된 솔더층(290)을 더 포함할 뿐, 동일한 구성요소 및 동일한 작용효과를 갖는다. 따라서, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)에서 도 1의 반도체 디바이스(100)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하기로 하며, 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 다수의 본드 패드(120)와 제 1 패시베이션층(130)을 갖는 반도체 다이(110), 관통 전극(140), 제 2 패시베이션층(150), 재배선층(160), 금속층(170), 제 3 패시베이션층(180), 및 솔더층(290)을 포함하여 이루어질 수 있다.
솔더층(290)은 상기 금속층(170) 상에 형성된다. 상기 솔더층(190)은 반도체 디바이스(200)를 다른 반도체 디바이스에 스택시킬 때 용융되어, 반도체 디바이스 간 전기적 및 기계적 접촉을 용이하게 한다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 도 1에 도시된 반도체 디바이스(100)와 비교하여 금속층(370)이 UBM층으로 이루어지는 대신 ACF(Anisotropic Conductive Film)층으로 이루어졌을 뿐, 동일한 구성요소 및 동일한 작용효과를 갖는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)에서 도 1의 반도체 디바이스(100)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하기로 하며, 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다.
도 3에 도시된 바와 같이, 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)는 다수의 본드 패드(120)와 제 1 패시베이션층(130)을 갖는 반도체 다이(110), 관통 전극(140), 제 2 패시베이션층(150), 재배선층(160), 금속층(370), 및 제 3 패시베이션층(180)을 포함하여 이루어질 수 있다.
상기 금속층(370)은 상기 재배선층(160) 상에 ACF 층으로 형성된다. 상기 금속층(370)은 접속재료에 전도성 입자를 분산시킨 접착제로서 상기 재배선층(160)으로부터 일정두께를 가지고 돌출되어 형성된다. 이러한 금속층(370)은 상·하로 스 택된 반도체 디바이스들 사이에 부착되어, 가열 및 가압에 의해 상·하로 스택된 반도체 디바이스들을 전기적 및 기계적으로 연결하는 역할을 한다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스에 대해 설명하기로 한다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)는 도 1에 도시된 반도체 디바이스(100)와 비교하여 금속층(470)이 UBM층으로 이루어지는 대신 금 스터드 범프(Au stud bump)층으로 이루어졌을 뿐, 동일한 구성요소 및 동일한 작용효과를 갖는다. 따라서, 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)에서 도 1의 반도체 디바이스(100)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하기로 하며, 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다.
상기 금속층(470)은 상기 재배선층(160) 상에 금 스터드 범프(Au stud bump)층으로 형성된다. 상기 금속층(470)은 와이어 본더의 캐필러리를 이용한 와이어 본딩에 의해 상기 재배선층(160)으로부터 소정 두께로 돌출되게 형성되어, 수직으로 스택된 반도체 디바이스들 간의 전기적 및 기계적인 접속을 용이하게 하는 역할을 한다. 즉, 상기 금속층(470)은 골드 와이어가 캐필러리에 의해 재배선층(160)에 볼 본딩 후, 끊어짐으로써 형성된다. 이에 따라, 상기 금속층(470)은 끝단이 대략 뾰 족한 형태를 갖는다.
다음은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 6a 내지 도 6h는 본 발명의 일 실시예에 다른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 준비 단계(S1), 웨이퍼 백 에칭 단계(S2), 제 2 패시베이션층 형성 단계(S3), 재배선층 형성 단계(S4), 금속층 형성 단계(S5) 및 제 3 패시베이션층 형성 단계(S6)를 포함할 수 있다.
도 6a를 참조하면, 웨이퍼 준비 단계(S1)는 대략 평평한 상부면(110a')에 다수의 본드 패드(120)와 상기 본드 패드(120)의 외주연을 덮는 제 1 패시베이션층(130)을 가지며, 상기 본드 패드(120)와 상기 상부면(110a')을 관통되는 관통 전극(140)을 갖는 웨이퍼(110')를 준비하는 단계이다.
도 6b를 참조하면, 웨이퍼 백 에칭 단계(S2)는 웨이퍼(110')의 하부면(110b')을 식각하여 상기 관통 전극(140)의 단부인 돌출부(141)를 노출시키는 단계이다.
상기 웨이퍼 백 에칭 단계(S2)는 상기 웨이퍼(110')의 하부면(110b')을 건식 식각함으로써 이루어질 수 있다. 이 때, 건식 식각을 위한 기체로는 선택성이 좋은 SF6 가스 또는 CF4 가스가 이용될 수 있다. 여기서, 상기 웨이퍼 백 에칭 단계(S2)는 상기 웨이퍼(110')의 하부면(110b')으로부터 돌출되는 상기 돌출부(141)의 돌출두께(Tp)가 예를 들어 5㎛ 내지 50㎛가 되도록 상기 웨이퍼(110')의 하부면(110b')을 식각하도록 이루어질 수 있다.
도 6c 및 도 6d를 참조하면, 상기 제 2 패시베이션층 형성 단계(S3)는 상기 웨이퍼(110')의 하부면(110b')에 증착되는 비감광성 수지(150a)를 식각하여 상기 관통 전극(140)의 상기 돌출부(141)를 노출시키는 제 2 패시베이션층(150)을 형성하는 단계이다.
구체적으로, 도 6c에 도시된 바와 같이, 상기 제 2 패시베이션층 형성 단계(S3)는 상기 관통 전극(140)의 돌출부(141)를 덮도록 상기 비감광성 수지(150a)를 상기 돌출부(141)의 돌출두께(Tp)보다 두꺼운 두께(Tnp1')로 상기 웨이퍼(110')의 하부면(110b')에 증착한다.
그리고, 도 6d에 도시된 바와 같이, 상기 제 2 패시베이션층 형성 단계(S3)는 상기 비감광성 수지(150a)를 플라즈마 식각 방법에 의해 식각함으로써 상기 제 2 패시베이션층(150)을 형성한다. 이때, 상기 제 2 패시베이션층(150)에는 제 1 개구(152)가 형성된다. 여기서, 상기 비감광성 수지(150a)의 식각은 상기 돌출부(141)가 상기 제 2 패시베이션층(150)의 표면으로 노출되도록 이루어진다. 즉, 상기 비감광성 수지(150a)의 식각은 상기 돌출부(141)가 상기 웨이퍼(110')의 하부면(110b')으로부터 돌출되는 돌출두께(Tp)가 상기 제 2 패시베이션층(150)의 두 께(Tnp1)와 동일하게 되도록 이루어진다.
상기 제 2 패시이션층(150)을 형성하기 위해 실시되는 상기 플라즈마 식각 방법은 노광, 현상, 스트립 단계 등의 복잡한 단계를 필요로 하는 포토 공정보다 간단하기 때문에, 반도체 디바이스의 전체 제조 시간을 줄이는데 이점이 있다. 또한, 상기 플라즈마 식각 방법은 포토 공정에서 요구하는 큰 정밀도를 요구하지 않아 반도체 디바이스의 전체 제조 시간을 줄이는데 이점이 있다. 또한, 상기 플라즈마 식각 방법은 포토 공정에 사용되는 고가의 장비를 필요로 하지 않아 반도체 디바이스의 전체 제조 비용을 줄이는데 이점이 있다.
도 6e를 참조하면, 상기 재배선층 형성 단계(S4)는 상기 제 2 패시베이션층(150)에 상기 관통 전극(140)의 돌출부(141)와 연결되는 재배선층(160)을 형성하는 단계이다.
상기 재배선층(160)은 구리(Cu), 구리 합금, 알루미늄(Al), 및 알루미늄 합금 또는 이에 등가하는 어느 하나의 금속 재질로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다. 이러한 재배선층(160)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다.
도 6f를 참조하면, 상기 금속층 형성 단계(S5)는 상기 재배선층(160)에 금속층(170)을 형성하는 단계이다.
상기 금속층(170)은 상기 재배선층(160) 상에 UBM(Under Bumped Metallogy)층으로 형성된다. 상기 금속층(170)은 상기 재배선층(160)으로부터 일정두께, 구체적으로 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tm)를 가지고 돌출되게 형 성되어, 수직으로 스택된 반도체 디바이스들 간의 전기적인 접속을 용이하게 하는 역할을 한다. 상기 금속층(170)은 도면에 하나의 층으로 도시되어 있지만, 크롬/크롬-구리 합금/구리, 티타늄-텅스텐 합금/구리 또는 알루미늄/니켈/구리 등의 다층으로 구성될 수 있으며, 본 발명에서 이를 한정하지는 않는다. 이러한 금속층(170)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다.
도 6g 및 도 6h를 참조하면, 상기 제 3 패시베이션층 형성 단계(S6)는 상기 재배선층(160)을 덮도록 상기 제 2 패시베이션층(150)에 증착되는 비감광성 수지(180a)를 식각하여 상기 금속층(170)을 노출시키는 제 3 패시베이션층(180)을 형성하는 단계이다.
구체적으로, 도 6g에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S6)는 상기 재배선층(160)을 덮도록 상기 비감광성 수지(180a)를 상기 재배선층(160)의 두께(Tr)보다 두껍고 상기 금속층(170)의 두께(Tm)보다 얇은 두께(Tnp2)로 상기 제 2 패시베이션층(150)에 증착한다. 이때, 상기 비감광성 수지(180a)는 상기 금속층(170)의 하부 표면에 증착되어 진다.
그리고, 도 6h에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S6)는 상기 비감광성 수지(180a)를 플라즈마 식각 방법에 의해 식각함으로써 상기 제 3 패시베이션층(180)을 형성한다. 이때, 상기 제 3 패시베이션층(180)에는 제 2 개구(182)가 형성된다. 여기서, 상기 비감광성 수지(180a)의 식각은 상기 금속층(170)의 일부가 상기 제 3 패시베이션층(180)의 표면으로 노출되도록 이루어진 다. 즉, 상기 비감광성 수지(180a)의 식각은 상기 금속층(170)의 하부 표면에 증착된 비감광성 수지(180a)가 제거되도록 이루어진다.
그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 일 실시예에 사용되는 반도체 다이(110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 제조될 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 상기 관통 전극(140)의 돌출부(141)를 노출시키는 상기 제 2 패시베이션층(150)과 상기 금속층(170)을 노출시키는 상기 제 3 패시베이션층(180)을 플라즈마 식각 방법을 이용하여 형성함으로써, 노광, 현상, 스트립 단계 등의 복잡한 단계를 필요로 하는 포토 공정을 이용하는 경우보다 반도체 디바이스의 전체 제조 공정을 단순화시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 상기 제 2 패시베이션층(150)과 상기 제 3 패시베이션층(180)을 플라즈마 식각 방법을 이용하여 형성함으로써, 포토 공정에서 요구하는 큰 정밀도를 요구하지 않아 반도체 디바이스의 전체 제조 시간을 줄일 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법은 상기 제 2 패시베이션층(150)과 상기 제 3 패시베이션층(180)을 플라즈마 식각 방법을 이용하여 형성함으로써, 포토 공정에 사용되는 고가의 장비를 필요로 하지 않아 반도체 디바이스의 전체 제조 비용을 줄일 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하기로 한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 8 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 준비 단계(S1), 웨이퍼 백 에칭 단계(S2), 제 2 패시베이션층 형성 단계(S3), 재배선층 형성 단계(S4), 금속층 형성 단계(S5), 솔더층 형성 단계(S16), 및 제 3 패시베이션층 형성 단계(S17)를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 비교하여 솔더층 형성 단계(S16)를 더 포함한다는 점만 차이가 있을 뿐 작용효과는 동일하다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 차이가 있는 솔더층 형성 단계(S16) 및 상기 솔더층 형성 단계(S16) 이후의 공정인 제 3 패시베이션층 형성 단계(S17)에 대해서만 설명하기로 하고 중복된 설명은 생략하기로 한다.
도 8을 참조하면, 상기 솔더층 형성 단계(S16)는 상기 금속층(170)에 솔더층(290)을 형성하는 단계이다.
상기 솔더층(290)은 하나의 반도체 디바이스를 다른 반도체 디바이스에 스택 시킬 때 용융되어, 반도체 디바이스 간 전기적 및 기계적 접촉을 용이하게 한다. 이러한 솔더층(290)은 주석으로 형성될 수 있다. 또한, 상기 솔더층(290)는 무전해 주석 도금 방법을 이용하여 형성될 수 있다.
도 9 및 도 10을 참조하면, 상기 제 3 패시베이션층 형성 단계(S17)는 상기 재배선층(160)을 덮도록 상기 제 2 패시베이션층(150)에 증착되는 비감광성 수지(180b)를 식각하여 상기 금속층(170)을 노출시키는 제 3 패시베이션층(180)을 형성하는 단계이다.
구체적으로, 도 9에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S17)는 상기 재배선층(160)을 덮도록 비감광성 수지(180b)를 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tnp2)로 상기 제 2 패시베이션층(150)에 증착한다. 이때, 상기 비감광성 수지(180b)는 상기 솔더층(290)의 하부 표면에 증착되어 진다.
그리고, 도 10에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S17)는 상기 비감광성 수지(180b)를 플라즈마를 식각 방법에 의해 식각함으로써 상기 제 3 패시베이션층(180)을 형성한다. 이때, 상기 제 3 패시베이션층(180)에는 제 2 개구(182)가 형성된다. 여기서, 상기 비감광성 수지(180b)의 식각은 상기 솔더층(290)의 일부가 상기 제 3 패시베이션층(180)의 표면으로 노출되도록 이루어진다. 즉, 상기 비감광성 수지(180b)의 식각은 상기 솔더층(290)의 하부 표면에 증착된 상기 비감광성 수지(180b)를 제거하도록 이루어진다.
그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110') 를 낱개로 소잉(sawing)하여 본 발명의 다른 실시예에 사용되는 반도체 다이(110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 일 실시예에 따른 반도체 디바이스(200)가 제조될 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하기로 한다.
도 11은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 12 내지 도 14는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 준비 단계(S1), 웨이퍼 백 에칭 단계(S2), 제 2 패시베이션층 형성 단계(S3), 재배선층 형성 단계(S4), 금속층 형성 단계(S25) 및 제 3 패시베이션층 형성 단계(S26)를 포함할 수 있다.
본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 본 발명의 일 실시예에 따른 플라즈마 표시 장치의 제조 방법과 비교하여 금속층 형성 단계(S25)에서 상기 금속층(370)을 UBM층 대신 ACF층으로 형성하는 것만 다를 뿐 작용효과는 동일하다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 차이가 있는 금속층 형성 단계(S25) 및 상기 금속층 형성 단계(S25) 이후의 공정인 제 3 패시베이션층 형성 단계(S26)에 대해서만 설명하기로 하고 중복된 설 명은 생략하기로 한다.
도 12를 참조하면, 상기 금속층 형성 단계(S25)는 상기 재배선층(160)에 금속층(370)을 형성하는 단계이다.
상기 금속층(370)은 상기 재배선층(160) 상에 ACF(Anisotropic Conductive Film)층으로 형성된다. 상기 금속층(370)은 접속재료에 전도성 입자를 분산시킨 접착제로서 상기 재배선층(160)으로부터 일정두께를 가지고 돌출되어 형성된다. 이러한 금속층(370)은 상·하로 스택된 반도체 디바이스들 사이에 부착되어, 가열 및 가압에 의해 상·하로 스택된 반도체 디바이스들을 전기적 및 기계적으로 연결하는 역할을 한다.
도 13 및 도 14를 참조하면, 상기 제 3 패시베이션층 형성 단계(S26)는 상기 재배선층(160)을 덮도록 상기 제 2 패시베이션층(150)에 증착되는 비감광성 수지(180a)를 식각하여 상기 금속층(370)을 노출시키는 제 3 패시베이션층(180)을 형성하는 단계이다.
구체적으로, 도 13에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S26)는 상기 재배선층(160)을 덮도록 상기 비감광성 수지(180a)를 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tnp2)로 상기 제 2 패시베이션층(150)에 증착한다. 이때, 상기 비감광성 수지(180a)는 상기 금속층(370)의 하부 표면에 증착되어 진다.
그리고, 도 14에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S26)는 상기 비감광성 수지(180a)를 플라즈마 식각 방법에 의해 식각함으로써 상기 제 3 패시베이션층(180)을 형성한다. 이때, 상기 제 3 패시베이션층(180)에는 제 2 개구(182)가 형성된다. 여기서, 상기 비감광성 수지(180a)의 식각은 상기 금속층(370)의 일부가 상기 제 3 패시베이션층(180)의 표면으로 노출되도록 이루어진다. 즉, 상기 비감광성 수지(180a)의 식각은 상기 금속층(370)의 하부 표면에 증착된 상기 비감광성 수지(180a)를 제거하도록 이루어진다.
그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 일 실시예에 사용되는 반도체 다이(110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(300)가 제조될 수 있다.
다음은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법에 대하여 설명하기로 한다.
도 15는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 16 내지 도 18은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 웨이퍼 준비 단계(S1), 웨이퍼 백 에칭 단계(S2), 제 2 패시베이션층 형성 단계(S3), 재배선층 형성 단계(S4), 금속층 형성 단계(S35) 및 제 3 패시베이션층 형성 단계(S36)를 포함할 수 있다.
본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법은 본 발명의 일 실시예에 따른 플라즈마 표시 장치의 제조 방법과 비교하여 금속층 형성 단계(S35)에서 상기 금속층(470)을 UBM층 대신 금 스터드 범프(Au stud bump)층으로 형성하는 것만 다를 뿐 작용효과는 동일하다. 이에 따라, 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법에서는 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 제조 방법과 차이가 있는 금속층 형성 단계(S35) 및 상기 금속층 형성 단계(S35) 이후의 공정인 제 3 패시베이션층 형성 단계(S36)에 대해서만 설명하기로 하고 중복된 설명은 생략하기로 한다.
도 16을 참조하면, 상기 금속층 형성 단계(S35)는 상기 재배선층(160)에 금속층(470)을 형성하는 단계이다.
상기 금속층(470)은 상기 재배선층(160) 상에 금 스터드 범프(Au stud bump)층으로 형성된다. 상기 금속층(470)은 캐필러리를 이용한 와이어 본딩에 의해 상기 재배선층(160)으로부터 소정 두께로 돌출되게 형성되어, 수직으로 스택된 반도체 디바이스들 간의 전기적 및 기계적인 접속을 용이하게 하는 역할을 한다.
도 17 및 도 18를 참조하면, 상기 제 3 패시베이션층 형성 단계(S36)는 상기 재배선층(160)을 덮도록 상기 제 2 패시베이션층(150)에 증착되는 비감광성 수지(180a)를 식각하여 상기 금속층(470)을 노출시키는 제 3 패시베이션층(180)을 형성하는 단계이다.
구체적으로, 도 17에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S36)는 상기 재배선층(160)을 덮도록 상기 비감광성 수지(180a)를 상기 재배선층(160)의 두께(Tr)보다 두꺼운 두께(Tnp2)로 상기 제 2 패시베이션층(150)에 증착 한다. 이때, 상기 비감광성 수지(180a)는 상기 금속층(470)의 하부 표면에 증착되어 진다.
그리고, 도 18에 도시된 바와 같이, 상기 제 3 패시베이션층 형성 단계(S36)는 상기 비감광성 수지(180a)를 플라즈마 식각 방법에 의해 식각함으로써 상기 제 3 패시베이션층(180)을 형성한다. 이때, 상기 제 3 패시베이션층(180)에는 제 2 개구(182)가 형성된다.여기서, 상기 비감광성 수지(180a)의 식각은 상기 금속층(470)의 일부가 상기 제 3 패시베이션층(180)의 표면으로 노출되도록 이루어진다. 즉, 상기 비감광성 수지(180a)의 식각은 상기 금속층(470)의 하부 표면에 증착된 상기 비감광성 수지(180a)가 제거되도록 이루어진다.
그리고 별도로 도시하지 않았지만, 이후 블레이드를 통해 상기 웨이퍼(110')를 낱개로 소잉(sawing)하여 본 발명의 일 실시예에 사용되는 반도체 다이(110)가 형성될 수 있다. 상기와 같이 하여 본 발명의 또다른 실시예에 따른 반도체 디바이스(400)가 제조될 수 있다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 3은 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 또다른 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 다른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 12 내지 도 14는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 15는 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 16 내지 도 18은 본 발명의 또다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200, 300, 400: 반도체 디바이스 110: 반도체 다이
120: 본드 패드 130: 제 1 패시베이션층
140: 관통 전극 150: 제 2 패시베이션층
160: 재배선층 170, 370, 470: 금속층
180: 제 3 패시베이션층 290: 솔더층

Claims (22)

  1. 평평한 제 1 면 및 상기 제 1 면의 반대면인 평평한 제 2 면을 가지며, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드의 외주연을 덮는 제 1 패시베이션층을 가지는 반도체 다이;
    상기 본드 패드와 상기 제 1 면과 상기 제 2 면을 수직으로 관통하며, 상기 제 2 면으로 돌출되는 돌출부를 갖는 관통 전극;
    상기 제 2 면을 덮되 상기 돌출부가 노출되도록 제 1 개구를 가지며, 비감광성 수지로 형성되는 제 2 패시베이션층;
    상기 제 1 개구를 통해 노출된 상기 돌출부와 연결되도록 상기 제 2 패시베이션층에 형성되는 재배선층;
    상기 재배선층에 형성되는 금속층; 및
    상기 재배선층을 덮도록 상기 제 2 패시베이션층에 형성되되 상기 금속층이 노출되도록 제 2 개구를 가지며, 상기 비감광성 수지로 형성된 제 3 패시베이션층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 돌출부의 돌출두께는 5㎛ 내지 50㎛인 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 2 패시베이션층의 두께는 상기 돌출부가 상기 반도체 다이의 제 2 면으로부터 돌출되는 돌출두께와 동일한 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 관통 전극은 금, 은 및 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 비감광성 수지는 폴리이미드(PolyImide), 벤조싸이클로브텐(Benzo Cyclo Butene), 폴리벤즈옥사졸(Poly Benz Oxazole), 비스말레이미드트리아젠(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 산화막(SiO2), 질화막(Si3N4) 중 선택된 어느 하나인 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 재배선층은 구리(Cu), 구리 합금, 알루미늄(Al) 및 알루미늄 합금 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 3 패시베이션층의 두께는 상기 재배선층의 두께보다 두꺼운 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 금속층은 구리 또는 니켈로 형성되는 UBM(Under Bumped Metallogy)층인 것을 특징으로 하는 반도체 디바이스
  9. 제 8 항에 있어서,
    상기 금속층에 형성되는 솔더층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 금속층은 금 스터드 범프(Au stud bump)층인 것을 특징으로 하는 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 금속층은 ACF(Anisotropic Conductiv Film)층인 것을 특징으로 하는 반도체 디바이스.
  12. 상부면에 다수의 본드 패드와 상기 본드 패드의 외주연을 덮는 제 1 패시베이션층을 갖고, 상기 본드 패드를 관통하는 관통 전극을 갖는 웨이퍼를 구비하는 웨이퍼 준비 단계;
    상기 웨이퍼의 하부면을 식각하여 상기 관통 전극의 단부인 돌출부를 노출시키도록 하는 웨이퍼 백 에칭 단계;
    상기 웨이퍼의 하부면에 증착되는 비감광성 수지를 식각하여 상기 돌출부를 노출시키는 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계;
    상기 제 2 패시베이션층에 상기 돌출부와 연결되는 재배선층을 형성하는 재배선층 형성 단계;
    상기 재배선층에 금속층을 형성하는 금속층 형성 단계; 및
    상기 재배선층을 덮도록 상기 제 2 패시베이션층에 증착되는 상기 비감광성 수지를 식각하여 상기 금속층을 노출시키는 제 3 패시베이션층을 형성하는 제 3 패시베이션 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 12 항에 있어서,
    상기 웨이퍼 백 에칭 단계는 상기 관통 전극의 돌출부가 5㎛ 내지 50㎛로 노출되도록 상기 웨이퍼의 하부면을 식각하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 12 항에 있어서,
    상기 웨이퍼 백 에칭 단계는 건식 식각 방법으로 이루어지는 것을 특징으로하는 반도체 디바이스의 제조 방법.
  15. 제 12 항에 있어서,
    상기 웨이퍼 백 에칭 단계는 식각 가스로서 SF6 또는 CF4를 사용하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 12 항에 있어서,
    상기 제 2 패시베이션층 형성 단계에서 상기 비감광성 수지의 식각은 플라즈마 식각 방법에 의해 이루어지며,
    상기 제 2 패시베이션층의 두께는 상기 돌출부가 상기 웨이퍼의 하부면으로부터 돌출되는 돌출두께와 동일한 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 12 항에 있어서,
    상기 재배선층 형성 단계는 스퍼터링 또는 도금 방법으로 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 12 항에 있어서,
    상기 금속층 형성 단계는 스퍼터링 또는 도금 방법을 이용하여 상기 재배선층에 UBM(Under Bumped Metallogy)층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제 18 항에 있어서,
    상기 금속층에 솔더층을 형성하는 솔더층 형성단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 12 항에 있어서,
    상기 금속층 형성 단계는 볼 본딩을 이용하여 상기 재배선층에 금 스터드 범프(Au stud bump)층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제 12 항에 있어서,
    상기 금속층 형성 단계는 상기 재배선층에 ACF(Anisotropic Conductiv Film)층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 12 항에 있어서,
    상기 제 3 패시베이션층 형성 단계에서 상기 비감광성 수지의 식각은 플라즈마 식각 방법에 의해 이루어지며,
    상기 제 3 패시베이션층의 두께는 상기 재배선층의 두께보다는 두껍고 상기 금속층의 두께보다는 얇은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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* Cited by examiner, † Cited by third party
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JP2001127243A (ja) * 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
JP4533283B2 (ja) * 2005-08-29 2010-09-01 新光電気工業株式会社 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9052453B2 (en) 2010-12-21 2015-06-09 Samsung Display Co., Ltd. Display substrate, method of manufacturing the same, and display panel having the same
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