TWI449144B - 半導體封裝件及其基板 - Google Patents

半導體封裝件及其基板 Download PDF

Info

Publication number
TWI449144B
TWI449144B TW101105026A TW101105026A TWI449144B TW I449144 B TWI449144 B TW I449144B TW 101105026 A TW101105026 A TW 101105026A TW 101105026 A TW101105026 A TW 101105026A TW I449144 B TWI449144 B TW I449144B
Authority
TW
Taiwan
Prior art keywords
insulating protective
layer
protective layer
opening
metal layer
Prior art date
Application number
TW101105026A
Other languages
English (en)
Other versions
TW201336034A (zh
Inventor
孫崧桓
張家豪
張辰安
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW101105026A priority Critical patent/TWI449144B/zh
Publication of TW201336034A publication Critical patent/TW201336034A/zh
Application granted granted Critical
Publication of TWI449144B publication Critical patent/TWI449144B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

半導體封裝件及其基板
本發明係關於半導體封裝件及其基板，特別是關於一種提升可靠度之半導體封裝件及其基板。
相較於打線接合(Wire Bond)技術，覆晶封裝(Flip Chip Package)之特徵在於半導體晶片與封裝基板間的電性連接係透過銲錫凸塊而非一般之金線。目前半導體晶片的表面上具有銲墊(electronic pad)，而封裝基板亦具有相對應的電性接觸墊，在該半導體晶片與封裝基板之間可以適當地設置銲錫凸塊，使該半導體晶片係以作用面朝下的模式設置於該封裝基板上，其中，該銲錫凸塊提供該半導體晶片與該封裝基板間的電性輸入/輸出(I/O)以及機械性的連接。
於一般覆晶製程中，會先於該半導體晶片之電極墊上形成導電凸塊，且於該封裝基板之電性接觸墊上形成金屬凸塊，再藉由兩凸塊相接而利於半導體晶片與封裝基板兩者之對位接合；接著，在足以使該導電凸塊熔融之回銲(solder reflow)溫度條件下，將導電凸塊銲接至相對應之封裝基板之電性接觸墊上之金屬凸塊，從而形成銲錫凸塊。之後，再使用底膠以實現半導體晶片與封裝基板的耦合，以確保半導體晶片與封裝基板兩者之電性連接的完整性與可靠性。
請參閱第1A至1F圖，係為習知半導體晶圓1之製法之剖面示意圖。
如第1A圖所示，形成一絕緣層10於一具有複數銲墊100之基板本體1a上，且該絕緣層10外露各該銲墊100。
如第1B圖所示，形成一第一絕緣保護層11於該絕緣層10上，且形成複數第一開孔110於該第一絕緣保護層11上，以令各該銲墊100對應外露於各該第一開孔110。
如第1C圖所示，形成金屬層12於該第一開孔110中之銲墊100上且延伸至該第一絕緣保護層11之表面上。其中，該金屬層12可依序分為鈦層120與銅層121。
如第1D圖所示，形成一第二絕緣保護層13於該金屬層12上，且該第二絕緣保護層13形成有第二開孔130上，使該第二絕緣保護層13呈甜甜圈形狀，且令該金屬層12外露於該第二開孔130。
如第1E圖所示，形成光阻層14於該第二絕緣保護層13上，且該光阻層14形成有開口140以外露該第二開孔130中之金屬層12。接著，電鍍形成一導電凸塊15於各該開口140中之金屬層12上。
如第1F圖所示，移除該光阻層14及其下之金屬層12，並進行切單製程，以將該半導體晶圓1切割為複數個半導體晶片。接著，回銲該導電凸塊15，使該半導體晶片藉由該導電凸塊15’覆晶結合於一封裝基板(圖未示)上。
惟，習知半導體晶圓1中，該第一絕緣保護層11之佔用面積與該第二絕緣保護層13之佔用面積相差過大，因而容易發生應力不均之現象，導致該第二絕緣保護層13發生剝落。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之缺失，本發明係提供一種半導體基板，係包括：基板本體，係具有複數銲墊；第一絕緣保護層，係形成於該基板本體上，且該第一絕緣保護層定義有複數對應該銲墊之開孔區，各該開孔區內之第一絕緣保護層上形成有用以外露出該銲墊之第一開孔，並於各該開孔區外之第一絕緣保護層表面上形成有凹槽，以令該凹槽圍繞該開口區內之第一開孔；金屬層，係形成於該第一絕緣保護層之開孔區上並延伸至外露於各該第一開孔中之銲墊上；第二絕緣保護層，係形成於該金屬層上，且形成有複數第二開孔，以令該金屬層之部分表面外露於該第二開孔；以及複數導電凸塊，係設於外露於該第二開孔中之金屬層上。
本發明復提供一種半導體基板，係包括：基板本體；線路增層結構，係設於該基板本體上，該線路增層結構具有複數銲墊；第一絕緣保護層，係形成於該線路增層結構上，且該第一絕緣保護層定義有複數對應該銲墊之開孔區，各該開孔區內之第一絕緣保護層上形成有用以外露出該銲墊之第一開孔，並於各該開孔區外之第一絕緣保護層表面上形成有凹槽，以令該凹槽圍繞該開口區內之第一開孔；金屬層，係形成於該第一絕緣保護層之開孔區上並延伸至外露於各該第一開孔中之銲墊上；第二絕緣保護層，係形成於該金屬層上，且形成有複數第二開孔，以令該金屬層之部分表面外露於該第二開孔；以及複數導電凸塊，係設於外露於該第二開孔中之金屬層上。
本發明再提供一種半導體封裝件，係包括：基板本體，係具有複數銲墊；第一絕緣保護層，係形成於該基板本體上，且該第一絕緣保護層定義有複數對應該銲墊之開孔區，各該開孔區內之第一絕緣保護層上形成有用以外露出該銲墊之第一開孔，並於各該開孔區外之第一絕緣保護層表面上形成有凹槽，以令該凹槽圍繞該開口區內之第一開孔；金屬層，係形成於該第一絕緣保護層之開孔區上並延伸至外露於各該第一開孔中之銲墊上；第二絕緣保護層，係形成於該金屬層上，且形成有複數第二開孔，以令該金屬層之部分表面外露於該第二開孔；複數導電凸塊，係設於外露於各該第二開孔中之金屬層上；封裝基板，係結合於該導電凸塊上；以及膠體，係形成於該第一絕緣保護層與該封裝基板之間，以包覆該導電凸塊，部分該膠體並形成於該凹槽中。
本發明又提供一種半導體封裝件，係包括：基板本體；線路增層結構，係設於該基板本體上，該線路增層結構具有複數銲墊；第一絕緣保護層，係形成於該線路增層結構上，且該第一絕緣保護層定義有複數對應該銲墊之開孔區，各該開孔區內之第一絕緣保護層上形成有用以外露出該銲墊之第一開孔，並於各該開孔區外之第一絕緣保護層表面上形成有凹槽，以令該凹槽圍繞該開口區內之第一開孔；金屬層，係形成於該第一絕緣保護層之開孔區上並延伸至外露於各該第一開孔中之銲墊上；第二絕緣保護層，係形成於該金屬層上，且形成有複數第二開孔，以令該金屬層之部分表面外露於該第二開孔；複數導電凸塊，係設於外露於各該第二開孔中之金屬層上；封裝基板，係結合於該導電凸塊上；以及膠體，係形成於該第一絕緣保護層與該封裝基板之間，以包覆該導電凸塊，部分該膠體並形成於該凹槽中。
前述之半導體封裝件及其基板中，該線路增層結構可具有至少一介電層、形成於該介電層上之線路層、及形成於該介電層中且電性連接該線路層之複數導電盲孔，且該線路層具有該銲墊，該第一絕緣保護層則形成於該線路層及該介電層上。
前述之半導體封裝件及其基板中，該基板本體上可形成有絕緣層。
前述之半導體封裝件及其基板中，該金屬層可包含第一金屬層及第二金屬層，該第一金屬層係部份埋設於該第一絕緣保護層中，而該第二金屬層則形成於該第一金屬層上。
另外，前述之半導體封裝件及其基板中，該第二開孔之孔徑可小於該開孔區之投影寬度。
由上可知，本發明半導體封裝件及其基板，主要藉由在該開孔區外之周圍形成凹槽，亦即於該導電凸塊周圍之第一絕緣保護層表面上形成該凹槽，使該開孔區內之第一絕緣保護層與第二絕緣保護層之佔用面積差距減少，以避免因應力不均而使該第二絕緣保護層剝落之問題發生。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A至2F圖，係為本發明之半導體基板2之製法之第一實施例之剖面示意圖。
如第2A圖所示，形成一絕緣層20於一具有複數第一銲墊200之基板本體2a上，且該絕緣層20外露各該第一銲墊200。
於本實施例中，該基板本體2a係為晶圓，而於其他實施例中，該基板本體2a亦可為矽基板或玻璃基板。
再者，形成該第一銲墊200之材質可為鋁材，且形成該絕緣層20之材質可為氮化矽(SiN)或矽的氧化合物(SiOx )以作為鈍化層(passivation layer)。
又，因於各該第一銲墊200上所進行之製程相同，故圖式中僅以單一第一銲墊200作表示。
如第2B圖所示，形成一第一絕緣保護層21於該絕緣層20上，且該第一絕緣保護層21之表面定義有對應該第一銲墊200之開孔區A。
接著，可透過微影製程形成複數第一開孔210於該第一絕緣保護層21之開孔區A內，以令各該第一銲墊200對應外露於各該第一開孔210。同時，形成凹槽211於該第一絕緣保護層21之開孔區A外，使該第一絕緣保護層21呈甜甜圈形狀，令該凹槽211圍繞該第一開孔210。
於本實施例中，形成該第一絕緣保護層21之材質可為聚亞醯胺(Polyimide,PI)、苯環丁烯(Benezocy-clobutene,BCB)或聚苯噁唑(Polybenzoxazole,PBO)。
再者，該開孔區A之範圍可依需求作變化，大約位於該第一銲墊200之位置周圍或該凹槽211所圍繞之區域內。其中，該凹槽211可以為連續之溝槽或不連續之溝槽。該凹槽之狀可以是圓形、方形或多邊形，且可以複數個凹槽211呈同心圓方式設置。
如第2C圖所示，形成金屬層22於該第一開孔210中之第一銲墊200上且延伸至該第一絕緣保護層21之開孔區A表面上，並延伸至開孔區A外之第一絕緣保護層21表面上。
於本實施例中，該金屬層22係作為凸塊底下金屬層(under bump metallization,UBM)，而可分為第一金屬層220與第二金屬層221。其中，形成該第一金屬層220之材質可為鈦(Ti)，而形成該第二金屬層221之材質可為銅(Cu)。
如第2D圖所示，形成一第二絕緣保護層23於該開孔區A之金屬層22上，且該第二絕緣保護層23形成有第二開孔230上，使該第二絕緣保護層23呈甜甜圈形狀，且令該金屬層22之部分表面外露於該第二開孔230。
於本實施例中，該金屬層22亦可作為後述電鍍金屬材料所需之電流傳導路徑，且形成該第二絕緣保護層23之材質可為聚亞醯胺(Polyimide,PI)、苯環丁烯(Benezocy-clobutene,BCB)或聚苯噁唑(Polybenzoxazole,PBO)。
再者，該第二開孔230之孔徑d小於該開孔區A之投影寬度(即圖中標號A之寬度)或第一開孔210之孔徑D。
如第2E圖所示，形成光阻層24於該第二絕緣保護層23上，且該光阻層24形成有開口240以外露該第二開孔230中之金屬層22。接著，電鍍形成一導電凸塊25於該開口240中之金屬層22上。
於本實施例中，形成該導電凸塊25之材質可為銲錫材料。
如第2F圖所示，移除該光阻層24及其下之金屬層22，以外露出凹槽211，而形成導電凸塊25周圍具有凹槽211之半導體基板2。
本發明之製法，主要藉由該第一絕緣保護層21在該開孔區A外圍形成凹槽211，使該第一絕緣保護層21與第二絕緣保護層23均呈甜甜圈形狀，因而該開孔區A內之第一絕緣保護層21與第二絕緣保護層23之佔用面積係約略相等，故相較於習知技術，本發明之製法可使導電凸塊25下方之第一與第二絕緣保護層21,23之應力均勻分散，以避免發生第二絕緣保護層23剝落之問題。
另外，如第2F’圖所示，係為本發明之半導體基板2’之製法之第二實施例之剖面示意圖。本實施例與第一實施例之差異僅在增設線路增層結構，其他相關製程均大致相同，故不再贅述。
於本實施例中，該基板本體2a上係具有至少一第一銲墊200，且該絕緣層20形成於該基板本體2a上並外露各該第一銲墊200，而於該絕緣層20上形成有一線路增層結構26。
再者，該線路增層結構26具有至少一介電層260、形成於該介電層260上之線路層261、及形成於該介電層260中且電性連接該線路層261與第一銲墊200之複數導電盲孔262，又該線路層261具有第二銲墊263，而該第一絕緣保護層21係形成於該介電層260與該線路層261上，以令該第二銲墊263對應外露於該第一絕緣保護層21之第一開孔210。
又，後續製作導電凸塊25’之製程可參考第一實施例之第2C至2F圖之步驟，故不再贅述。
請參閱第3圖，係接續第2F圖進行切單製程，以將該半導體基板2切割為複數個半導體晶片，並回銲該導電凸塊25，使該半導體晶片藉由該導電凸塊25’覆晶結合於一封裝基板30上，且形成膠體31於該第一絕緣保護層21與該封裝基板30之間，以作為底膠且包覆該導電凸塊25’，而部分膠體31係形成於該凹槽211中，以形成一半導體封裝件3。
本發明提供一種半導體基板2，係包括：具有第一銲墊200之基板本體2a、形成於該基板本體2a上之第一絕緣保護層21、形成於該第一銲墊200上之金屬層22、形成於該金屬層22上之第二絕緣保護層23、以及設於該金屬層22上之導電凸塊25’。
所述之第一絕緣保護層21之表面定義有對應該第一銲墊200之開孔區A，於該開孔區A內之第一絕緣保護層21表面上形成有第一開孔210，令該第一銲墊200外露於該第一開孔210，而於該開孔區A外之第一絕緣保護層21表面上形成有凹槽211，令該凹槽211圍繞該第一開孔210。
所述之金屬層22係形成於該第一開孔210中之第一銲墊200上，且延伸至該第一絕緣保護層21之開孔區A表面上。其中，該金屬層22包含結合該第一絕緣保護層21之第一金屬層220及形成於該第一金屬層220上之第二金屬層221。
所述之第二絕緣保護層23係形成於該第二金屬層221上，且形成有第二開孔230，以令該第二金屬層221之部分表面外露於該第二開孔230。
所述之導電凸塊25’係設於該第二開孔230中之第二金屬層221上。
於一實施例中，所述之基板本體2a具有一絕緣層20，且該第一絕緣保護層21形成於該絕緣層20上。
於另一實施例中，該基板本體2’復具有線路增層結構26，其設於該基板本體2a與第一絕緣保護層21之間，且該線路增層結構26具有至少一介電層260、形成於該介電層260上之線路層261、及形成於該介電層260中且電性連接該線路層261之導電盲孔262，又該線路層261具有第二銲墊263，而該第一絕緣保護層21係形成於該介電層260與該線路層261上，以令該第二銲墊263對應外露於該第一絕緣保護層21之第一開孔210，俾供該金屬層22及其上結構形成於該第二銲墊263上，如第2F’圖所示。
綜上所述，本發明之半導體封裝件及其基板，係藉由在該導電凸塊周圍之第一絕緣保護層表面上形成凹槽，使該導電凸塊下方之第一絕緣保護層與第二絕緣保護層之佔用面積差距不大，故可避免第二絕緣保護層剝落，因而能有效達到提升可靠度之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1．．．半導體晶圓
1a,2a,2a’．．．基板本體
10,20．．．絕緣層
100．．．銲墊
11,21．．．第一絕緣保護層
110,210．．．第一開孔
12,22．．．金屬層
120．．．鈦層
121．．．銅層
13,23．．．第二絕緣保護層
130,230．．．第二開孔
14,24．．．光阻層
140,240．．．開口
15,15’,25,25’．．．導電凸塊
2,2’．．．半導體基板
200．．．第一銲墊
211．．．凹槽
220．．．第一金屬層
221．．．第二金屬層
26．．．線路增層結構
260．．．介電層
261．．．線路層
262．．．導電盲孔
263．．．第二銲墊
3．．．半導體封裝件
30．．．封裝基板
31．．．膠體
A．．．開孔區
D,d．．．孔徑
第1A至1F圖係為習知具有導電凸塊之半導體晶圓之剖面示意圖；
第2A至2F圖係為本發明之半導體基板之製法之第一實施例之剖面示意圖；
第2F’圖係為本發明之半導體基板之製法之第二實施例之剖面示意圖；以及
第3圖係為依第2F圖所形成之半導體封裝件之剖面示意圖。
2．．．半導體基板
2a．．．基板本體
20．．．絕緣層
200．．．第一銲墊
21．．．第一絕緣保護層
210．．．第一開孔
211．．．凹槽
22．．．金屬層
220．．．第一金屬層
221．．．第二金屬層
23．．．第二絕緣保護層
230．．．第二開孔
25’．．．導電凸塊
A．．．開孔區

Claims (12)

  1. 一種半導體基板，係包括：基板本體，係具有複數銲墊；第一絕緣保護層，係形成於該基板本體上，且該第一絕緣保護層定義有複數對應該銲墊之開孔區，各該開孔區內之第一絕緣保護層上形成有用以外露出該銲墊之第一開孔，並於各該開孔區外之第一絕緣保護層表面上形成有凹槽，以令該凹槽圍繞該開孔區內之第一開孔；金屬層，係形成於該第一絕緣保護層之開孔區上並延伸至外露於各該第一開孔中之銲墊上；第二絕緣保護層，係形成於該金屬層上，且形成有複數第二開孔，以令該金屬層之部分表面外露於該第二開孔，其中，該開孔區內之第一絕緣保護層係對應該金屬層上之第二絕緣保護層，且該開孔區內之第一絕緣保護層之佔用面積係大約等於該金屬層上之第二絕緣保護層之佔用面積；以及複數導電凸塊，係設於外露於該第二開孔中之金屬層上。
  2. 一種半導體基板，係包括：基板本體；線路增層結構，係設於該基板本體上，該線路增層結構具有複數銲墊；第一絕緣保護層，係形成於該線路增層結構上， 且該第一絕緣保護層定義有複數對應該銲墊之開孔區，各該開孔區內之第一絕緣保護層上形成有用以外露出該銲墊之第一開孔，並於各該開孔區外之第一絕緣保護層表面上形成有凹槽，以令該凹槽圍繞該開孔區內之第一開孔；金屬層，係形成於該第一絕緣保護層之開孔區上並延伸至外露於各該第一開孔中之銲墊上；第二絕緣保護層，係形成於該金屬層上，且形成有複數第二開孔，以令該金屬層之部分表面外露於該第二開孔，其中，該開孔區內之第一絕緣保護層係對應該金屬層上之第二絕緣保護層，且該開孔區內之第一絕緣保護層之佔用面積係大約等於該金屬層上之第二絕緣保護層之佔用面積；以及複數導電凸塊，係設於外露於該第二開孔中之金屬層上。
  3. 如申請專利範圍第2項所述之半導體基板，其中，該線路增層結構具有至少一介電層、設於該介電層上之線路層、及形成於該介電層中且電性連接該線路層之導電盲孔，又該線路層具有該銲墊，並令該第一絕緣保護層形成於該線路層及介電層上。
  4. 如申請專利範圍第1或2項所述之半導體基板，其中，該基板本體上復形成有絕緣層。
  5. 如申請專利範圍第1或2項所述之半導體基板，其中，該金屬層包含第一金屬層及第二金屬層，該第一金屬 層係部份埋設於該第一絕緣保護層中，而該第二金屬層則形成於該第一金屬層上。
  6. 如申請專利範圍第1或2項所述之半導體基板，其中，該第二開孔之孔徑小於該開孔區之投影寬度。
  7. 一種半導體封裝件，係包括：基板本體，係具有複數銲墊；第一絕緣保護層，係形成於該基板本體上，且該第一絕緣保護層定義有複數對應該銲墊之開孔區，各該開孔區內之第一絕緣保護層上形成有用以外露出該銲墊之第一開孔，並於各該開孔區外之第一絕緣保護層表面上形成有凹槽，以令該凹槽圍繞該開孔區內之第一開孔；金屬層，係形成於該第一絕緣保護層之開孔區上並延伸至外露於各該第一開孔中之銲墊上；第二絕緣保護層，係形成於該金屬層上，且形成有複數第二開孔，以令該金屬層之部分表面外露於該第二開孔，其中，該開孔區內之第一絕緣保護層係對應該金屬層上之第二絕緣保護層，且該開孔區內之第一絕緣保護層之佔用面積係大約等於該金屬層上之第二絕緣保護層之佔用面積；複數導電凸塊，係設於外露於各該第二開孔中之金屬層上；封裝基板，係結合於該導電凸塊上；以及膠體，係形成於該第一絕緣保護層與該封裝基板 之間，以包覆該導電凸塊，部分該膠體並形成於該凹槽中。
  8. 一種半導體封裝件，係包括：基板本體；線路增層結構，係設於該基板本體上，該線路增層結構具有複數銲墊；第一絕緣保護層，係形成於該線路增層結構上，且該第一絕緣保護層定義有複數對應該銲墊之開孔區，各該開孔區內之第一絕緣保護層上形成有用以外露出該銲墊之第一開孔，且於各該開孔區外之第一絕緣保護層表面上形成有凹槽，以令該凹槽圍繞該開孔區內之第一開孔；金屬層，係形成於該第一絕緣保護層之開孔區上並延伸至外露於各該第一開孔中之銲墊上；第二絕緣保護層，係形成於該金屬層上，且形成有複數第二開孔，以令該金屬層之部分表面外露於該第二開孔，其中，該開孔區內之第一絕緣保護層係對應該金屬層上之第二絕緣保護層，且該開孔區內之第一絕緣保護層之佔用面積係大約等於該金屬層上之第二絕緣保護層之佔用面積；複數導電凸塊，係設於外露於各該第二開孔中之金屬層上；封裝基板，係結合於該導電凸塊上；以及膠體，係形成於該第一絕緣保護層與該封裝基板 之間，以包覆該導電凸塊，部分該膠體並形成於該凹槽中。
  9. 如申請專利範圍第8項所述之半導體封裝件，其中，該線路增層結構具有至少一介電層、設於該介電層上之線路層、及形成於該介電層中且電性連接該線路層之複數導電盲孔，且該線路層具有該銲墊，該第一絕緣保護層則形成於該線路層及該介電層上。
  10. 如申請專利範圍第7或8項所述之半導體封裝件，其中，該基板本體上形成有絕緣層。
  11. 如申請專利範圍第7或8項所述之半導體封裝件，其中，該金屬層包含第一金屬層及第二金屬層，該第一金屬層係部份埋設於該第一絕緣保護層中，而該第二金屬層則形成於該第一金屬層上。
  12. 如申請專利範圍第7或8項所述之半導體封裝件，其中，該第二開孔之孔徑小於該開孔區之投影寬度。
TW101105026A 2012-02-16 2012-02-16 半導體封裝件及其基板 TWI449144B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW101105026A TWI449144B (zh) 2012-02-16 2012-02-16 半導體封裝件及其基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101105026A TWI449144B (zh) 2012-02-16 2012-02-16 半導體封裝件及其基板

Publications (2)

Publication Number Publication Date
TW201336034A TW201336034A (zh) 2013-09-01
TWI449144B true TWI449144B (zh) 2014-08-11

Family

ID=49627473

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101105026A TWI449144B (zh) 2012-02-16 2012-02-16 半導體封裝件及其基板

Country Status (1)

Country Link
TW (1) TWI449144B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
US20040092092A1 (en) * 2002-11-12 2004-05-13 Siliconware Precision Industries, Ltd. Semiconductor device with under bump metallurgy and method for fabricating the same
TW200507127A (en) * 2003-08-14 2005-02-16 Advanced Semiconductor Eng Semiconductor chip with bumps and method for manufacturing the same
TW200917393A (en) * 2007-07-30 2009-04-16 Stats Chippac Ltd Semiconductor device and method of providing common voltage bus and wire bondable redistribution

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
US20040092092A1 (en) * 2002-11-12 2004-05-13 Siliconware Precision Industries, Ltd. Semiconductor device with under bump metallurgy and method for fabricating the same
TW200507127A (en) * 2003-08-14 2005-02-16 Advanced Semiconductor Eng Semiconductor chip with bumps and method for manufacturing the same
TW200917393A (en) * 2007-07-30 2009-04-16 Stats Chippac Ltd Semiconductor device and method of providing common voltage bus and wire bondable redistribution

Also Published As

Publication number Publication date
TW201336034A (zh) 2013-09-01

Similar Documents

Publication Publication Date Title
US11257767B2 (en) Interconnect crack arrestor structure and methods
TWI705508B (zh) 半導體元件及其製造方法
TWI732014B (zh) 封裝結構及其形成方法
TWI497669B (zh) 形成於半導體基板上之導電凸塊及其製法
TWI421994B (zh) 用於半導體基板的導體柱結構以及製造方法
TWI725452B (zh) 電子封裝件及其製法
US10756040B2 (en) Semiconductor package with rigid under bump metallurgy (UBM) stack
TW201310584A (zh) 半導體裝置與半導體裝置的形成方法
JP2001068495A (ja) 半導体装置及びその製造方法
TW201911508A (zh) 電子封裝件
TWI431739B (zh) 具有重佈線路層之晶片結構及其製法
TWI544593B (zh) 半導體裝置及其製法
US6596611B2 (en) Method for forming wafer level package having serpentine-shaped electrode along scribe line and package formed
US8664771B2 (en) Apparatuses and methods to enhance passivation and ILD reliability
US20060087039A1 (en) Ubm structure for improving reliability and performance
US9640496B2 (en) Semiconductor device
TWI579937B (zh) 基板結構及其製法暨導電結構
TW201739024A (zh) 基板結構
JP4342892B2 (ja) 半導体装置およびその製造方法
JP4728079B2 (ja) 半導体装置用基板および半導体装置
TWI449144B (zh) 半導體封裝件及其基板
US7898088B2 (en) I/O pad structures for integrated circuit devices
US20120126397A1 (en) Semiconductor substrate and method thereof
TWI744498B (zh) 基板結構及其製法
TWI473184B (zh) 導電凸塊結構及其製法