TWI705508B - 半導體元件及其製造方法 - Google Patents

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TWI705508B
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bonding pad
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陳潔
陳憲偉
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台灣積體電路製造股份有限公司
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    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/8012—Aligning
    • H01L2224/80143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
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    • H01L2224/8019—Arrangement of the bonding areas prior to mounting
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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Abstract

本發明提供一種半導體元件，包含：第一內連線結構，位 於第一基底上方；第一接合層，位於第一內連線結構上方；多個第一接合墊，安置於第一接合層的第一區中，第一接合墊具有第一間距；以及多個第二接合墊，安置於第一接合層的第二區中，第二區在第一接合層的第一邊緣與第一區之間延伸，第二接合墊具有第一間距，多個第二接合墊包含多對相鄰第二接合墊，其中每一各別對中的第二接合墊藉由第一金屬線連接。

Description

半導體元件及其製造方法
本發明實施例是有關於一種半導體元件及其製造方法。
在晶圓對晶圓接合技術(wafer-to-wafer bonding technology)中，已開發出各種將兩個封裝組件(諸如晶圓)接合在一起的方法。一些晶圓接合方法包含熔融接合(fusion bonding)、共晶接合(eutectic bonding)、直接金屬接合(direct metal bonding)、混合接合(hybrid bonding)以及類似者。在熔融接合中，晶圓的氧化物表面接合至另一晶圓的氧化物表面或矽表面。在共晶接合中，將兩種共晶材料置放在一起，且施加高壓及高溫。共熔材料因此而熔化。當熔化的共晶材料固化時，晶圓接合在一起。在直接金屬對金屬接合中，在升高的溫度下將兩個金屬墊抵靠彼此按壓，且金屬墊的互相擴散使得金屬墊接合。在混合接合中，兩個晶圓的金屬墊經由直接金屬對金屬接合彼此接合，且兩個晶圓中的一者的氧化物表面接合至另一晶圓的氧化物表面或矽表面。
根據本發明的實施例，一種半導體元件包括：第一內連線 結構，位於第一基底上方；第一接合層，位於第一內連線結構上方；多個第一接合墊，安置於第一接合層的第一區中，第一接合墊具有第一間距；以及多個第二接合墊，安置於第一接合層的第二區中，第二區在第一接合層的第一邊緣與第一區之間延伸，第二接合墊具有第一間距，多個第二接合墊包括多對相鄰第二接合墊，其中每一各別對中的第二接合墊藉由第一金屬線連接。
根據本發明的實施例，一種半導體元件的製造方法，所述製造方法包括：在半導體基底上方沉積介電層；在介電層中蝕刻多個接合墊開口，接合墊開口具有第一間距；在介電層中蝕刻多個第二開口，第二開口在多個接合墊開口中的各別第一接合墊開口與第二接合墊開口之間延伸，其中第一接合墊開口與半導體基底的一或多個側壁相鄰；在所述介電層中蝕刻溝渠，每一所述溝渠在至少一個所述第一接合墊開口與至少一個所述第二接合墊開口之間延伸；在多個接合墊開口及多個第二開口內沉積導電材料；以及使用平坦化製程移除過量導電材料。
根據本發明的實施例，一種半導體元件的製造方法，所述製造方法包括：形成第一半導體元件，包含：在第一基底上形成內連線結構；在內連線結構上形成第一接合層；以及在第一接合層中形成第一接合墊，其中第一多個第一接合墊包含藉由多個第一導電線平行連接的相鄰第一接合墊的集合；形成第二半導體元件，包括：在第二基底上形成第二接合層；以及在第二接合層中形成第二接合墊，其中第一多個第二接合墊包括藉由多個第二導電線平行連接的相鄰第二接合墊的集合；以及將第一接合層接合至第二接合層，包括將第一多個第一接合墊接合至第一多個第二接合墊。
100、400、600:半導體元件
102、202、402、602:基底
104、204:接合墊
105、205、405、605、706、716:內接合墊
106、406、606、703、713:接合層
107、207、407、607:外接合墊
112、212、312、412、512、612:內區
114、214、314、414、514、614:外區
120、220、320A、320B、320C、320D、320E、320F、320G、320H、420、620、708、718:外接合結構
121、221、421、621:平行連接
150:接合頭
151:外表面
200:晶圓
206:介電層
300、500:接合半導體結構
408、608:內連線結構
410、610:金屬線
411、413、611、622:通孔
416、616:墊開口
416A、616A:內墊開口
416B、616B:外墊開口
418、618:通孔開口
700:封裝元件
702:頂部元件
710:封裝組件
721:載體基底
723:黏著劑層
725:聚合物層
727:介電穿孔
729、1103:密封體
750:接合對
1000:重佈線結構
1001:第一重佈線鈍化層
1003:第一重佈線通孔
1005:第一重佈線層
1007:第二重佈線鈍化層
1009:第二重佈線層
1011:第三重佈線鈍化層
1013:第三重佈線層
1015:第四重佈線鈍化層
1017:第三外部連接件
1019:凸塊下金屬化物
1100:封裝
1101:外部連接
D1、D2:未對準
L1:總長度
L2、L4、L5:長度
P1:初始間距
P2:翹曲間距
T1、T2:厚度
W1:總寬度
W2、W3、W4:寬度
結合隨附圖式閱讀以下具體實施方式時會最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。
圖1A至圖1B示出根據一些實施例的在用於形成封裝結構的製程中的中間步驟的橫截面視圖。
圖2A至圖2B示出根據一些實施例的在用於形成另一封裝結構的製程中的中間步驟的橫截面視圖及平面視圖。
圖3A至圖3E示出根據一些實施例的具有接合結構的半導體元件的橫截面視圖及平面視圖。
圖4A至圖4D示出根據一些實施例的在用於形成半導體元件中的接合結構的製程中的中間步驟的橫截面視圖。
圖5A至圖5B示出根據一些實施例的具有接合結構的半導體元件的橫截面視圖及平面視圖。
圖6A至圖6E示出根據一些實施例的在用於形成半導體元件中的接合結構的製程中的中間步驟的橫截面視圖。
圖7A至圖7H示出根據一些實施例的在用於形成封裝結構的製程中的中間步驟的橫截面視圖。
以下揭露內容提供用以實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露 內容。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵上方或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，可在本文中使用諸如「在...之下(beneath)」、「在...下方(below)」、「下部(lower)」、「在...之上(above)」、「上部(upper)」以及類似者的空間相對術語來描述如在圖式中所示出的一個部件或特徵與另一部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語還意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
圖1A至圖1B示出根據一些實施例的實例半導體元件100及實例晶圓200。半導體元件100及晶圓200可隨後例如使用取放(pick-and-place)製程接合在一起或形成封裝元件的部分。半導體元件100包含基底102及形成於基底102上方的特徵。基底102可為半導體基底，諸如塊狀半導體、絕緣層上半導體(semiconductor-on-insulator；SOI)基底或類似者，所述半導體基底可經摻雜(例如，經p型摻雜劑或n型摻雜劑摻雜)或未經摻雜。一般而言，SOI基底包含形成於絕緣層上的半導體材料層。絕緣層可為例如內埋氧化物(buried oxide；BOX)層、氧化矽層或 類似者。絕緣層設置於基底(通常為矽基底或玻璃基底)上。亦可使用其他基底，諸如多層基底或梯度基底。在一些實施例中，基底的半導體材料可包含：矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。如圖1A中所繪示，基底102可具有在約100微米與約800微米之間的厚度T1，且可具有在約5000微米與約60000微米之間的尺寸(亦即，長度或寬度)L1。
在一些實施例中，半導體元件100可為諸如記憶體元件、邏輯元件、功率元件、此等的組合或類似者的經設計成與封裝內的其他元件(包含晶圓200內的元件或結構)一起運行的半導體元件。然而，可利用任何適合的功能性。在一些實施例中，積體電路元件形成於基底102的頂部表面上。積體電路元件可包含互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、電阻器、電容器、二極體或類似者。本文中並未示出積體電路元件的細節。在一些實施例中，半導體元件100用於形成中介層(interposers)。在此類實施例中，基底102上未形成諸如電晶體或二極體的主動元件。可存在(或可能不存在)形成於半導體元件100中的諸如電容器、電阻器、電感器或類似者的被動元件。在半導體元件100為中介層的實施例中，基底102亦可為介電基底。此外，可形成穿孔(未繪示)以穿過基底102以便內連基底102的相對側上的元件。
半導體元件100亦包含安置於形成於基底102的一側上的接合層106內的多個接合墊104。接合墊104可由導電材料形 成，且可電性連接至積體電路元件、金屬線、內連線、穿孔或半導體元件100內的其他特徵。在一些情況下，一或多個金屬化層(未繪示)可安置於基底102與接合層106之間。在一些實施例中，接合墊104可具有在約5微米與約25微米之間的初始(亦即，在接合或安裝至接合頭之前)間距P1。在一些實施例中，接合墊104可安置於基底102的兩側上。
晶圓200包含基底202、介電層206以及接合墊204。基底202可類似於如上文所描述的半導體元件100的基底102，或可不同於基底102。介電層206或接合墊204可分別類似於半導體元件100的表面接合層106或接合墊104，或可不同。晶圓200的接合墊204可對應於半導體元件100的接合墊104。舉例而言，在將半導體元件100接合至晶圓200之後，對應的接合墊104及接合墊204可在半導體元件100與晶圓200之間進行電連接。
圖1B繪示在已(例如，藉由化學機械研磨(chemical mechanical polishing；CMP)製程)薄化且安裝至接合頭150之後的圖1A中所繪示的半導體元件100。舉例而言，作為取放製程的部分，接合頭150可用以將半導體元件100接合至晶圓200。在一些情況下，半導體元件100可在安裝至接合頭150之前薄化至在約7微米與約100微米之間的厚度T2。在一些情況下，將半導體元件100安裝至接合頭150可使得半導體元件100翹曲成彎曲形狀，如圖1B中所繪示。作為示出性實例，在圖1A中，接合層106的外表面151具有相對較齊平形狀，但在圖1B中，接合層106的外表面151具有彎曲形狀。在一些實施例中，接合頭150經組態以產生半導體元件100的翹曲。
在一些情況下，半導體元件100的翹曲使得接合層106的外表面151擴展，此亦可增大接合墊104中的一些者或所有者的間距。舉例而言，歸因於在安裝至接合頭150時半導體元件100的翹曲(圖1B中所繪示)，接合墊104可具有大於未安裝半導體元件100的初始間距P1(圖1A中所繪示)的翹曲間距P2。在一些情況下，翹曲半導體元件100的一些區可與半導體元件100的其他區具有不同的間距。舉例而言，更接近翹曲半導體元件100的邊緣的區可比更接近中心的區具有更大間距。對接合墊104的間距已自初始間距P1增大至翹曲間距P2的情況而言，半導體元件100的接合墊104中的一些者或所有者可能未與晶圓200的對應接合墊204精確地對準。在一些情況下，對應接合墊之間的未對準可導致電阻增大或連接斷開。越接近半導體元件100的邊緣，此未對準可能越明顯。舉例而言，如圖1B中所繪示，靠近半導體元件100的中心的對應接合墊之間的未對準D1小於靠近半導體元件100的邊緣的對應接合墊之間的未對準D2。在一些情況下，半導體元件100的翹曲可導致對應接合墊之間的未對準多達約3000奈米。在一些情況下，在接合之前對應接合墊的未對準(例如，圖1B)可不同於在接合之後的未對準(例如，圖3A)。
轉向圖2A至圖2B，根據一些實施例繪示半導體元件100及晶圓200。半導體元件100及晶圓200可類似於上文相對於圖1A至圖1B所描述的彼等半導體元件及晶圓。在圖2A中，將半導體元件100繪示為安裝至接合頭150，但出於清楚起見未繪示半導體元件100的翹曲。圖2B繪示如由圖2A中所繪示的視圖B-B指示的半導體元件100的平面視圖。圖2A繪示穿過如圖2B中所繪 示的橫截面A-A的橫截面視圖。圖2A至圖2B繪示半導體元件100的接合墊的間距已歸因於半導體元件100的翹曲而增大，如先前所描述。
在一些實施例中，半導體元件100包含內區112及外區114，所述內區包含內接合墊105，所述外區包含外接合結構120。在一些實施例中，外接合結構120各自包含藉由平行連接電性連接在一起的兩個或大於兩個外接合墊107，下文更詳細地描述。藉由連接外區114中的多個外接合墊107，可減小因(諸如上文相對於圖1B所描述的)接合未對準所致的電阻效應。內接合墊105及/或外接合墊107可類似於先前所描述的接合墊104。在一些實施例中，外區114中的外接合結構120或外接合墊107可具有(在一個或兩個垂直方向上的)初始間距，所述初始間距與內區112中的內接合墊105的(在一個或兩個垂直方向上的)初始間距約為相同的。在一些實施例中，外區114或內區112可包含內接合墊105及外接合墊107兩者。在一些實施例中，晶圓200亦可包含具有內接合墊205的內區212以及具有外接合結構220及外接合墊207的外區214。內區212、內接合墊205、外區214或外接合結構220可類似於相對於半導體元件100所描述的對應特徵。
圖2B中所繪示的半導體元件100具有總寬度W1及總長度L1。作為示出性實例，將外區114繪示為自半導體元件100的邊緣向內延伸寬度W2及長度L2的區。在一些實施例中，可將外區114的寬度W2或長度L2分別限定為總寬度W1或總長度L1的分率(fractions)。舉例而言，可將寬度W2或長度L2限定為分別在總寬度W1或總長度L1的約5%與約20%之間，諸如小於約 10%。舉例而言，寬度W2可為總寬度W1的約10%，但可使用其他分率值。寬度W2可為總寬度W1的與總長度L1的長度L2的分率相同的分率，或寬度W2可與長度L2為不同的分率值。在一些情況下，可基於預期擴展的量或預期未對準的量來判定寬度W2或長度L2的距離或分率值。舉例而言，在一些情況下，因未對準所致的間題(諸如電阻增大)在總寬度W1的約10%的寬度W2內可為最嚴重的，但在其他情況下可使用其他距離或分率值。外區114亦可自半導體元件100的相對或相鄰邊緣延伸不同距離。
圖2B繪示外區114包含兩列外接合墊107(在寬度W2內)及兩行外接合墊107(在長度L2內)，但其他實施例可在寬度W2內具有一列外接合墊107或大於兩列外接合墊107，或可在長度L2內具有一行外接合墊107或大於兩行外接合墊107。在一些情況下，可根據外接合墊107的列數或行數或根據初始間距的倍數(multiples)來限定寬度W2或長度L2。在一些情況下，根據因安裝至接合頭150所致的半導體元件100的翹曲來判定外區114的大小。在一些實施例中，內區112與外區114之間的邊界可具有除矩形形狀以外的形狀，諸如十字形狀、橢圓形形狀等。
轉向圖3A至圖3E，根據一些實施例繪示接合半導體結構300。在圖3A至圖3E中所繪示的實施例中，外接合結構的電性連接的外接合墊之間的平行連接與外接合墊形成於相同層中。接合半導體結構300包含接合至晶圓200的半導體元件100。半導體元件100及晶圓200可類似於上文相對於圖2A至圖2B所描述的彼等半導體元件及晶圓。接合半導體結構300包含內區312及外區314，其可類似於先前所描述的內區112或外區114。在內區 312中，半導體元件100與晶圓200藉由半導體元件100的內接合墊105及晶圓200的內接合墊205電性連接。在外區314中，半導體元件100及晶圓200藉由半導體元件100的外接合結構120及晶圓200的外接合結構220電性連接。圖3A繪示接合半導體結構300的橫截面視圖。圖3B至圖3E繪示包含具有實例內接合墊105及內接合墊205的內區312的一部分且包含具有實例外接合結構120及外接合結構220的外區314的一部分的接合半導體結構300的實例實施例的平面視圖。圖3A至圖3E將半導體元件100及晶圓200繪示為歸因於半導體元件100的翹曲而在接合之後具有未對準，如先前所描述。
如圖3B至圖3E中所繪示，半導體元件100的外接合結構120包含藉由一或多個平行連接121連接的兩個外接合墊107，且晶圓200的外接合結構220包含藉由一或多個平行連接221連接的兩個外接合墊207。如圖3A至圖3E中所繪示，平行連接121可與外接合墊107安置於相同層中，且平行連接221可與外接合墊207安置於相同層中。在一些實施例中，平行連接121(或平行連接221)為連接相鄰對外接合墊107(或外接合墊207)的金屬線。外接合墊107可與內接合墊105具有相同的初始間距，且外接合墊207可與內接合墊205具有相同的初始間距。平行連接121(或平行連接221)可具有寬度W3，所述寬度小於、約等於或大於外接合墊107(或外接合墊207)的尺寸。舉例而言，圖3B繪示具有小於外接合墊107的直徑的寬度W3的平行連接121。在一些實施例中，平行連接121(或平行連接221)可具有在約500奈米與約3500奈米之間的寬度W3。圖3B將平行連接121(及平行連 接221)繪示為具有矩形形狀，但在其他實施例中，平行連接121(或平行連接221)可沿其長度具有大於一個寬度W3或具有不同形狀，諸如彎曲形狀、梯形形狀、具有一或多個錐形部分的形狀、不規則形狀或另一形狀。
在圖3A至圖3E中所繪示的實施例中，外接合墊107及平行連接121兩者安置於接合層106的外層中。外接合墊107及平行連接121的頂部表面實質上共面且包含未由接合層106覆蓋的部分。以此方式，當半導體元件100接合至晶圓200時，外接合墊107及平行連接121均可用於外接合結構120以形成電連接。舉例而言，晶圓200的外接合結構220可包含安置於介電層206的外層中的外接合墊207及平行連接221以與外接合結構120進行電連接。在一些實施例中，半導體元件100的外接合結構120接合至晶圓200的對應接合特徵(諸如外接合結構220、一或多個接合墊或其他類型的特徵)以形成電連接。藉由使用除多個外接合墊107(或外接合墊207)的表面之外的平行連接121(或平行連接221)的表面以供半導體元件100與晶圓200之間的一些接合電連接，接合電連接的交疊接觸區域可增大，此可減小接合電連接的接觸電阻。另外，外接合結構120(或外接合結構220)的區域增大可在存在未對準(諸如圖3A至圖3E中所繪示的實例未對準)時允許交疊接觸區域增大。以此方式，靠近半導體元件100的邊緣的因未對準所致的接合電連接的接觸電阻可減小(在所述邊緣處未對準可更為明顯)。
圖3C至圖3E繪示外接合結構的額外實例實施例。半導體元件100的外接合結構320A至外接合結構320H可類似於先前 所描述的外接合結構120。出於清楚起見，晶圓200的外接合結構並未標記，但可類似於外接合結構120或外接合結構320A至外接合結構320H。在一些實施例中，半導體元件100上的外接合結構120可與其所接合至的晶圓200上的對應外接合結構220具有不同的組態。圖3B至圖3E中所繪示的實施例為非限制性及示出性實例，且未繪示的其他組態、配置或特徵的組合意欲在本揭露內容的範圍內。
圖3C繪示實例外接合結構320A及實例外接合結構320B。除平行連接121的寬度與外接合墊107的直徑約為相同之外，外接合結構320A類似於外接合結構120。除相鄰外接合墊107藉由兩個平行連接121連接之外，外接合結構320B類似於外接合結構120。圖3D繪示外接合結構320C及外接合結構320D。外接合結構320C包含電性連接在一起的三個外接合墊107，其中平行連接121在每一對相鄰外接合墊107之間延伸。除相鄰外接合墊107之間的平行連接121具有不同寬度之外，外接合結構320D類似於外接合結構320C。在其他實施例中，連接多個外接合墊107的平行連接121可具有不同形狀，或不同數目個平行連接121可在不同連接的相鄰外接合墊107對之間延伸。
圖3E繪示包含實例外接合結構320E至外接合結構320H的外區314的隅角。舉例而言，外區314的隅角可靠近半導體元件100的隅角。外接合結構320E包含具有錐形形狀的平行連接121，其中平行連接在一個外接合墊107處比在相對的外接合墊107處具有更大寬度。外接合結構320F包含具有錐形形狀的平行連接121，其中平行連接121的中心比平行連接121的任一端具有 更小寬度。此等為實例，且具有錐形部分或帶有不同寬度的部分的其他形狀的平行連接121是有可能的。除連接外接合墊107沿第一邊緣安置且垂直於(例如，在外接合結構320E至外接合結構320F中)沿第二邊緣安置的連接外接合墊107定向之外，外接合結構320G類似於所描述的其他外接合結構。以此方式，可在相同元件上以不同定向連接外接合墊107。舉例而言，可根據半導體元件100在安裝至接合頭150之後的預期翹曲來判定每一對連接外接合墊107的定向。在一些情況下，元件的連接外接合墊107可均具有相同定向。外接合結構320H包含藉由具有兩個不同定向的平行連接121連接的三個外接合墊107。在一些情況下，若未對準是沿大於一個方向，則使外接合墊107以不同定向連接可有助於改良電連接。
圖4A至圖4D示出根據一些實施例的在形成半導體元件400中的接合結構中的中間階段的橫截面視圖。半導體元件400可類似於先前所描述的半導體元件100或晶圓200。如圖4A至圖4D中所繪示，半導體元件400可具有內區412及外區414，其可類似於先前所描述的內區112及外區114。半導體元件400包含在其上可形成可選內連線結構408的基底402。基底402可類似於先前所描述的基底102。內連線結構408可包含電性連接至存在於基底402中的特徵(諸如主動元件、被動元件、導電線等)的一或多個層，諸如層間介電(inter-layer dielectric；ILD)層。內連線結構408可包含諸如金屬線410或通孔411的導電特徵。
內連線結構408可由一或多種介電材料的一或多個層形成。在一些實施例中，內連線結構408的層由具有低於約3.0的k 值的低k介電材料或具有小於約2.5的k值的超低k(extra-low-k；ELK)介電材料形成。在一些實施例中，內連線結構408的層由氧化矽、氮化矽、碳化矽(silicon carbide；SiC)、碳氮化矽(silicon carbo-nitride；SiCN)、氧碳氮化矽(silicon oxy-carbo-nitride；SiOCN)或類似者形成。在一些實施例中，內連線結構408可包含其他層，諸如蝕刻停止層或擴散障壁層(未繪示)。
可使用單金屬鑲嵌製程(single damascene process)及/或雙金屬鑲嵌製程(dual damascene process)、通孔第一製程、金屬第一製程或另一製程形成內連線結構408的金屬線410或通孔411。在一些實施例中，形成內連線結構層，且使用可接受的微影及蝕刻技術在所述內連線結構層中形成開口。擴散障壁層(未繪示)可形成於開口中且可包含諸如TaN、Ta、TiN、Ti、CoW或類似者的材料，且可藉由諸如CVD、ALD或類似者的沉積製程形成於開口中。導電材料可由銅、鋁、鎳、鎢、鈷、銀、其組合或類似者形成於開口中，且可藉由電化學鍍覆製程、CVD、ALD、PVD、類似者或其組合形成於開口中的擴散障壁層上方。在形成擴散障壁層及導電材料之後，可例如藉由諸如CMP的平坦化製程移除過量的擴散障壁層及導電材料，藉此在所述層的開口中留下金屬線410。接著可重複所述製程以形成多個內連線結構408層以及其中的金屬線410及通孔411。
轉向圖4B，接合層406形成於內連線結構408上方。接合層406可類似於先前所描述的接合層106。接合層406可由介電材料形成，且可為諸如氧化矽、SiON、SiN或類似者的含矽材料，或可為另一類型的介電材料。接合層406可藉由諸如CVD、 PECVD、PVD、ALD、類似者或其組合的沉積製程形成。在一些實施例中，接合層406形成為具有在約900奈米與約8000奈米之間的厚度。
轉向圖4C，墊開口416形成於接合層406中。墊開口416的實例墊開口416A及實例墊開口416B標記於圖4C中且在下文更詳細地描述。可使用可接受的微影及蝕刻技術形成墊開口416。在實施例中，微影製程可包含：在接合層406上方形成光阻(未繪示)；用對應於墊開口416的開口使光阻圖案化；使墊開口416延伸穿過光阻且延伸至接合層406中；以及接著移除光阻。光阻可為單層光阻、雙層光阻、三層光阻或類似者。進行蝕刻製程以使得墊開口416自接合層406的頂部延伸至接合層406的中間點。可使用時間模式(time-mode)進行將墊開口416蝕刻至此深度，且可在蝕刻已進行預定時段之後停止。在一些實施例中，接合層406可包含用以判定墊開口416的蝕刻深度的中間蝕刻停止層。亦涵蓋其他蝕刻及停止點偵測技術。
如圖4C中所繪示，墊開口416包含形成於內區412中的內墊開口416A及形成於外區414中的外墊開口416B。內墊開口416A對應於將形成內接合墊405的位置，且外墊開口416B對應於將形成外接合結構420的位置，在下文描述。在一些實施例中，外墊開口416B可包含隨後在其中形成外接合墊407的凹口及隨後在其中形成平行連接421的溝渠，在下文描述。其他組態的外墊開口416是有可能的。在一些實施例中，內墊開口416A可均勻地間隔對應於隨後形成的內接合墊405的間距的距離。
通孔開口418可形成於接合層406中，如圖4C中所繪 示。通孔開口418形成於墊開口416的底部，且自墊開口416的底部延伸至接合層406的底部表面，藉此暴露金屬線410。可使用可接受的微影及蝕刻技術形成通孔開口418。微影製程可包含：在接合層406上方及墊開口416中形成光阻(未繪示)；用對應於通孔開口418的開口使光阻圖案化；使通孔開口418延伸穿過光阻及接合層406；以及接著移除光阻。光阻可為單層光阻、雙層光阻、三層光阻或類似者。蝕刻停止層(未繪示)可形成於內連線結構408與接合層406之間。在此類實施例中，通孔開口418可在形成之後暴露蝕刻停止層(未繪示)。接著可在另一蝕刻製程中移除蝕刻停止層的部分以暴露內連線結構408的金屬線410及通孔411。墊開口416的寬度大於通孔開口418的寬度。
在圖4D中，通孔413形成於通孔開口418中，內接合墊405形成於墊開口416A中，且外接合結構420形成於墊開口416B中。內接合墊405可類似於先前所描述的內接合墊105。外接合結構420可包含外接合墊407及平行連接421，且可類似於先前所描述的外接合結構120。通孔413、內接合墊405或外接合結構420可由導電材料形成，所述導電材料包含諸如銅、銀、金、鎢、鈷、鋁、其合金或類似者的金屬或金屬合金。在一些實施例中，通孔413、內接合墊405或外接合結構420的形成包含在墊開口416及通孔開口418中沉積可包含銅或銅合金的薄晶種層(未繪示)，以及使用例如ECP(Electro-Chemical Plating)或無電式鍍覆填充墊開口416及通孔開口418的剩餘部分。可使用諸如CMP的平坦化製程自接合層406的頂部表面移除過量導電材料及晶種層。在一些情況下，具有與內接合墊405的間距約為相同的間距的外接合 墊407可允許整個接合層406中的更均一的平坦化。亦可涵蓋沉積方法。內接合墊405或外接合結構420可經由通孔413電性連接至內連線結構408。圖4A至圖4D中所繪示的製程表示可用於形成外接合結構420的實例製程，且可在其他實施例中使用其他製程或技術，諸如金屬鑲嵌製程、雙金屬鑲嵌製程或另一製程。在一些實施例中，可使用圖4A至圖4D中所繪示的製程形成或使用不同製程形成上文關於圖2A至圖3E所描述的或下文關於圖7A至圖7H所描述的內接合墊或外接合結構。
轉向圖5A至圖5B，根據一些實施例繪示接合半導體結構500。在圖5A至圖5B中所繪示的實施例中，外接合結構的電性連接的外接合墊之間的平行連接與外接合墊形成於不同的層中。接合半導體結構500包含接合至晶圓200的半導體元件100。半導體元件100及晶圓200可類似於上文相對於圖2A至圖2B所描述的彼等半導體元件及晶圓。接合半導體結構500包含內區512及外區514，其可類似於先前所描述的內區112或外區114。在內區512中，半導體元件100與晶圓200藉由半導體元件100的內接合墊105及晶圓200的內接合墊205電性連接。在外區514中，半導體元件100及晶圓200藉由半導體元件100的外接合結構120及晶圓200的外接合結構220電性連接。圖5A繪示接合半導體結構500的橫截面視圖，且圖5B繪示接合半導體結構500的一些實施例的平面視圖。圖5A至圖5B將半導體元件100及晶圓200繪示為歸因於半導體元件100的翹曲而在接合之後具有未對準，如先前所描述。
如圖5A至圖5B中所繪示，半導體元件100的外接合結 構120包含藉由一或多個平行連接121連接的兩個外接合墊107，且晶圓200的外接合結構220包含藉由一或多個平行連接221連接的兩個外接合墊207。如圖5A至圖5B中所繪示，平行連接121可與外接合墊107安置於不同的層中並藉由通孔連接至外接合墊107，且平行連接221可與外接合墊207安置於不同的層中並藉由通孔連接至外接合墊207。對半導體元件100的外接合結構120的描述亦可應用於晶圓200的外接合結構220。外接合墊107可與內接合墊105具有相同間距，且外接合墊207可與內接合墊205具有相同間距。平行連接121(或平行連接221)可具有小於、約等於或大於外接合墊107的尺寸的寬度W4。舉例而言，圖5B繪示具有小於外接合墊107的直徑的平行連接121的寬度W4。在一些實施例中，平行連接121可具有在約500奈米與約3500奈米之間的寬度W4或在約7000奈米與約12000奈米之間的長度L5。圖5B將平行連接121(及平行連接221)繪示為具有矩形形狀，但在其他實施例中，平行連接121(或平行連接221)可沿其長度具有大於一個寬度W4或具有不同形狀，諸如彎曲形狀、梯形形狀、具有一或多個錐形部分的形狀、不規則形狀或另一形狀。舉例而言，除平行連接121與外接合墊安置於不同的層中之外，平行連接121及外接合墊107可具有類似於先前相對於圖3B至圖3E所描述的組態或配置。在一些實施例中，接合半導體元件可包含具有與外接合墊處於相同層中的平行連接的外接合結構以及具有與外接合墊處於不同的層中的平行連接的外接合結構。在一些實施例中，外接合結構可具有與外接合墊安置於相同層中的一或多個平行連接以及與外接合墊安置於不同的層中的一或多個平行連接。
在圖5A至圖5B中所繪示的實施例中，外接合墊107及平行連接121安置於接合層106的外層中。外接合墊107及平行連接121的頂部表面實質上共面且包含未由接合層106覆蓋的部分。以此方式，當半導體元件100接合至晶圓200時，外接合墊107及平行連接121均可用於外接合結構120以形成電連接。舉例而言，晶圓200的外接合結構220可包含安置於介電層206的外層中的外接合墊207及平行連接221以與外接合結構120進行電連接。在一些實施例中，半導體元件100的外接合結構120接合至晶圓200的對應接合特徵(諸如外接合結構220、一或多個接合墊或其他類型的特徵)以形成電連接。
藉由使用平行連接121電性連接多個外接合墊107，接合電連接的接觸區域可增大，此可在存在未對準時減小接合電連接的接觸電阻。以此方式，可在存在未對準時減小靠近半導體元件的邊緣的因未對準所致的接合電連接的接觸電阻。另外，藉由將平行連接121與外接合墊107安置於不同的層中，外接合墊107的間距及分佈可類似於內接合墊105的間距，且因此半導體元件100的整個接合表面可具有更均一分佈的表面特徵。在一些情況下，以此方式的更均一分佈的表面特徵可允許例如在平坦化製程之後的更均一平坦度，此可允許改良表面之間的接合。因此，本文中的實施例可允許在未顯著降低接合品質的情況下改良接合元件之間的電連接。
圖6A至圖6E示出根據一些實施例的在形成半導體元件600中的接合結構中的中間階段的橫截面視圖。半導體元件600可類似於先前所描述的半導體元件100或晶圓200。如圖6A至圖6E 中所繪示，半導體元件600可具有內區612及外區614，其可類似於先前所描述的內區112及外區114。半導體元件600包含在其上形成內連線結構608的基底602。基底602可類似於先前所描述的基底102。內連線結構608可類似於先前所描述的內連線結構408。內連線結構608可包含諸如金屬線610或通孔611的導電特徵。在一些實施例中，內連線結構608包含一或多個平行連接621。平行連接621可類似於先前在圖5A至圖5B中所描述的平行連接121。在一些情況下，平行連接621類似於金屬線610。
內連線結構608的金屬線610、通孔611或平行連接621可使用類似於先前相對於內連線結構408所描述的彼等技術的技術形成，諸如使用單金屬鑲嵌製程及/或雙金屬鑲嵌製程。在一些情況下，可與金屬線610使用不同技術形成平行連接621。在一些實施例中，含有平行連接621的層形成為具有在約900奈米與約1800奈米之間的厚度。在一些實施例中，平行連接621與所繪示的形成於內連線結構608的不同的層中，且一些平行連接621可與其他平行連接621形成於不同的層中。
轉向圖6B，接合層606形成於內連線結構608上方。接合層606可類似於先前所描述的接合層106。在一些實施例中，接合層606形成為具有在約900奈米與約8000奈米之間的厚度。轉向圖6C，墊開口616形成於接合層606中。墊開口616的實例墊開口616A及實例墊開口616B標記於圖6C中且在下文更詳細地描述。可使用類似於先前相對於墊開口416所描述的彼等技術的技術形成墊開口616。如圖6C中所繪示，墊開口616包含形成於內區612中的內墊開口616A及形成於外區614中的外墊開口 616B。內墊開口616A可類似於外墊開口616B，且可在一些實施例中具有在約2000奈米與約3500奈米之間的寬度。內墊開口616A對應於將形成內接合墊的位置，且外墊開口616B對應於將形成外接合墊的位置，在下文描述。內墊開口616A及外墊開口616B可均勻地間隔對應於隨後形成的內接合墊的間距的距離。
轉向圖6D，通孔開口618可形成於接合層606中。通孔開口618形成於墊開口616的底部，且自墊開口616的底部延伸至接合層606的底部表面，藉此暴露平行連接621或金屬線610中的一些。可使用類似於先前相對於通孔開口418所描述的彼等技術的技術形成通孔開口618。通孔開口618可形成於內墊開口616A或外墊開口616B內。作為示出性實例，圖6D繪示形成於外墊開口616B中的三個通孔開口618，但其他數目個通孔開口618可形成於內墊開口616A或外墊開口616B內。通孔開口618的寬度可等於或小於外墊開口616B的寬度。
在圖6E中，通孔622形成於通孔開口618中，內接合墊605形成於墊開口616A中，且外接合墊607形成於墊開口616B中。內接合墊605可類似於先前所描述的內接合墊105。外接合結構620可包含外接合墊607、通孔622以及平行連接621，且可類似於先前所描述的外接合結構120。可使用類似於先前相對於圖4D所描述的彼等技術的技術形成通孔622、內接合墊605或外接合墊607。通孔622在外接合墊607與平行連接621之間或內接合墊605與內連線結構608之間形成電連接(未繪示)。在一些情況下，具有與內接合墊605的間距約為相同的間距的外接合墊607可允許整個接合層606中的更均一的平坦化。內接合墊605或外 接合結構620可經由通孔611電性連接至內連線結構608。圖6A至圖6E中所繪示的製程表示可用於形成外接合結構620的實例製程，且可在其他實施例中使用其他製程或技術，諸如金屬鑲嵌製程、雙金屬鑲嵌製程或另一製程。在一些實施例中，可使用圖6A至圖6E中所繪示的製程形成或使用不同製程形成上文關於圖2A至圖3E所描述的或下文關於圖7A至圖7H所描述的內接合墊或外接合結構。
圖7A至圖7H示出根據一些實施例的封裝元件700的形成中的中間階段的橫截面視圖。在一些實施例中，封裝元件700可為積體扇出型(integrated fan-out；InFO)封裝件。在圖7A中，將頂部元件702置放至封裝組件710上。頂部元件702可類似於半導體元件100，且封裝組件710可類似於先前所描述的晶圓200，但在其他實施例中頂部元件702或封裝組件710可為不同的。頂部元件702包含至少部分地形成於接合層703中的內接合墊706及外接合結構708，且封裝組件710包含至少部分地形成於接合層713中的內接合墊716及外接合結構718。接合層703或接合層713可類似於先前所描述的接合層106、接合層406或接合層606。內接合墊706或內接合墊716可類似於先前所描述的內接合墊105、內接合墊405或內接合墊605。外接合結構708或外接合結構718可類似於先前所描述的外接合結構120、外接合結構420或外接合結構620。可使用取放製程或另一製程置放頂部元件702，且可在一些實施例中使用接合頭150置放。在圖7A中，將頂部元件702繪示為安裝至接合頭150，但出於清楚起見未繪示頂部元件702的翹曲。頂部元件702可在置放之前薄化。
在圖7B中，使用例如直接接合或混合接合將頂部元件702接合至封裝組件710。在進行接合之前，可對頂部元件702或封裝組件710進行表面處理。在一些實施例中，表面處理包含電漿處理。電漿處理可在真空環境(例如真空腔室，未繪示)中進行。用於產生電漿的處理氣體可為含氫氣氣體，所述含氫氣氣體包含：包含氫氣(H2)及氬氣(argon；Ar)的第一氣體；包含H2及氮氣(N2)的第二氣體；或包含H2及氦氣(helium；He)的第三氣體。電漿處理亦可使用純的或實質上純的H2、Ar或N2作為處理氣體來進行，所述處理氣體處理內接合墊706及內接合墊716以及外接合結構708及外接合結構718以及接合層703及接合層713的表面。可用相同表面處理製程或用不同的表面處理製程來處理頂部元件702及封裝組件710。在一些實施例中，可在表面處理之後清洗頂部元件702及/或封裝組件710。清洗可包含進行化學清洗及去離子水清洗/沖洗。
接下來，可使用頂部元件702及封裝組件710進行預接合製程。將頂部元件702與封裝組件710對準，其中頂部元件702的內接合墊706對準至封裝組件710的內接合墊716，且頂部元件702的外接合結構708對準至封裝組件710的外接合結構718。在對準之後，將頂部元件702及封裝組件710抵靠彼此按壓。在一些實施例中，按壓力可為每晶粒小於約5牛頓(Newtons)，但亦可使用更大或更小的力。預接合製程可在室溫下(例如，在約21℃至約25℃的溫度下)進行，但可使用更高溫度。舉例而言，預接合時間可為短於約1分鐘。
在預接合之後，頂部元件702的接合層703與封裝組件 710的接合層713彼此接合。在下文中，將頂部元件702及封裝組件710組合地稱為接合對750。可在後續退火步驟中強化接合對750的接合。舉例而言，可在約300℃至約400℃的溫度下使接合對750退火。舉例而言，退火可進行約1小時至約2小時的一段時間。在退火期間，內接合墊706及內接合墊716中的以及外接合結構708及外接合結構718中的金屬可彼此擴散以使亦形成金屬至金屬接合。因此，在頂部元件702與封裝組件710之間產生的接合可為混合接合。
如圖7C中所繪示，接著使每一接合對750單體化。舉例而言，可使用一或多個鋸條(saw blades)使接合對750單體化。然而，亦可利用任何適合的單體化方法，包含雷射切除或一或多種濕式蝕刻。在一些情況下，頂部元件702及/或封裝組件710可在單體化之前薄化。
圖7D示出具有黏著劑層723的載體基底721及黏著劑層723上方的聚合物層725。在一些實施例中，載體基底721包含例如諸如玻璃或氧化矽的矽基材料，或諸如氧化鋁的其他材料、此等材料中的任何者的組合，或類似者。載體基底721可為平坦的以便適應諸如接合對750的半導體元件的附著。將黏著劑層723置放於載體基底721上以便輔助上覆結構(例如，聚合物層725)黏著。在一些實施例中，黏著劑層723可包含光熱轉換(light to heat conversion；LTHC)材料或紫外線黏膠，其在暴露於紫外光時失去其黏著性質。然而，亦可使用其他類型的黏著劑，諸如壓敏黏著劑、可輻射固化黏著劑、環氧化物、此等的組合，或類似者。可將呈半液體或凝膠形式的黏著劑層723置放至載體基底721上， 所述黏著劑層在壓力下可容易變形。
將聚合物層725置放於黏著劑層723上方且利用所述聚合物層以便為例如接合對750提供保護。在一些實施例中，聚合物層725可為聚苯并噁唑(polybenzoxazole；PBO)，但可替代地利用任何適合的材料，諸如聚醯亞胺或聚醯亞胺衍生物。可使用例如旋轉塗佈製程將聚合物層725置放為在約2微米與約15微米之間(諸如約5微米)的厚度，但可替代地使用任何適合的方法及厚度。將接合對750附著至聚合物層725上。在一些實施例中，可使用例如取放製程置放接合對750。然而，可利用置放接合對750的任何適合的方法。
在一些實施例中，諸如介電穿孔(through-dielectric vias；TDVs)727的穿孔形成於聚合物層725上方。在一些實施例中，晶種層(未繪示)首先形成於聚合物層725上方。晶種層為導電材料的薄層，其在後續處理步驟期間輔助形成較厚層。在一些實施例中，晶種層可包含約500埃(Å)厚的鈦層，之後為約3,000埃厚的銅層。取決於所需材料，可使用諸如濺鍍、蒸鍍或PECVD製程的製程來產生晶種層。一旦形成晶種層，則可在晶種層上方形成且圖案化光阻(未繪示)。介電穿孔727接著形成於圖案化光阻內。在一些實施例中，介電穿孔727包含一或多種導電材料，諸如銅、鎢、其他導電金屬或類似者，且可例如藉由電鍍、無電式鍍覆或類似者形成。在一些實施例中，使用電鍍製程，其中晶種層及光阻浸沒(submerged)或浸潤(immersed)於電鍍溶液中。一旦已使用光阻及晶種層形成介電穿孔727，則可使用適合的移除製程移除光阻。在一些實施例中，可使用電漿灰化製程來移除光阻，可藉此升 高光阻的溫度直至光阻經歷熱分解且可經移除。然而，可替代地利用任何其他適合的製程，諸如濕式剝離。光阻的移除可暴露晶種層的底層部分。一旦已形成介電穿孔727，則接著例如使用濕式蝕刻製程或乾式蝕刻製程移除晶種層的暴露部分。TDV 727可形成為在約180微米與約200微米之間的高度，具有約190微米的臨界尺寸及約300微米的間距。
圖7E示出用密封體729密封接合對750及介電穿孔727。密封體729可為模製化合物，諸如樹脂、聚醯亞胺、PPS、PEEK、PES、耐熱性晶體樹脂、此等的組合，或類似者。圖7F示出密封體729的薄化以便暴露介電穿孔727及接合對750。可例如使用CMP製程或另一製程進行薄化。
圖7G示出具有一或多個層的重佈線結構1000在密封體729上方的形成。在一些實施例中，可藉由首先在密封體729上方形成第一重佈線鈍化層1001來形成重佈線結構1000。在一些實施例中，第一重佈線鈍化層1001可為聚苯并噁唑(PBO)，但可替代地利用任何適合的材料，諸如聚醯亞胺或聚醯亞胺衍生物，諸如低溫固化聚醯亞胺。可使用例如旋轉塗佈製程將第一重佈線鈍化層1001置放為在約5微米與約17微米之間(諸如約7微米)的厚度，但可替代地使用任何適合的方法及厚度。
一旦已形成第一重佈線鈍化層1001，則可形成穿過第一重佈線鈍化層1001的第一重佈線通孔1003以便與接合對750及介電穿孔727進行電連接。在一些實施例中，可藉由使用金屬鑲嵌製程、雙金屬鑲嵌製程或另一製程形成第一重佈線通孔1003。在已形成第一重佈線通孔1003之後，第一重佈線層1005形成於 第一重佈線通孔1003上方且與所述第一重佈線通孔電連接。在一些實施例中，可藉由首先經由適合的形成製程(諸如CVD或濺鍍)形成鈦銅合金的晶種層(未繪示)來形成第一重佈線層1005。接著可形成用以覆蓋晶種層的光阻(亦未繪示)，且接著可使光阻圖案化以暴露晶種層的定位於第一重佈線層1005所需定位的位置的彼等部分。
一旦光阻已形成且經圖案化，則諸如銅的導電材料可經由諸如鍍覆的沉積製程形成於晶種層上。導電材料可形成為具有在約1微米與約10微米之間(諸如約4微米)的厚度。然而，雖然所論述的材料及方法適合於形成導電材料，但此等材料僅為例示性的。可替代地使用任何其他適合的材料(諸如AlCu或Au)及任何其他適合的形成製程(諸如CVD或PVD)以形成第一重佈線層1005。
在已形成第一重佈線層1005之後，第二重佈線鈍化層1007可形成且經圖案化以幫助分隔第一重佈線層1005。在一些實施例中，第二重佈線鈍化層1007可類似於第一重佈線鈍化層1001，諸如為正型PBO，或可不同於第一重佈線鈍化層1001，諸如為負型材料(諸如低溫固化聚醯亞胺)。可將第二重佈線鈍化層1007置放為具有約7微米的厚度。一旦處於適當位置，則可使用例如微影罩幕及蝕刻製程來使第二重佈線鈍化層1007圖案化以形成開口，或若第二重佈線鈍化層1007的材料為感光性的，則暴露第二重佈線鈍化層1007的材料且使其顯影。然而，可利用任何適合的材料及方法。
在已使第二重佈線鈍化層1007圖案化之後，第二重佈線 層1009可形成為延伸穿過形成於第二重佈線鈍化層1007內的開口且與第一重佈線層1005進行電連接。在一些實施例中，可使用類似於第一重佈線層1005的材料及製程形成第二重佈線層1009。舉例而言，晶種層可由圖案化光阻塗覆及覆蓋，可將諸如銅的導電材料塗覆至晶種層上，可移除圖案化光阻，且可使用導電材料作為罩幕來蝕刻晶種層。在一些實施例中，第二重佈線層1009形成為具有約4微米的厚度。然而，可使用任何適合的材料或製造製程。
在已形成第二重佈線層1009之後，在第二重佈線層1009上方塗覆第三重佈線鈍化層1011以便幫助分隔及保護第二重佈線層1009。在一些實施例中，第三重佈線鈍化層1011可與第二重佈線鈍化層1007由類似材料且以類似方式形成為約7微米的厚度。舉例而言，第三重佈線鈍化層1011可由已如上文關於第二重佈線鈍化層1007所描述的塗覆且圖案化的PBO或低溫固化聚醯亞胺形成。然而，可利用任何適合的材料或製造製程。
在已使第三重佈線鈍化層1011圖案化之後，第三重佈線層1013可形成為延伸穿過形成於第三重佈線鈍化層1011內的開口且與第二重佈線層1009進行電連接。在一些實施例中，可使用類似於第一重佈線層1005的材料及製程形成第三重佈線層1013。舉例而言，晶種層可由圖案化光阻塗覆及覆蓋，可將諸如銅的導電材料塗覆至晶種層上，可移除圖案化光阻，且可使用導電材料作為罩幕來蝕刻晶種層。在一些實施例中，第三重佈線層1013形成為具有約5微米的厚度。然而，可使用任何適合的材料或製造製程。
在已形成第三重佈線層1013之後，可在第三重佈線層1013上方形成第四重佈線鈍化層1015以便幫助分隔及保護第三 重佈線層1013。在一些實施例中，第四重佈線鈍化層1015可與第二重佈線鈍化層1007由類似材料及以類似方式形成。舉例而言，第四重佈線鈍化層1015可由已如上文關於第二重佈線鈍化層1007所描述的塗覆且圖案化的PBO或低溫固化聚醯亞胺形成。在一些實施例中，第四重佈線鈍化層1015形成為約8微米的厚度。然而，可利用任何適合的材料或製造製程。
在其他實施例中，可使用諸如雙金屬鑲嵌製程的金屬鑲嵌製程形成重佈線結構1000的重佈線通孔及重佈線層。舉例而言，第一重佈線鈍化層可形成於密封體729上方。接著使用一或多個微影步驟使第一重佈線鈍化層圖案化以在第一重佈線鈍化層內形成通孔的開口及導電線的開口兩者。導電材料可形成於通孔的開口及導電線的開口中以形成第一重佈線通孔及第一重佈線層。額外重佈線鈍化層可形成於第一重佈線鈍化層上方，且重佈線通孔及導電線的額外集合可形成於如針對第一重佈線鈍化層所描述的額外重佈線鈍化層中，形成重佈線結構1000。可使用此技術或其他技術以形成重佈線結構1000。
圖7G另外示出形成凸塊下金屬化物1019及第三外部連接件1017以與第三重佈線層1013進行電接觸。在一些實施例中，凸塊下金屬化物1019可各自包括三個導電材料層，諸如鈦層、銅層以及鎳層。然而，所屬技術領域中具有通常知識者將認識到，存在適合於形成凸塊下金屬化物1019的許多適合的材料及層的配置，諸如鉻/鉻銅合金/銅/金的配置、鈦/鈦鎢/銅的配置，或銅/鎳/金的配置。可用於凸塊下金屬化物1019的任何適合的材料或材料層全部意欲包含於實施例的範圍內。
在一些實施例中，凸塊下金屬化物1019藉由在第三重佈線層1013上方且沿穿過第四重佈線鈍化層1015的開口內部形成每一層來產生。可使用諸如電化學鍍覆的鍍覆製程來進行每一層的形成，但取決於所需材料，可使用其他形成製程，諸如濺鍍、蒸鍍或PECVD製程。凸塊下金屬化物1019可形成為具有在約0.7微米與約10微米之間(諸如約5微米)的厚度。
在一些實施例中，可將第三外部連接件1017置放於凸塊下金屬化物1019上，且所述第三外部連接件可為包括諸如焊料的共晶材料的球柵陣列封裝(ball grid array；BGA)，但可替代地使用任何適合的材料。在第三外部連接件1017為焊料球的一些實施例中，可使用諸如直接落球製程的落球方法形成第三外部連接件1017。在另一實施例中，可藉由首先經由諸如蒸鍍、電鍍、印刷、焊料轉移的任何適合的方法形成錫層，且接著進行回焊以使材料成形為所需凸塊形狀來形成焊料球。一旦已形成第三外部連接件1017，則可進行測試以確保結構適合於進一步處理。
接著使聚合物層725圖案化以便暴露介電穿孔727。在一些實施例中，可使用例如雷射鑽孔方法使聚合物層725圖案化。在此方法中，首先在聚合物層725上方沉積諸如光熱轉換(LTHC)層或水溶性保護膜(hogomax)層的保護層(未在圖7H中獨立示出)。一旦經保護，則將雷射導向聚合物層725的需要移除以便暴露底層介電穿孔727的彼等部分。在雷射鑽孔製程期間，鑽孔能量可在自0.1毫焦至約30毫焦範圍內，且相對於聚合物層725的法線的鑽孔角度為約0度(垂直於聚合物層725)至約85度。在一些實施例中，圖案化可形成為在介電穿孔727上方形成具有在 約100微米與約300微米之間(諸如約200微米)的寬度的開口。
在另一實施例中，可藉由以下步驟來使聚合物層725圖案化：首先將光阻(未在圖7H中單獨示出)塗覆於聚合物層725且接著使光阻暴露於圖案化能量源(例如，圖案化光源)以便誘發化學反應，藉此誘發光阻的暴露於圖案化光源的彼等部分的物理變化。接著將顯影劑塗覆於暴露的光阻以利用所述物理變化且取決於所需圖案來選擇性地移除光阻的暴露部分或光阻的未暴露部分，且使用例如乾式蝕刻製程來移除聚合物層725的底層暴露部分。然而，可利用用於使聚合物層725圖案化的任何其他適合的方法。
圖7H示出封裝1100經由聚合物層725接合至介電穿孔727。在接合封裝1100之前，自聚合物層725移除載體基底721及黏著劑層723。亦使聚合物層725圖案化以暴露介電穿孔727。在一些實施例中，封裝1100可包含額外基底、額外半導體元件、內部連接、中介層等。額外半導體元件可包含設計用於預期用途的一或多個半導體元件，諸如為記憶體晶粒(例如，DRAM晶粒)、邏輯晶粒、中央處理單元(central processing unit；CPU)晶粒、此等的組合，或類似者。在一些實施例中，一或多個額外半導體元件視特定功能性的需要而在其中包含積體電路元件，諸如電晶體、電容器、電感器、電阻器、第一金屬化層(未繪示)以及類似者。在一些實施例中，額外半導體元件中的一或多者經設計及製造成與接合對750一起或與所述接合對同時運行。密封體1103可用以密封及保護封裝1100。
在一些實施例中，可形成外部連接1101以在封裝1100與 例如介電穿孔727之間提供外部連接。外部連接1101可為接觸凸塊，諸如微凸塊或受控塌陷晶粒連接(controlled collapse chip connection；C4)凸塊，且可包括諸如錫的材料，或諸如銀或銅的其他適合的材料。在外部連接1101為錫焊料凸塊的一些實施例中，外部連接1101可藉由首先經由任何適合的方法(諸如蒸鍍、電鍍、印刷、焊料轉移、植球等)形成例如約100微米厚度的錫層來形成。一旦錫層已形成於結構上，則進行回焊以便使材料成形為所需凸塊形狀。
一旦已形成外部連接1101，則將外部連接1101與介電穿孔727對準且置放於所述介電穿孔上方，並進行接合。舉例而言，在外部連接1101為焊料凸塊的一些實施例中，接合製程可包括回焊製程，外部連接1101的溫度藉此升高至外部連接1101將液化及流動的點，藉此在外部連接1101重新固化時將封裝1100接合至介電穿孔727。
實施例可達成優點。在一些實施例中，靠近元件的邊緣的接合墊平行連接。藉由針對單個電連接使用多個連接接合墊，電連接的可用接合區域增大了。在接合製程期間，增大的接合區域可減小因接合墊的未對準或元件的翹曲所致的接觸電阻。另外，連接接合墊可形成為與其他未連接接合墊(諸如靠近元件的中心的彼等接合墊)具有相同間距。藉由保持形成於元件上的接合墊的恆定間距，可達成更大的製程均一性。舉例而言，更均一的接合墊間距可在平坦化製程之後產生更平坦的表面。在一些實施例中，連接接合墊可用於接合元件之間的電源或接地電連接。
在實施例中，一種半導體元件包含：第一內連線結構，位 於第一基底上方；第一接合層，位於第一內連線結構上方；多個第一接合墊，安置於第一接合層的第一區中，第一接合墊具有第一間距；以及多個第二接合墊，安置於第一接合層的第二區中，第二區在第一接合層的第一邊緣與第一區之間延伸，第二接合墊具有第一間距，多個第二接合墊包含多對相鄰第二接合墊，其中每一各別對中的第二接合墊藉由第一金屬線連接。在實施例中，第一金屬線與第二接合墊安置於相同層中。在實施例中，第一金屬線安置於內連線結構中且藉由安置於接合層中的通孔連接至每一各別對中的第二接合墊。在實施例中，所述半導體元件包含：第二接合層，位於第二基底上方；以及多個第三接合墊，安置於第二接合層中，所述多個第三接合墊包含多對相鄰第三接合墊，其中每一各別對中的第三接合墊藉由第二金屬線連接，且其中第三接合墊接合至第二接合墊。在實施例中，第三接合墊的間距小於第二接合墊的間距。在實施例中，第二區在第一接合層的第二邊緣與第一區之間延伸。在實施例中，第一邊緣近側的相鄰第二接合墊對具有垂直於第二邊緣近側的相鄰第二接合墊對的定向。在實施例中，第二區自接合層的第一邊緣延伸一距離，所述距離為自接合層的第一邊緣至接合層的相對邊緣的距離的約10%。在實施例中，第二區自接合層的第一邊緣延伸第一距離且自接合層的第二邊緣延伸第二距離，所述第一距離不同於所述第二距離。
在實施例中，一種方法包含：在半導體基底上方沉積介電層；在介電層中蝕刻多個接合墊開口，接合墊開口具有第一間距；在介電層中蝕刻多個第二開口，第二開口在多個接合墊開口中的各別第一接合墊開口與第二接合墊開口之間延伸，其中第一接合 墊開口與半導體基底的一或多個側壁相鄰；在所述介電層中蝕刻溝渠，每一所述溝渠在至少一個所述第一接合墊開口與至少一個所述第二接合墊開口之間延伸；在多個接合墊開口及多個第二開口內沉積導電材料；以及使用平坦化製程移除過量導電材料。在實施例中，接合墊開口具有第一直徑，且其中第二開口具有約等於第一直徑的寬度。在實施例中，所述方法包含在介電層中蝕刻多個第三開口，第三開口自接合墊開口的底部表面延伸至介電層的底部表面，且所述方法更包含在第三開口內沉積導電材料。在實施例中，所述方法更包含在半導體基底上方形成多個層間介電(ILD)層，其中介電層形成於多個ILD層上方。在實施例中，所述方法更包含將介電層接合至包含接合墊的元件基底以及將導電材料接合至元件基底的接合墊。在實施例中，第一接合墊與第二接合墊之間的第二開口的定向是基於第一接合墊的位置。
在實施例中，一種方法包含：形成第一半導體元件，包含：在第一基底上形成內連線結構；在內連線結構上形成第一接合層；以及在第一接合層中形成第一接合墊，其中第一多個第一接合墊包含藉由多個第一導電線平行連接的相鄰第一接合墊的集合；形成第二半導體元件，包含：在第二基底上形成第二接合層；以及在第二接合層中形成第二接合墊，其中第一多個第二接合墊包含藉由多個第二導電線平行連接的相鄰第二接合墊的集合；以及將第一接合層接合至第二接合層，包含將第一多個第一接合墊接合至第一多個第二接合墊。在實施例中，所述方法包含在內連線結構內形成多個第一導電線。在實施例中，所述方法更包含在第一接合層內形成多個第一導電線。在實施例中，第一接合墊與第二接合墊具 有不同的間距。在實施例中，第一多個第一接合墊與第一接合層的邊緣相鄰安置。
前文概述若干實施例的特徵，以使所屬技術領域中具有通常知識者可更好地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
400:半導體元件
402:基底
405:內接合墊
406:接合層
407:外接合墊
412:內區
414:外區
420:外接合結構
421:平行連接
408:內連線結構
410:金屬線
411、413:通孔

Claims (9)

  1. 一種半導體元件，包括：第一內連線結構，位於第一基底上方；第一接合層，位於所述第一內連線結構上方；多個第一接合墊，安置於所述第一接合層的第一區中，所述多個第一接合墊具有第一間距；多個第二接合墊，安置於所述第一接合層的第二區中，所述第二區在所述第一接合層的第一邊緣與所述第一區之間延伸，所述多個第二接合墊具有所述第一間距，所述多個第二接合墊包括多對相鄰所述第二接合墊，其中每一各別對中的所述第二接合墊藉由第一金屬線連接第二接合層，位於第二基底上方；以及多個第三接合墊，安置於所述第二接合層中，所述多個第三接合墊包括多對相鄰所述第三接合墊，其中每一各別對中的所述第三接合墊藉由第二金屬線連接，且其中所述第三接合墊接合至所述第二接合墊。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一金屬線與所述第二接合墊安置於相同層中。
  3. 如申請專利範圍第1項所述的半導體元件，其中所述第一金屬線安置於所述第一內連線結構中且藉由安置於所述第一接合層中的通孔連接至每一各別對中的所述第二接合墊。
  4. 如申請專利範圍第1項所述的半導體元件，其中所述第三接合墊的間距小於所述第二接合墊的間距。
  5. 如申請專利範圍第1項所述的半導體元件，其中所述第 二區在所述第一接合層的第二邊緣與所述第一區之間延伸，且所述第一邊緣近側的相鄰所述第二接合墊對具有垂直於所述第二邊緣近側的相鄰所述第二接合墊對的定向。
  6. 如申請專利範圍第1項所述的半導體元件，其中所述第二區自所述第一接合層的所述第一邊緣延伸第一距離且自所述第一接合層的第二邊緣延伸第二距離，所述第一距離不同於所述第二距離。
  7. 一種半導體元件的製造方法，包括：在半導體基底上方沉積介電層；在所述介電層中蝕刻第一接合墊開口及第二接合墊開口，其中所述第一接合墊開口與所述半導體基底的一或多個側壁相鄰，其中每一所述第二接合墊開口與至少一個所述第一接合墊開口相鄰；在所述介電層中蝕刻溝渠，每一所述溝渠在至少一個所述第一接合墊開口與至少一個所述第二接合墊開口之間延伸；在多個接合墊開口中的所述第一接合墊開口內沉積導電材料以形成第一接合墊，在所述多個接合墊開口中的所述第二接合墊開口內沉積所述導電材料以形成第二接合墊，且在多個第二開口內沉積所述導電材料以在所述第一接合墊與所述第二接合墊之間形成電連接；以及使用平坦化製程移除過量所述導電材料。
  8. 如申請專利範圍第7項所述的製造方法，其中所述第一接合墊開口具有第一直徑，且其中所述溝渠具有等於所述第一直徑的寬度。
  9. 一種半導體元件的製造方法，包括：形成第一半導體元件，包括：在第一基底上形成內連線結構；在所述內連線結構上形成第一接合層；以及在所述第一接合層中形成第一接合墊，其中多個所述第一接合墊包括藉由多個第一導電線平行連接的相鄰所述第一接合墊的集合；形成第二半導體元件，包括：在第二基底上形成第二接合層；以及在所述第二接合層中形成第二接合墊，其中多個所述第二接合墊包括藉由多個第二導電線平行連接的相鄰第二接合墊的集合；以及將所述第一接合層接合至所述第二接合層，包括將所述多個第一接合墊接合至所述多個第二接合墊。
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