CN117238774A - 半导体封装及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体封装包括：包括半导体晶粒的第一封装元件，其中半导体晶粒包括多个导电接垫，其中半导体晶粒被封装胶体环绕；位于半导体晶粒上的适应性内连线结构，其中适应性内连线结构包括多条导电线以及多个第一接合接垫，其中每一导电线实体接触且电性接触相应的导电接垫，其中每一第一接合接垫实体接触且电性接触相应的导电线；以及，包括内连线结构的第二封装元件，其中内连线结构包括多个第二接合接垫，其中每一第二接合接垫直接接合至相应的第一接合接垫，其中每一第二接合接垫自与其电性耦合的对应的导电接垫侧向偏移。

Description

半导体封装及其制作方法
技术领域
本发明涉及一种半导体封装及其制作方法。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的积体密度的不断提高，半导体行业已经历快速发展。在很大程度上，积体密度的提高源于最小特征尺寸(minimum feature size)的不断减小，此使得能够将更多的元件整合至给定的面积中。随着对日益缩小的电子装置的需求的增长，出现了对更小且更具创造性的半导体晶粒封装技术的需求。
发明内容
本发明的一实施例提供一种半导体封装的制作方法包括：在第一半导体装置的第一侧上形成第一适应性内连线结构以及将第二导电接垫接合至接合接垫，在第一半导体装置的第一侧上形成第一适应性内连线结构包括：决定第一半导体装置的第一导电接垫的第一侧向位置与第二侧向位置之间的第一侧向偏移，其中第二侧向位置对应于封装元件的接合接垫的位置；基于第一侧向偏移，在第一导电接垫上形成第一导电线，其中第一导电线自第一侧向位置延伸至第二侧向位置；以及，在第一导电在线形成第二导电接垫，其中第二导电接垫位于第二侧向位置；以及，将第二导电接垫接合至接合接垫。
本发明的另一实施例提供一种半导体封装的制作方法包括：将多个集成电路晶粒贴合至载体，其中每一集成电路晶粒包括位于集成电路晶粒的顶表面的多个导电接垫；为每一集成电路晶粒的每一导电接垫决定侧向偏移，其中每一侧向偏移表示对应的导电接垫的量测位置与期望位置之间的差异；在多个集成电路晶粒之上形成第一介电层；在第一介电层中图案化出多个第一开口，其中每一第一开口的图案是根据对应的导电接垫的量测位置、侧向偏移及期望位置决定；在多个第一开口中沉积第一导电材料；在第一介电层之上形成第二介电层；在第二介电层中图案化出多个第二开口，其中每一第二开口的图案是根据对应的导电接垫的期望位置决定；以及，在多个第二开口中沉积第二导电材料，以形成多个第一接合接垫。
本发明的又一实施例提供一种半导体封装包括：第一封装元件，包括半导体晶粒，其中半导体晶粒包括多个导电接垫，其中半导体晶粒被封装胶体环绕；适应性内连线结构，位于半导体晶粒上，其中适应性内连线结构包括多条导电线以及多个第一接合接垫，其中每一导电线实体接触且电性接触相应的导电接垫，其中每一第一接合接垫实体接触且电性接触相应的导电线；以及第二封装元件，包括内连线结构，其中内连线结构包括多个第二接合接垫，其中每一第二接合接垫直接接合至相应的第一接合接垫，其中每一第二接合接垫自与其电性耦合的对应的导电接垫侧向偏移。
附图说明
通过结合附图阅读以下详细说明，会最佳地理解本发明的态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸
图1及图2示出根据一些实施例的形成集成电路元件的中间步骤的剖视图及俯视图；
图3、图4、图5、图6、图7、图8、图9及图10示出根据一些实施例的形成适应性内连线结构的中间步骤的剖视图及俯视图；
图11、图12、图13、图14及图15示出根据一些实施例的形成半导体封装的中间步骤的剖视图及俯视图；
图16、图17、图18、图19、图20、图21及图22示出根据一些实施例的形成半导体封装的中间步骤的剖视图；
图23、图24及图25示出根据一些实施例的形成半导体封装的中间步骤的剖视图及俯视图。
具体实施方式
以下揭露内容提供用于实施本发明的不同特征的诸多不同实施例或实例。以下阐述元件及排列的具体实例以简化本发明。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如「位于……之下(beneath)」、「位于……下方(below)」、「下部的(lower)」、「位于……上方(above)」、「上部的(upper)」及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外也囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
根据一些实施例，形成内连线结构以补偿多个接合接垫的任何侧向偏移。内连线结构可包括多条导电线，以将偏移的多个接合接垫连接至几乎未发生偏移或未发生偏移的上覆的「校正」多个接合接垫。可利用适应性技术(例如，利用可程序化微影技术)来形成内连线结构。通过此种方式，可形成内连线结构，以在校正的接合接垫与上覆的元件之间提供更精确的接合，而无需显著的制程变化或附加的制程步骤。
图1示出根据一些实施例的贴合至载体102的集成电路晶粒50的剖视图。图1示出贴合至载体102的两个集成电路晶粒50A至50B，但在其他实施例中，可仅使用一个集成电路晶粒50或者多于两个集成电路晶粒50。根据一些实施例，在后续处理中对集成电路晶粒50A至集成电路晶粒50B进行封装以形成并入至半导体封装300(参见图15)中的集成电路元件元件100(参见图9至图10)。集成电路晶粒50(例如，50A及/或50B)可包括逻辑晶粒(例如，中央处理单元(central processing unit，CPU)、图形处理单元(graphics processingunit，GPU)、系统芯片(system-on-a-chip，SoC)、应用处理器(application processor，AP)、微控制器等)、内存晶粒(例如，动态随机存取内存(dynamic random access memory，DRAM)晶粒、静态随机存取内存(static random access memory，SRAM)晶粒等)、功率管理晶粒(例如，功率管理集成电路(power management integrated circuit，PMIC)晶粒)、射频(radio frequency，RF)晶粒，传感器晶粒，微机电系统(micro-electro-mechanical-system，MEMS)晶粒，讯号处理晶粒(例如，数字讯号处理(digital signal processing，DSP)晶粒)、前端晶粒(例如，模拟前端(analog front-end，AFE)晶粒)、类似装置或其组合。集成电路元件100的集成电路晶粒50可包括相似类型的晶粒或不同类型的晶粒。
集成电路晶粒50可形成于晶圆中，晶圆可包括不同的多个装置区，多个装置区在后续步骤中被单体化以形成多个集成电路晶粒。可根据适用的制作程序来处理集成电路晶粒50以形成多个集成电路。集成电路晶粒50可包括半导体基底52，半导体基底52的示例在图1中由半导体基底52A及半导体基底52B示出。举例而言，如图1所示，集成电路晶粒50A包括半导体基底52A，而集成电路晶粒50B包括半导体基底52B。半导体基底52(例如，半导体基底52A及/或半导体基底52B)可为经掺杂或未经掺杂的硅，或者由绝缘体上半导体(semiconductor-on-insulator，SOI)基底形成的主动层。半导体基底52可包含：其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。也可使用例如多层式基底(multi-layered substrate)或梯度基底(gradient substrate)等其他基底。半导体基底52可具有有时被称为前侧或顶侧的主动表面(例如，图1中面朝上的表面)以及有时被称为后侧的非主动表面(例如，图1中面朝下的表面)。
半导体基底52的前表面可形成有装置54，装置54的示例在图1中由装置54A及装置54B示出。举例而言，集成电路晶粒50A包括装置54A，而集成电路晶粒50B包括装置54B。装置54(例如，装置54A及/或装置54B)可包括主动装置(例如，晶体管、二极管等)、电容器、电阻器等。层间介电质(inter-layer dielectric，ILD)可环绕且覆盖装置54(未示出)。集成电路晶粒50可包括内连线结构60，内连线结构60对装置54进行内连以形成集成电路。举例而言，集成电路晶粒50A包括内连线结构60A，而集成电路晶粒50B包括内连线结构60B。内连线结构60可由例如介电层(例如，金属间介电质(inter-metal dielectric，IMD)或类似元件)中的多个金属化图案形成。在一些实施例中，多个金属化图案可为重布线层，且可包括形成于一或多个低介电常数介电层中的多条金属线及多个通孔。内连线结构60的多个金属化图案电性耦合至装置54。
在一些实施例中，内连线结构60包括位于内连线结构60的顶部或靠近内连线结构60的顶部且可外露的多个接垫66。举例而言，集成电路晶粒50A的内连线结构60A包括多个接垫66A，而集成电路晶粒50B的内连线结构60B包括接垫多个66B。在一些实施例中，多个接垫66电性耦合至内连线结构60的多个金属化图案，且可为内连线结构60的金属化图案的一部分(例如，最顶金属化图案)。在一些实施例中，内连线结构60可包括在放置集成电路晶粒50期间或在后续处理期间使用的多个对准标记56。举例而言，内连线结构60A可包括多个对准标记56A，而内连线结构60B可包括多个对准标记56B。内连线结构60A至60B仅为示例，且也可能为具有其他配置或尺寸的内连线结构60。
在一些实施例中，集成电路晶粒50A至50B可贴合至载体102。载体102可为玻璃载体基板、陶瓷载体基板或类似元件。载体102可为晶圆，使得载体102上能够同时形成多个封装。在一些实施例中，载体102包括多个对准标记104。可使用黏合剂(未示出)将集成电路晶粒50A至50B贴合至载体102，且可利用取放方法(pick-and-place method)或类似方法来放置集成电路晶粒50A至50B。在一些情形中，可在放置集成电路晶粒50A至50B期间使用载体102的多个对准标记104、集成电路晶粒50A的多个对准标记56A及/或集成电路晶粒50B的多个对准标记56B。在一些实施例中，随后自集成电路晶粒50A至50B移除载体102，并且，在此种实施例中，使用释放层或类似元件来贴合集成电路晶粒50A至50B。在一些实施例中，随后不自集成电路晶粒50A至50B移除载体102，而是将载体102并入至半导体封装300中(参见图15)。在此种实施例中，载体102可包括散热器或其他散热结构。
在一些实施例中，在对集成电路晶粒50A至50B进行贴合之后，集成电路晶粒50A至50B上及集成电路晶粒50A至50B周围可形成有封装胶体106。封装胶体106包覆集成电路晶粒50A至50B。封装胶体106可为模封材料、环氧树脂或类似材料。封装胶体106可采用压缩成形(compression molding)、转移成形(transfer molding)或类似制程来形成在载体102之上，使得集成电路晶粒50A至50B被掩埋或覆盖。封装胶体106可被进一步形成于多个集成电路晶粒50之间的多个间隙区中。封装胶体106可采用液体或半液体的形式施加，且随后被固化。在一些实施例中，在形成封装胶体106之后，可实行平坦化制程(例如，化学机械抛光(chemical-mechanical polish，CMP)制程、研磨制程、蚀刻制程及/或类似制程)。在一些实施例中，在实行平坦化制程之后，集成电路晶粒50A的多个接垫66A及集成电路晶粒50B的多个接垫66B暴露于外。在实行平坦化制程之后，封装胶体106的顶表面与集成电路晶粒50A至50B的顶表面可齐平。
图2示出根据一些实施例的集成电路晶粒50的俯视图(例如，平面图)。图2也示出封装胶体106的环绕集成电路晶粒50的一部分。图2所示的集成电路晶粒50为说明用的示例，并且，在一些情形中，可相似于集成电路晶粒50A至50B中的一者或两者。如图2所示，集成电路晶粒50包括外露的多个接垫66。然而，在一些情形中，多个接垫66可自其随后接合的对应的多个接垫侧向偏移。举例而言，多个接垫66可自第二封装元件200中的对应的多个接合接垫212侧向偏移，在下文中将针对图11至图12进行更详细的阐述。多个接垫66与对应的多个接合接垫212的接合可能因侧向偏移导致多个接垫66与多个接合接垫212之间的电性耦合不良或电性耦合不完全。多个接垫66的侧向偏移可能是归因于错位、制程变化或类似因素，或者可能是有意的。未发生侧向偏移的多个接垫66的位置在图2中由多个校正接垫116来指示。举例而言，多个校正接垫116的位置对应于正确位置，且随后将被接合至对应的多个接合接垫212。换句话说，多个校正接垫116几乎未发生或未发生侧向偏移。多个接垫66与多个校正接垫116的位置、数目及排列方式仅为说明用的示例，且在其他实施例中可能不同。
图3至图10示出根据一些实施例的适应性内连线结构120(参见图9)的形成。举例而言，可形成适应性内连线结构120，以对多个接垫66相对于其随后接合的多个接合接垫212的任何侧向偏移进行校正。在一些实施例中，适应性内连线结构120包括电性耦合至对应的多个接垫66的多个校正接垫116(参见图9至图10)。多个校正接垫116可形成于具有较多个接垫66小的侧向偏移的位置中，据此，相较于未校正的多个接垫66而言，多个校正接垫116能够以更佳的质量来接合至多个接合接垫212及更佳的电性来耦合至多个接合接垫212。图3至图10中所阐述的制程仅为示例，且也可能为用于形成适应性内连线结构的其他制程。举例而言，可利用任何合适的技术(例如，镶嵌、双镶嵌或类似制程)来形成适应性内连线结构120。
在图3中，根据一些实施例，形成第一介电层108及经图案化的光阻110。第一介电层108可覆盖封装胶体106的顶表面及集成电路晶粒50A至50B的顶表面。在一些实施例中，第一介电层108由例如氮化硅、氧化硅、氮氧化硅、碳氧化硅、玻璃、聚合物、类似材料或其组合等材料形成。第一介电层108可通过任何可接受的沉积制程(例如，旋转涂布、化学气相沉积(chemical vapor deposition，CVD)、层压、类似制程或其组合)形成。在一些实施例中，第一介电层108可形成为具有大约介于0.07微米至1微米之间的厚度，但也可能为其他厚度。根据一些实施例，光阻110随后形成在第一介电层108上。光阻110可为单层或者可为由多层形成的光阻结构。光阻110可利用合适的技术(例如，旋转涂布或类似制程)形成。
根据一些实施例，随后可在光阻110中图案化出多个开口112。多个开口112对应于随后形成的多条适应性线114(参见图7至图8)，多条适应性线114将多个接垫66电性耦合至随后形成的多个校正接垫116。在一些实施例中，在对光阻110进行图案化之前决定多个开口112的图案。举例而言，与多个开口112对应的图案可基于多个接垫66的位置及相关联的多个校正接垫116的位置而定。在决定多个开口112的图案之后，随后可适应性地对光阻110进行图案化以形成多个开口112。举例而言，可使用可程序化微影工具或类似工具适应性地对光阻110进行图案化，可程序化微影工具或类似工具能够根据预定图案对光进行控制以达成光阻110的选择性曝光，而非通过使用例如光罩或类似元件。可程序化微影工具可为例如雷射写入系统、电子束写入系统、无光罩曝光系统或类似工具。其他的可程序化微影工具或适应性图案化技术也是可行的。通过使用可程序化微影工具，每一个被制作的结构的侧向偏移可获得补偿，且无需产生额外的光罩。如此可提高制程灵活性，也允许改变多个接垫66的排列方式(例如，改变为不同的集成电路晶粒)或多个接合接垫212的排列方式，但对制作程序不产生显著改变。
在一些实施例中，可决定图案并随后用于多个后续制程运行。在一些实施例中，多个开口112的图案可基于与制作程序相关的历史数据来决定。举例而言，若已观察到在多次制程运行中频繁地或持续地出现特定的侧向偏移，则图案可被决定以补偿此种可预测的偏移。作为另一示例，不同的集成电路晶粒所具有的多个接垫66的不同排列方式可应用于结构中，且基于多个接垫66的不同排列方式来决定图案。
在其他实施例中，可为每一制程运行决定单独的图案。通过此种方式，更精确地与多个接垫66的侧向偏移对应的图案能够被决定。举例而言，可观察或量测多个接垫66的位置，并随后可基于这些观察或量测来决定图案。在一些实施例中，可观察或量测多个对准标记104、多个对准标记56A或多个对准标记56B的位置，且基于多个对准标记104、多个对准标记56A或多个对准标记56B的位置或相对位置来决定图案。在一些实施例中，可观察或量测对应的多个接合接垫212的位置而不是多个接垫66的位置，或除了多个接垫66的位置外，还可观察或量测对应的多个接合接垫212的位置。通过此种方式，可至少部分地基于多个接合接垫212的位置来决定图案。
图4示出根据一些实施例的在形成经图案化的光阻110之后的集成电路晶粒50的俯视图。如图4所示，每一开口112可自接垫66延伸至对应的校正接垫116。多个开口112可部分地或完全地重叠于多个接垫66及/或多个校正接垫116。多个开口112的宽度可小于、大于或约相同于多个接垫66的宽度或多个校正接垫116的宽度。在一些实施例中，多个开口112可具有不同的长度及/或宽度。多个开口112的长度、宽度、定向及/或排列方式可视多个接垫66与多个校正接垫116的相对位置而定。
在图5中，根据一些实施例，多个开口112延伸穿过第一介电层108。根据一些实施例，多个开口112可通过使用经图案化的光阻110作为蚀刻光罩对第一介电层108进行蚀刻而延伸穿过第一介电层108。举例而言，可利用合适的湿式蚀刻制程及/或干式蚀刻制程。在第一介电层108中形成多个开口112之后，可利用合适的制程(例如，灰化制程或类似制程)来移除光阻110。
图6示出根据一些实施例的集成电路晶粒的俯视图。如图6所示，第一介电层108中的多个开口112至少部分地暴露出多个接垫66。在其他实施例中，多个开口112完全地暴露出多个接垫66。
在图7中，根据一些实施例，在多个开口112中形成多条适应性线114。一旦多个接垫66由多个开口112暴露于外，便可形成多条适应性线114以与多个接垫66实体接触及电性接触。如图7所示，多条适应性线114A与集成电路晶粒50A的多个接垫66A实体接触及电性接触，而多条适应性线114B与集成电路晶粒50B的多个接垫66B实体接触及电性接触。在一实施例中，多条适应性线114包括障壁层、种子层、填充金属或其组合。举例而言，可首先在第一介电层108之上及多个开口112内全面性沉积障壁层。障壁层可包含钛、氮化钛、钽、氮化钽、类似材料或其组合。种子层可为导电材料(例如，铜)且可利用合适的制程(例如，溅镀、蒸镀、电浆增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)或类似制程)全面性沉积于障壁层之上。填充金属可为导电材料(例如，铜或铜合金)且可利用合适的制程(例如，电镀、无电镀或类似制程)进行沉积。在一些实施例中，填充金属可对多个开口112进行填充或过度填充。一旦已沉积了填充金属，则可利用例如平坦化制程(例如，化学机械抛光(CMP)制程或类似制程)来移除填充金属的过量材料、种子层的过量材料及障壁层的过量材料。在一些情形中，在平坦化制程之后，第一介电层108的顶表面与多条适应性线114的顶表面可实质上齐平或共面。其他材料或技术也是可行的。
图8示出根据一些实施例的在形成多条适应性线114之后的集成电路晶粒50的俯视图。多条适应性线114的宽度可小于、大于或约相同于多个接垫66的宽度或多个校正接垫116的宽度。在一些实施例中，多条适应性线114可具有不同的长度及/或宽度。多条适应性线114的长度、宽度、定向及/或排列方式可视多个接垫66与多个校正接垫116的相对位置而定。在一些实施例中，多条适应性线114可具有大约介于0.032微米至约1微米之间的宽度或大约介于0.01微米至1微米之间的长度，但也可能为其他宽度或长度。
在图9中，根据一些实施例，在多条适应性线114上形成多个校正接垫116。通过此种方式，根据一些实施例，可在集成电路晶粒50A至50B上形成适应性内连线结构120，进而形成集成电路元件100。在一些实施例中，可在第一介电层108及多条适应性线114之上沉积第二介电层118。可使用与先前针对第一介电层108所阐述的材料或技术相似的材料或技术来形成第二介电层118。在一些实施例中，将第二介电层118的材料选择成使得第二介电层118能够接合至其他结构(例如，在下文中针对图11所阐述的第二封装元件200)。举例而言，第二介电层118可用于接合制程，例如直接接合、熔融接合、介电质对介电质接合、氧化物对氧化物接合或类似制程。根据一些实施例，第二介电层118由含硅介电材料(例如，氧化硅、氮化硅)或类似材料形成。可利用任何合适的技术来沉积第二介电层118。可将第二介电层118沉积至大约介于70奈米至1000奈米之间的厚度。然而，任何合适的材料、制程或厚度也是可行的。
多个校正接垫116实体接触且电性接触多条适应性线114。举例而言，在图9中，多个校正接垫116A接触多条适应性线114A，而多个校正接垫116B接触多条适应性线114B。在一些实施例中，多个校正接垫116可用于接合制程，例如直接接合、熔融接合、金属对金属接合或类似制程。在一些实施例中，可利用与先前针对多条适应性线114所阐述的技术相似的技术来形成多个校正接垫116。举例而言，可在第二介电层118上形成光阻(未示出)并对其图案化，所得的图案具有与多个校正接垫116对应的多个开口(未单独示出)。在一些实施例中，可使用可程序化微影工具适应性地对光阻进行图案化。多个开口可通过使用经图案化的光阻作为蚀刻光罩来实行合适的蚀刻制程而延伸至第二介电层118中。随后可在第二介电层118之上及多个开口中沉积导电材料以形成多个校正接垫116。导电材料可相似于多条适应性线114的导电材料，且可利用相似的技术形成。举例而言，导电材料可包括障壁层、种子层、填充金属或其组合。可实行平坦化制程以移除过量的导电材料。在实行平坦化制程之后，在一些情形中，第二介电层118的顶表面与多个校正接垫116的顶表面可实质上齐平或共面。其他的材料或技术也是可行的。
图10示出根据一些实施例的在形成多个校正接垫116之后的集成电路元件100的俯视图。此俯视图相似于图2、图4、图6及图8的俯视图。多个校正接垫116的宽度可小于、约相同于或大于多个接垫66的宽度。
图11示出根据一些实施例的在接合之前的集成电路元件100与第二封装元件200。随后对集成电路元件100与第二封装元件200进行接合以形成半导体封装300(参见图15)。图11所示的第二封装元件200仅为示例，在其他实施例中，其他类型的元件或结构、中介层、晶圆、晶粒、装置或类似物也可接合至集成电路元件100。在一些实施例中，第二封装元件200可包括基底202及形成于基底202上的内连线结构208。
在一些实施例中，基底202包括半导体基底(例如，晶圆或类似装置)，例如经掺杂或未经掺杂的硅，或者绝缘体上半导体(SOI)基底的主动层。基底202可包含：其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。也可使用例如多层式基底或梯度基底等其他基底。在一些实施例中，基底202具有有时被称为前侧或「顶侧」的主动表面(例如，图11中面朝下的表面)以及有时被称为后侧的非主动表面(例如，图11中面朝上的表面)。
在一些实施例中，可在基底202的前表面处形成多个电路装置204。多个电路装置204包括多种主动装置(例如，晶体管、二极管或类似装置)及被动装置(例如，电容器、电阻器、电感器或类似装置)，可用于产生半导体封装300的设计所期望的结构及功能需求。可利用任何合适的方法来形成多个电路装置。在其他实施例中，基底202不存在主动装置及/或被动装置。
可在基底202之上形成内连线结构208，以对各种电路装置及/或多个基底穿孔206(如下所述)进行内连。在一些实施例中，内连线结构208可相似于集成电路晶粒50的内连线结构60。在一些实施例中，内连线结构208可包括由介电材料(例如，低介电常数介电材料或类似材料)与导电材料(例如，金属化图案、重布线层或类似材料)的交替层形成的多层金属化层。多层金属化层可利用任何合适的制程(例如，沉积、镶嵌、双镶嵌或类似制程)形成。在一些实施例中，内连线结构208可包括在将第二封装元件200接合至集成电路元件100期间所使用的多个对准标记209。图11所示的内连线结构208仅为示例，且具有其他配置的内连线结构208也是可行的。
在一些实施例中，内连线结构208包括位于内连线结构208的顶部或靠近内连线结构208的顶部且外露的多个接合接垫212。在一些实施例中，多个接合接垫212电性耦合至内连线结构208的多层金属化层，且可作为内连线结构208的金属化图案的一部分(例如，最顶金属化图案)。在一些实施例中，随后将多个接合接垫212接合至多个校正接垫116，以将集成电路元件100实体连接且电性连接至第二封装元件200。举例而言，多个接合接垫212可用于接合制程，例如直接接合、熔融接合、金属对金属接合或类似制程。多个接合接垫212可包含与多个校正接垫116的材料相似的材料，但其他材料也是可行的。
在一些实施例中，内连线结构208的最顶介电层是被选择成使得此最顶介电层能够接合至集成电路元件100的第二介电层118的材料。举例而言，内连线结构208的最顶介电层可用于接合制程，例如直接接合、熔融接合、介电质对介电质接合、氧化物对氧化物接合或类似制程。举例而言，内连线结构208的最顶介电层可由含硅介电材料(例如，氧化硅、氮化硅)、与第二介电层118的材料相似的材料或类似材料形成。在一些情形中，多个接合接垫212可形成于内连线结构208的最顶介电层中。
在一些实施例中，在基底202内形成多个基底穿孔206。多个基底穿孔206可形成于基底202内，并且，若期望，则也可形成于内连线结构208的一或多层内。可形成多个基底穿孔206以提供自基底202的前侧至基底202的后侧的电性连接(electrical connectivity)。在一实施例中，可通过以下方式来形成多个基底穿孔206：首先在基底202中形成多个基底穿孔开口(未单独示出)，并且，若期望，则可在内连线结构208的上覆的金属化层中的任一者中形成多个基底穿孔开口(未单独示出)。然后，可使用导电材料(例如，铜或类似材料)对多个开口进行填充。然后可利用例如平坦化制程来移除过量的导电材料。在一些实施例中，可在沉积导电材料之前在多个开口中沉积衬垫及/或障壁层。
在图12中，根据一些实施例，可将集成电路元件100与第二封装元件200接合于一起。图13示出图12中所指示的区域80的放大图。在一些实施例中，利用例如介电质对介电质接合、金属对金属接合或其组合(例如，「混合接合」)将集成电路元件100接合至第二封装元件200。在一些实施例中，可在进行接合之前对集成电路元件100的接合表面及/或第二封装元件200的接合表面进行活化。对接合表面进行活化可包括干式处理、湿式处理、电浆处理、暴露于惰性气体电浆、暴露于氢气、暴露于氮气、暴露于氧气、类似制程或其组合。对于利用湿式处理的实施例而言，在一些实施例中，可利用RCA清洁。在其他实施例中，活化制程可包括其他类型的处理。活化制程有利于集成电路元件100与第二封装元件200的接合。
在活化制程之后，可将集成电路元件100放置成与第二封装元件200接触。在一些实施例中，可将集成电路元件100的多个校正接垫116放置成与第二封装元件200的接合接垫212实体接触，同时可将内连线结构208的最顶介电层放置成与第二介电层118实体接触。在一些情形中，接合表面之间的接合制程是在接合表面彼此进行实体接触时开始。可将多个校正接垫116接合至多个接合接垫212以对集成电路元件100与第二封装元件200进行电性耦合。
在一些实施例中，在接合表面进行实体接触之后实行热处理。在一些情形中，热处理可加强集成电路元件100与第二封装元件200之间的接合。热处理可包括大约介于200摄氏度至40摄氏度之间的制程温度，但其他温度也是可行的。在一些实施例中，热处理包括处于或高于多个校正接垫116及/或多个接合接垫212的材料的共晶点(eutectic point)的制程温度。通过此种方式，利用介电质对介电质接合及/或金属对金属接合而将集成电路元件100与第二封装元件200接合于一起。
此外，尽管已阐述特定的制程来发起及加强集成电路元件100与第二封装元件200之间的接合，但该些说明旨在进行例示而非旨在对实施例进行限制。确切而言，可利用烘烤、退火、压制(pressing)、或其他接合制程或制程的组合的任何合适的组合。所有此种制程皆完全旨在包括于实施例的范围内。
在图14中，根据一些实施例，在第二封装元件200上形成后侧重布线结构302。在其他实施例中，不形成后侧重布线结构302。在一些实施例中，在形成后侧重布线结构302之前，实行平坦化制程(例如，CMP制程、研磨制程或类似制程)以对基底202进行薄化并暴露出多个基底穿孔206。然后可在基底202及多个基底穿孔206之上形成后侧重布线结构302，且后侧重布线结构302可与多个基底穿孔206进行电性接触。后侧重布线结构302可包括一或多个重布线层304，所述一或多个重布线层304可包括导电线、导通孔、金属化层、金属化图案或类似元件。后侧重布线结构302可利用合适的制程(例如，镶嵌、双镶嵌或另一制程)形成。举例而言，在一些实施例中，可沉积钝化层并对钝化层进行图案化，且然后可在经图案化的钝化层之上沉积种子层。然后可在种子层之上沉积光阻并对所述光阻进行图案化。重布线层304可通过以下方式来形成：在种子层的被暴露出的区域上沉积导电材料，且然后移除光阻及种子层的下伏的区域。可重复进行此制程以形成包括一或多个重布线层304的后侧重布线结构302。后侧重布线结构302可具有不同于图14所示的层数，后侧重布线结构302可使用任何合适的材料或制程形成。
在图15中，根据一些实施例，可在后侧重布线结构302上形成多个导电连接件310，进而形成半导体封装300。多个导电连接件310使得能够与外部元件进行电性连接。在一些实施例中，在后侧重布线结构302之上形成钝化层306。钝化层306可为介电材料(例如，聚合物、氮化硅、氧化硅或类似材料)且可利用任何合适的技术形成。在一些实施例中，钝化层306是后侧重布线结构302的一部分。
在一些实施例中，可在后侧重布线结构302上形成多个凸块下金属(Under-bumpmetallization，UBM)308。多个凸块下金属308可具有位于钝化层306的主表面上且沿钝化层306的主表面延伸的多个凸块部分，且可具有延伸穿过钝化层306以实体接触且电性接触后侧重布线结构302的最顶重布线层304的多个通孔部分。多个凸块下金属308可由与后侧重布线结构302的重布线层304相同的材料形成，但其他的材料或材料的组合也是可行的。
在一些实施例中，然后可在成多个凸块下金属308上形成多个导电连接件310。多个导电连接件310可为例如球栅阵列(ball grid array，BGA)连接件、焊料球、金属柱、可控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、无电镀镍钯浸金技术(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸块或类似元件。多个导电连接件310可包含例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合等导电材料。在一些实施例中，借由首先通过蒸镀、电镀、印刷、焊料转移(solder transfer)、植球或类似制程形成焊料层来形成多个导电连接件310。一旦已在结构上形成焊料层，便可实行回焊(reflow)，以将所述材料造型成所期望的凸块形状。在另一实施例中，多个导电连接件310包括通过溅镀、印刷、电镀、无电镀覆、化学气相沉积或类似制程形成的多个金属柱(例如，铜柱)。多个金属柱可不含焊料，且可具有实质上垂直的侧壁。在一些实施例中，在多个金属柱的顶部上形成金属顶盖层(metal cap layer)。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，且可通过电镀制程来形成。
在其他实施例中，不形成多个凸块下金属308及/或多个导电连接件310，且半导体封装300的后侧重布线结构302可直接接合至外部元件。在其他实施例中，在形成多个导电连接件310之后移除载体102。在其他实施例中，可在先前的制程步骤(例如，在将集成电路元件100接合至第二封装元件200之前)移除载体102。在一些实施例中，将载体102移除并使用散热器或其他散热结构来代替载体102。在一些实施例中，载体102包括散热器或其他散热结构，且未被移除。具有适应性内连线结构120的半导体封装300的该些变化及其他变化也被视为处于本发明的范围内。
图16至图22示出根据一些实施例的形成半导体封装600(参见图22)的中间步骤的剖视图。除第一适应性内连线结构120形成于集成电路晶粒50A至50B的前侧之上(相似于半导体封装300的适应性内连线结构120)以及第二适应性内连线结构420形成于集成电路晶粒50A至50B的后侧之上以外，半导体封装600相似于图15所示的半导体封装300。半导体封装600的形成步骤及/或特征中的一些相似于半导体封装300的形成步骤及/或特征中的一些，且不再予以赘述。
图16示出根据一些实施例的集成电路元件400。除以下所阐述的一些差异或所有差异以外，图16所示的集成电路元件400相似于先前针对图9所阐述的集成电路元件100。因此，集成电路元件400可使用与先前针对集成电路元件100在图1至图9中所阐述的材料或技术相似的材料或技术来形成。除了图16中的集成电路晶粒50还包括多个基底穿孔58以外，集成电路元件400包括与先前所阐述的集成电路晶粒50相似的一或多个集成电路晶粒50。举例而言，集成电路晶粒50A包括多个基底穿孔58A，而集成电路晶粒50B包括多个基底穿孔58B。集成电路晶粒50的多个基底穿孔58可电性连接至集成电路晶粒50的内连线结构60，且可延伸至积体电路晶粒50的半导体基底52中。在一些实施例中，集成电路晶粒50可被封装胶体106包覆。
集成电路元件400包括形成于集成电路晶粒50的多个内连线结构60之上的第一适应性内连线结构120。第一适应性内连线结构120可相似于集成电路元件100的适应性内连线结构120且可利用相似的技术来形成。举例而言，集成电路元件400的第一适应性内连线结构120可包括第一介电层108中的多条适应性线114及第二介电层118中的多个校正接垫116。多条适应性线114多个将校正接垫116电性连接至集成电路晶粒50的对应的多个接垫66。多条适应性线114及多个校正接垫116可例如通过以下步骤来形成：决定图案，使用可程序化微影工具或类似工具在光阻中适应性地图案化出图案，使用经图案化的光阻作为蚀刻光罩以在下伏的介电层中蚀刻出多个开口，且然后使用导电材料对多个开口进行填充。
图17示出根据一些实施例的在接合之前的集成电路元件400与第二封装元件500。随后对集成电路元件400与第二封装元件500进行接合以形成半导体封装600(参见图22)。在一些实施例中，可在对集成电路元件400与第二封装元件500进行接合之前移除载体102。除在一些实施例中，第二封装元件500可不包括多个基底穿孔206以外，第二封装元件500相似于先前所阐述的第二封装元件200(参见图11)。举例而言，在一些实施例中，第二封装元件500可包括基底202、形成于基底202上的内连线结构208以及形成于内连线结构208中的多个接合接垫212。图17所示的第二封装元件500仅为示例，在其他实施例中，其他类型的元件或结构也可接合至集成电路元件400。
在图18中，根据一些实施例，将集成电路元件400与第二封装元件500接合于一起。在一些实施例中，利用例如介电质对介电质接合、金属对金属接合或其组合(例如，「混合接合」)将集成电路元件400接合至第二封装元件500。举例而言，集成电路元件400的多个校正接垫116可直接接合至第二封装元件500的多个接合接垫212，以对集成电路元件400与第二封装元件500进行电性连接。所述接合制程可相似于先前针对图12所阐述的接合制程。举例而言，接合制程可包括活化制程及/或热处理。
图19及图20示出根据一些实施例的在集成电路元件400上形成第二适应性内连线结构420的中间步骤。举例而言，可形成适应性内连线结构120以校正多个基底穿孔58的任何侧向偏移。举例而言，第二适应性内连线结构420可包括在多个基底穿孔58与上覆的结构(例如，后侧重布线结构602(参见图21)或另一元件)之间进行电性连接的多条适应性线430(参见图20)。多条适应性线426可自多个基底穿孔58延伸至具有较多个基底穿孔58小的侧向偏移的位置，且因此多条适应性线426能够以更佳的质量来接合至随后形成或随后接合的结构及更佳的电性来耦合至随后形成或随后接合的结构。第二适应性内连线结构420可利用与用于第一适应性内连线结构120的技术相似的技术来形成。在一些实施例中，实行平坦化制程(例如，化学机械抛光制程、研磨制程或类似制程)以对集成电路晶粒50的后侧进行薄化并暴露出多个基底穿孔58。在实行平坦化制程之后，封装胶体106的顶表面、集成电路晶粒50的半导体基底52的顶表面与集成电路晶粒50的多个基底穿孔58的顶表面可实质上齐平或共面。
在图19中，根据一些实施例，形成介电层422及经图案化的光阻424。介电层422可覆盖封装胶体106的顶表面及集成电路晶粒50A至50B的顶表面。在一些实施例中，介电层422可使用与先前针对第一介电层108或第二介电层118所阐述的材料或技术相似的材料或技术来形成。然后在介电层422上形成光阻424，且可使用相似于先前所阐述的光阻110的材料或技术来形成光阻424。然后可在光阻424中图案化出多个开口428，多个开口428对应于随后形成的多条适应性线430(参见图20)。可例如通过确定图案并使用可程序化微影工具或类似工具在光阻424中适应性地图案化出所述图案来形成多个开口428。
在图20中，根据一些实施例，在介电层422中形成多条适应性线430。多条适应性线430可通过使用经图案化的光阻424作为蚀刻光罩而对介电层422进行蚀刻来形成。通过此种方式，多个开口428延伸穿过介电层422以暴露出多个基底穿孔58。可利用适当的湿式蚀刻制程及/或干式蚀刻制程对介电层422进行蚀刻。可利用合适的制程(例如，灰化制程)来移除光阻424。然后可将导电材料沉积于介电层422上及介电层422中的多个开口428内。导电材料可相似于第一适应性内连线结构120的材料且可利用相似的技术来形成。可实行平坦化制程(例如，化学机械抛光制程或研磨制程)以移除过量的导电材料并形成第二适应性内连线结构420的多条适应性线430。形成第二适应性内连线结构420可提高制程灵活性，并使得第二适应性内连线结构420至多个基底穿孔58的连接能够得到改善。
在图21中，根据一些实施例，在第二适应性内连线结构420上形成后侧重布线结构602。在其他实施例中，可形成封装元件或类似元件并将所述封装元件或类似元件接合至第二适应性内连线结构420。在其他实施例中，不形成后侧重布线结构602。后侧重布线结构602可相似于后侧重布线结构302且可利用相似的技术来形成。举例而言，后侧重布线结构602可包括一或多个重布线层604，且可利用镶嵌、双镶嵌或另一制程来形成。后侧重布线结构602经由第二适应性内连线结构420而电性耦合至集成电路晶粒50的多个基底穿孔58。
在图22中，根据一些实施例，在后侧重布线结构602上形成多个导电连接件610，进而形成半导体封装600。在一些实施例中，在后侧重布线结构602之上形成钝化层606，钝化层606可相似于先前所阐述的钝化层306。在一些实施例中，可在后侧重布线结构602上形成多个凸块下金属608，多个凸块下金属608可相似于先前所阐述的多个凸块下金属308。可在多个凸块下金属608上形成多个导电连接件610，多个导电连接件610可相似于先前所阐述的多个导电连接件310。多个导电连接件610使得能够与外部元件进行电性连接。在其他实施例中，不形成多个凸块下金属608及/或多个导电连接件610。在一些实施例中，利用平坦化制程(例如，化学机械抛光制程或研磨制程)对第二封装元件500的基底202进行薄化。
图23、图24及图25示出根据一些实施例的形成半导体封装700(参见图25)的中间步骤。除第一适应性内连线结构120包括将集成电路晶粒50A的多个接垫66A连接至集成电路晶粒50B的多个接垫66B的多条连接线115，且第二适应性内连线结构420包括将集成电路晶粒50A的多个基底穿孔58A连接至集成电路晶粒50B的多个基底穿孔58B的多条连接线431(参见图25)以外，半导体封装700相似于图22所示半导体封装600。在其他实施例中，可形成多条连接线115或多条连接线431以连接多于两个集成电路晶粒50。在其他实施例中，不存在第一适应性内连线结构120或第二适应性内连线结构420中的一者。在其他实施例中，不存在多条连接线115及/或多条连接线431。如本文中所述般形成多条连接线115或多条连接线431可使得能够在封装内形成附加的内连线，此可使得布局更灵活且内连线的长度更短。
图23示出根据一些实施例的第一适应性内连线结构120的多条适应性线114及多条连接线115的形成。多条连接线115可利用与图3至图7中所阐述的技术相似的技术与多条适应性线114一起形成。举例而言，可使用可程序化微影工具或类似工具在光阻(例如，光阻110)中适应性地图案化出对应于多条连接线115的多个开口。可使用经图案化的光阻作为蚀刻光罩在第一介电层108中蚀刻出多个开口的图案。对应于多条连接线115的多个开口可暴露出集成电路晶粒50的多个接垫66。举例而言，多个开口可自集成电路晶粒50A的多个接垫66A延伸至集成电路晶粒50B的多个接垫66B。然后可将导电材料沉积于多个开口中，进而形成多条适应性线114及多条连接线115。
图24示出根据一些实施例的在形成多条适应性线114及多条连接线115之后的俯视图。图24所示的结构仅为说明用的示例，在其他实施例中也可能为其他的配置或排列方式。如图24所示，多条适应性线114A形成于集成电路晶粒50A的多个接垫66A之上，而多条适应性线114B形成于集成电路晶粒50B的多个接垫66B之上。此外，连接线115A至115D被形成为自集成电路晶粒50A的多个接垫66A延伸至集成电路晶粒50B的多个接垫66B，连接线115A至115D对集成电路晶粒50A至集成电路晶粒50B进行电性耦合。连接线115A自接垫66A延伸至接垫66B，但也延伸至随后形成校正接垫116A的位置及校正接垫116B的位置中。连接线115B自接垫66A延伸至接垫66B，但仅延伸至随后形成校正接垫116A的位置中。连接线115C自接垫66A延伸至接垫66B，但仅延伸至随后形成校正接垫116B的位置中。连接线115D自接垫66A延伸至接垫66B，但连接线115D之上随后并未形成校正接垫116。图24所示的连接线115A至连接线115D仅为说明用的示例，且多条连接线115的其他配置、排列方式、数目或组合也是可行的。
图25示出根据一些实施例的在随后对图24所示结构进行处理之后形成的半导体封装700。半导体封装700可利用与先前针对半导体封装600在图16至图22中所阐述的制程步骤相似的制程步骤来形成。举例而言，可形成多个校正接垫116以形成集成电路元件400的第一适应性内连线结构120，且第二封装元件500可接合至第一适应性内连线结构120。
相似于半导体封装600，半导体封装700可包括形成于集成电路元件400的后侧之上的第二适应性内连线结构420。除存在多条连接线431以外，图25所示的第二适应性内连线结构420可相似于先前针对图19至图20所阐述的第二适应性内连线结构420。在一些实施例中，多条连接线431可在不同的集成电路晶粒50的多个基底穿孔58之上延伸并对多个基底穿孔58进行电性耦合。在一些实施例中，一或多条连接线431电性连接至一或多个基底穿孔58以及上覆的后侧重布线结构602。在一些实施例中，一或多条连接线431不形成于多个基底穿孔58之上且不电性连接至多个基底穿孔58，而是电性连接至上覆的后侧重布线结构602。多条连接线431可与多条适应性线430一起形成。通过此种方式形成多条连接线431可提高制程灵活性或设计灵活性，且可使得特征之间的内连能够得以改善。
在一些实施例中，可在第二适应性内连线结构420之上形成后侧重布线结构602，后侧重布线结构602可相似于针对图21所阐述的后侧重布线结构602。后侧重布线结构602的重布线层604可实体接触且电性接触第二适应性内连线结构420的多条适应性线430及/或多条连接线431。在一些实施例中，可形成钝化层606、多个凸块下金属608及/或多个导电连接件610，此可相似于先前所阐述的钝化层、多个凸块下金属及/或导电连接件。半导体封装700仅为示例，且其他的配置或变化也是可行的。
也可包括其他特征及制程。举例而言，可包括测试结构以协助对3D封装或三维集成电路(three-dimensional integrated circuit，3DIC)装置进行验证测试。测试结构可例如包括在重布线层中或在基底上形成的测试接垫(test pad)，使得能够对3D封装或3DIC进行测试、对探针及/或探针卡(probe card)进行使用以及进行类似操作。可对中间结构以及最终结构实行验证测试。此外，可将本文中所揭露的结构及方法与包括对已知良好晶粒(known good die)进行中间验证的测试方法结合使用，以提高良率(yield)并降低成本。
实施例可达成各种优点。通过形成如本文所述的适应性内连线结构，可达成更精确的接合对准。可对侧向偏移或错位进行补偿，此可改善接合、装置效能、装置可靠性及良率(yield)。适应性图案化技术的利用使得能够形成校正的接合接垫，而无需使用昂贵的光罩或类似元件。在一些情形中，适应性内连线结构可用于补偿设计误差或制程误差，而无需使用昂贵的光罩。可使用可程序化微影工具及技术来形成适应性内连线结构，且因此适应性内连线结构的图案可基于每一装置来决定，或者可基于历史数据或制程数据来决定。通过此种方式，可调整封装的制造，而无需额外的处理步骤。此外，可在适应性内连线结构内形成相邻装置(例如，集成电路晶粒)之间的连接。
根据本发明一些实施例，一种半导体封装的制作方法包括：在第一半导体装置的第一侧上形成第一适应性内连线结构以及将第二导电接垫接合至接合接垫，在第一半导体装置的第一侧上形成第一适应性内连线结构包括：决定第一半导体装置的第一导电接垫的第一侧向位置与第二侧向位置之间的第一侧向偏移，其中第二侧向位置对应于封装元件的接合接垫的位置；基于第一侧向偏移，在第一导电接垫上形成第一导电线，其中第一导电线自第一侧向位置延伸至第二侧向位置；以及，在第一导电在线形成第二导电接垫，其中第二导电接垫位于第二侧向位置；以及，将第二导电接垫接合至接合接垫。在一实施例中，决定第一侧向偏移是在将第一半导体装置贴合至载体之后实行。在一实施例中，所述方法包括：在第一半导体装置的后侧上形成第二适应性内连线结构，在第一半导体装置的后侧上形成第二适应性内连线结构包括：决定第一半导体装置的第一基底穿孔的第三侧向位置与第四侧向位置之间的第二侧向偏移，其中第四侧向位置对应于后侧重布线结构的导电特征的位置；以及，基于第二侧向偏移，在第一基底穿孔上形成第二导电线，其中第二导电线自第三侧向位置延伸至第四侧向位置。在一实施例中，第二导电线实体连接且电性连接第一半导体装置的第一基底穿孔与第二半导体装置的第二基底穿孔。在一实施例中，所述方法包括：在第一半导体装置的后侧之上形成后侧重布线结构，其中后侧重布线结构电性连接至第二导电线。在一实施例中，所述方法包括：在第三半导体装置的第一侧上形成第一适应性内连线结构，其中第一适应性内连线结构包括第三导电线，第三导电线自第一半导体装置的第三导电接垫的第五侧向位置延伸至第三半导体装置的第四导电接垫的第六侧向位置。在一实施例中，形成第一导电线包括：使用可程序化微影工具以在光罩中形成与第一导电线对应的开口。在一实施例中，可程序化微影工具是雷射写入系统。在一实施例中，封装元件包括多个基底穿孔，且所述方法包括：在多个基底穿孔之上形成电性连接至多个基底穿孔的重布线结构。
根据本发明一些实施例，一种半导体封装的制作方法包括：将多个集成电路晶粒贴合至载体，其中每一集成电路晶粒包括位于集成电路晶粒的顶表面的多个导电接垫；为每一集成电路晶粒的每一导电接垫决定侧向偏移，其中每一侧向偏移表示对应的导电接垫的量测位置与期望位置之间的差异；在多个集成电路晶粒之上形成第一介电层；在第一介电层中图案化出多个第一开口，其中每一第一开口的图案是根据对应的导电接垫的量测位置、侧向偏移及期望位置决定；在多个第一开口中沉积第一导电材料；在第一介电层之上形成第二介电层；在第二介电层中图案化出多个第二开口，其中每一第二开口的图案是根据对应的导电接垫的期望位置决定；以及，在多个第二开口中沉积第二导电材料，以形成多个第一接合接垫。在一实施例中，所述方法包括：将封装元件直接接合至多个第一接合接垫。在一实施例中，封装元件包括多个第二接合接垫，其中每一接合接垫的位置对应于对应的导电接垫的期望位置。在一实施例中，将封装元件直接接合至多个第一接合接垫包括：利用金属对金属接合将每一第一接合接垫接合至对应的第二接合接垫。在一实施例中，图案化出多个第一开口包括：在第一介电层之上沉积光阻；使用可程序化微影工具对光阻进行图案化；以及，使用经图案化的光阻作为蚀刻光罩对第一介电层进行蚀刻。在一实施例中，可程序化微影工具是无光罩微影系统。在一实施例中，所述方法包括：在第一介电层中图案化出多个第三开口，其中每一第三开口中的图案是根据多个集成电路晶粒中的第一集成电路晶粒的导电接垫的量测位置和多个集成电路晶粒中的第二集成电路晶粒的导电接垫的量测位置决定；以及，在多个第三开口中沉积第一导电材料。
根据本发明一些实施例，一种半导体封装包括：第一封装元件，包括半导体晶粒，其中半导体晶粒包括多个导电接垫，其中半导体晶粒被封装胶体环绕；适应性内连线结构，位于半导体晶粒上，其中适应性内连线结构包括多条导电线以及多个第一接合接垫，其中每一导电线实体接触且电性接触相应的导电接垫，其中每一第一接合接垫实体接触且电性接触相应的导电线；以及第二封装元件，包括内连线结构，其中内连线结构包括多个第二接合接垫，其中每一第二接合接垫直接接合至相应的第一接合接垫，其中每一第二接合接垫自与其电性耦合的对应的导电接垫侧向偏移。在一实施例中，多条导电线形成于第一介电层中，其中第一介电层在半导体晶粒之上且在封装胶体之上延伸。在一实施例中，多个第一接合接垫形成于第二介电层中，其中第二介电层在半导体晶粒之上及封装胶体之上延伸。在一实施例中，每一第二接合接垫相对于其所对应的导电接垫具有相同的侧向偏移。
以上概述了若干实施例的特征，以使熟习此项技术者可更佳地理解本发明的各态样。熟习此项技术者应理解，他们可容易地使用本发明作为设计或修改其他制程及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。熟习此项技术者也应认识到，此种等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下在本文中对其作出各种改变、代替及变更。

Claims (10)

1.一种半导体封装的制作方法，其特征在于，包括：
在第一半导体装置的第一侧上形成第一适应性内连线结构，包括：
决定所述第一半导体装置的第一导电接垫的第一侧向位置与第二侧向位置之间的第一侧向偏移，其中所述第二侧向位置对应于封装元件的接合接垫的位置；
基于所述第一侧向偏移，在所述第一导电接垫上形成第一导电线，其中所述第一导电线自所述第一侧向位置延伸至所述第二侧向位置；以及
在所述第一导电在线形成第二导电接垫，其中所述第二导电接垫位于所述第二侧向位置；以及
将所述第二导电接垫接合至所述接合接垫。
2.根据权利要求1所述的半导体封装的制作方法，其特征在于，还包括：
在所述第一半导体装置的后侧上形成第二适应性内连线结构，包括：
决定所述第一半导体装置的第一基底穿孔的第三侧向位置与第四侧向位置之间的第二侧向偏移，其中所述第四侧向位置对应于后侧重布线结构的导电特征的位置；以及
基于所述第二侧向偏移，在所述第一基底穿孔上形成第二导电线，其中所述第二导电线自所述第三侧向位置延伸至所述第四侧向位置。
3.根据权利要求2所述的半导体封装的制作方法，其特征在于，所述第二导电线实体连接且电性连接所述第一半导体装置的所述第一基底穿孔与第二半导体装置的第二基底穿孔。
4.根据权利要求2所述的半导体封装的制作方法，其特征在于，还包括在所述第一半导体装置的所述后侧之上形成所述后侧重布线结构，其中所述后侧重布线结构电性连接至所述第二导电线。
5.根据权利要求1所述的半导体封装的制作方法，其特征在于，还包括在第三半导体装置的第一侧上形成所述第一适应性内连线结构，其中所述第一适应性内连线结构包括第三导电线，所述第三导电线自所述第一半导体装置的第三导电接垫的第五侧向位置延伸至所述第三半导体装置的第四导电接垫的第六侧向位置。
6.根据权利要求1所述的半导体封装的制作方法，其特征在于，所述封装元件包括多个基底穿孔，且所述半导体封装的制作方法还包括在所述多个基底穿孔之上形成电性连接至所述多个基底穿孔的重布线结构。
7.一种半导体封装的制作方法，其特征在于，包括：
将多个集成电路晶粒贴合至载体，其中每一所述集成电路晶粒包括位于所述集成电路晶粒的顶表面的多个导电接垫；
为每一所述集成电路晶粒的每一所述导电接垫决定侧向偏移，其中每一所述侧向偏移表示对应的所述导电接垫的量测位置与期望位置之间的差异；
在所述多个集成电路晶粒之上形成第一介电层；
在所述第一介电层中图案化出多个第一开口，其中每一所述第一开口的图案是根据对应的所述导电接垫的所述量测位置、所述侧向偏移及所述期望位置决定；
在所述多个第一开口中沉积第一导电材料；
在所述第一介电层之上形成第二介电层；
在所述第二介电层中图案化出多个第二开口，其中每一所述第二开口的图案是根据对应的所述导电接垫的所述期望位置决定；以及
在所述多个第二开口中沉积第二导电材料，以形成多个第一接合接垫。
8.根据权利要求7所述的半导体封装的制作方法，其特征在于，还包括：
在所述第一介电层中图案化出多个第三开口，其中每一所述第三开口中的图案是根据所述多个集成电路晶粒中的第一集成电路晶粒的导电接垫的量测位置和所述多个集成电路晶粒中的第二集成电路晶粒的导电接垫的量测位置决定；以及
在所述多个第三开口中沉积所述第一导电材料。
9.一种半导体封装，其特征在于，包括：
第一封装元件，包括半导体晶粒，其中所述半导体晶粒包括多个导电接垫，其中所述半导体晶粒被封装胶体环绕；
适应性内连线结构，位于所述半导体晶粒上，其中所述适应性内连线结构包括：
多条导电线，其中每一所述导电线实体接触且电性接触相应的所述导电接垫；以及
多个第一接合接垫，其中每一所述第一接合接垫实体接触且电性接触相应的所述导电线；以及
第二封装元件，包括内连线结构，其中所述内连线结构包括多个第二接合接垫，其中每一所述第二接合接垫直接接合至相应的所述第一接合接垫，其中每一所述第二接合接垫自与其电性耦合的对应的所述导电接垫侧向偏移。
10.根据权利要求9所述的半导体封装，其特征在于，每一所述第二接合接垫相对于其所对应的所述导电接垫具有相同的侧向偏移。
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