KR102366537B1 - 반도체 상호접속 구조물 및 방법 - Google Patents

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KR102366537B1
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    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/8012—Aligning
    • H01L2224/80143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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Abstract

반도체 디바이스는, 제1 기판 위의 제1 상호접속 구조물, 제1 상호접속 구조물 위의 제1 본딩 층, 제1 본딩 층의 제1 영역에 배치되는 다수의 제1 본딩 패드 - 상기 제1 본딩 패드는 제1 피치를 가짐 - , 및 제1 본딩 층의 제2 영역에 배치되는 다수의 제2 본딩 패드 - 제2 영역은 제1 본딩 층의 제1 에지와 제1 영역 사이에서 연장되고, 제2 본딩 패드는 제1 피치를 가지며, 다수의 제2 본딩 패드는 인접한 제2 본딩 패드의 다수의 쌍을 포함함 - 를 포함하되, 각 개별 쌍의 제2 본딩 패드는 제1 금속 라인에 의해 접속된다.

Description

반도체 상호접속 구조물 및 방법{SEMICONDUCTOR INTERCONNECT STRUCTURE AND METHOD}
우선권
본 출원은 2018년 6월 29일자로 출원된 발명의 명칭이 "Semiconductor Interconnect Structure and Method"인 미국 특허 가출원 제62/692,444호의 이익을 주장하는데, 상기 가출원은 참조에 의해 본원에 통합된다.
웨이퍼 대 웨이퍼 본딩 기술에서, 두 개의 패키지 컴포넌트(예컨대 웨이퍼)를 함께 본딩하기 위한 다양한 방법이 개발되어 왔다. 몇몇 웨이퍼 본딩 방법은, 융합 본딩(fusion bonding), 공융 본딩(eutectic bonding), 직접 금속 본딩(direct metal bonding), 하이브리드 본딩(hybrid bonding), 및 등등을 포함한다. 융합 본딩에서, 웨이퍼의 산화물 표면이 다른 웨이퍼의 산화물 표면 또는 실리콘 표면에 본딩된다. 공융 본딩에서, 두 개의 공융 물질이 함께 배치되고, 고압 및 고온이 인가된다. 그러므로, 공융 물질은 용융된다. 용융된 공융 물질이 고화될 때, 웨이퍼는 서로 본딩된다. 직접적인 금속 대 금속 본딩에서, 두 개의 금속 패드는 상승된 온도에서 서로에 대해 가압되고, 금속 패드의 상호 확산은 금속 패드의 본딩을 야기한다. 하이브리드 본딩에서, 두 개의 웨이퍼의 금속 패드는 직접적인 금속 대 금속 본딩을 통해 서로 본딩되고, 두 개의 웨이퍼 중 하나의 산화물 표면은 다른 웨이퍼의 산화물 표면 또는 실리콘 표면에 본딩된다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a 및 도 1b는, 몇몇 실시형태에 따른, 패키지 구조물을 형성하기 위한 프로세스에서의 중간 단계의 단면도를 예시한다.
도 2a 및 도 2b는, 몇몇 실시형태에 따른, 다른 패키지 구조물을 형성하기 위한 프로세스에서의 중간 단계의 단면도 및 평면도를 예시한다.
도 3a 내지 도 3e는, 몇몇 실시형태에 따른, 본딩 구조물을 갖는 반도체 디바이스의 단면도 및 평면도를 예시한다.
도 4a 내지 도 4d는, 몇몇 실시형태에 따른, 반도체 디바이스에서 본딩 구조물을 형성하기 위한 프로세스에서의 중간 단계의 단면도를 예시한다.
도 5a 및 도 5b는, 몇몇 실시형태에 따른, 본딩 구조물을 갖는 반도체 디바이스의 단면도 및 평면도를 예시한다.
도 6a 내지 도 6e는, 몇몇 실시형태에 따른, 반도체 디바이스에서 본딩 구조물을 형성하기 위한 프로세스에서의 중간 단계의 단면도를 예시한다.
도 7a 내지 도 7h는, 몇몇 실시형태에 따른, 패키지 구조물을 형성하기 위한 프로세스에서의 중간 단계의 단면도를 예시한다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 장치(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 또한 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
도 1a 및 도 1b는, 몇몇 실시형태에 따른, 예시적인 반도체 디바이스(100) 및 예시적인 웨이퍼(200)를 예시한다. 반도체 디바이스(100) 및 웨이퍼(200)는, 예를 들면, 픽 앤드 플레이스(pick-and-place) 프로세스를 사용하여 또는 패키지 디바이스의 일부를 형성하기 위해 후속적으로 본딩될 수도 있다. 반도체 디바이스(100)는 기판(102) 및 기판(102) 위에 형성되는 피쳐를 포함한다. 기판(102)은, 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 등등과 같은 반도체 기판일 수도 있는데, 반도체 기판은 (예를 들면, p형 또는 n형 도펀트로) 도핑될 수도 있거나 도핑되지 않을 수도 있다. 일반적으로, SOI 기판은, 절연체 층 상에 형성되는 반도체 물질의 층을 포함한다. 절연체 층은, 예를 들면, 매립 산화물(buried oxide; BOX) 층, 또는 실리콘 산화물 층, 또는 등등일 수도 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 몇몇 실시형태에서, 기판의 반도체 물질은 다음을 포함할 수도 있다: 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합. 도 1a에서 도시되는 바와 같이, 기판(102)은 약 100 ㎛와 약 800 ㎛ 사이의 두께 T1을 가질 수도 있고, 약 5000 ㎛와 약 60000 ㎛ 사이의 치수(즉, 길이 또는 폭) L1을 가질 수도 있다.
몇몇 실시형태에서, 반도체 디바이스(100)는, 웨이퍼(200)의 디바이스 또는 구조물을 비롯한, 패키지 내의 다른 디바이스와 연계하여 작동하도록 설계되는, 메모리 디바이스, 로직 디바이스, 전력 디바이스, 이들의 조합, 또는 등등과 같은 반도체 디바이스일 수도 있다. 그러나, 임의의 적절한 기능성(functionality)이 활용될 수도 있다. 몇몇 실시형태에서, 집적 회로 디바이스는 기판(102)의 상부 표면 상에 형성된다. 집적 회로 디바이스는, 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 저항기, 커패시터, 다이오드, 또는 등등을 포함할 수도 있다. 집적 회로 디바이스의 세부 사항은 본원에서는 예시되지 않는다. 몇몇 실시형태에서, 반도체 디바이스(100)는 인터포저를 형성하기 위해 사용된다. 그러한 실시형태에서, 트랜지스터 또는 다이오드와 같은 어떠한 능동 디바이스도 기판(102) 상에 형성되지 않는다. 반도체 디바이스(100) 상에는 커패시터, 저항기, 인덕터, 또는 등등과 같은 수동 디바이스가 형성될 수도 있다(또는 형성되지 않을 수도 있다). 기판(102)은 또한, 반도체 디바이스(100)가 인터포저인 실시형태에서 유전체 기판일 수도 있다. 더구나, 기판(102)의 대향 면 상의 컴포넌트를 상호접속하기 위해 기판(102)을 통해 관통하도록 관통 비아(도시되지 않음)가 형성될 수도 있다.
반도체 디바이스(100)는 또한, 기판(102)의 한 면 상에 형성되는 본딩 층(106) 내에 배치되는 다수의 본딩 패드(104)를 포함한다. 본딩 패드(104)는 도전성 물질로부터 형성될 수도 있고, 집적 회로 디바이스, 금속 라인, 상호접속부, 관통 비아, 또는 반도체 디바이스(100) 내의 다른 피쳐에 전기적으로 접속될 수도 있다. 몇몇 경우에, 기판(102)과 본딩 층(106) 사이에 하나 이상의 금속화 층(metallization layer)(도시되지 않음)이 배치될 수도 있다. 몇몇 실시형태에서, 본딩 패드(104)는 약 5 ㎛와 약 25 ㎛ 사이의 초기(즉, 본드 헤드에 본딩되기 또는 장착되기 이전에) 피치(P1)를 가질 수도 있다. 몇몇 실시형태에서, 본딩 패드는 기판(102)의 양 면 상에 배치될 수도 있다.
웨이퍼(200)는 기판(202), 유전체 층(206), 및 본딩 패드(204)를 포함한다. 기판(202)은 상기에서 설명되는 바와 같은 반도체 디바이스(100)의 기판(102)과 유사할 수도 있거나, 또는 기판(102)과는 상이할 수도 있다. 유전체 층(206) 또는 본딩 패드(204)는, 각각, 반도체 디바이스(100)의 표면 본딩 층(106) 또는 본딩 패드(104)와 유사할 수도 있거나, 또는 상이할 수도 있다. 웨이퍼(200)의 본딩 패드(204)는 반도체 디바이스(100)의 본딩 패드(104)에 대응할 수도 있다. 예를 들면, 반도체 디바이스(100)를 웨이퍼(200)에 본딩한 이후, 대응하는 본딩 패드(104) 및 본딩 패드(204)는 반도체 디바이스(100)와 웨이퍼(200) 사이에서 전기적 접속을 이룰 수도 있다.
도 1b는, (예를 들면, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스에 의해) 박형화되어 본드 헤드(150)에 장착된 이후의 도 1a에서 도시되는 반도체 디바이스(100)를 도시한다. 예를 들면, 본드 헤드(150)는 픽 앤드 플레이스 프로세스의 일부로서 반도체(100)를 웨이퍼(200)에 본딩하기 위해 사용될 수도 있다. 몇몇 경우에, 반도체 디바이스(100)는, 본드 헤드(150)에 장착되기 이전에 약 7 ㎛와 약 100 ㎛ 사이의 두께(T2)로 박형화될 수도 있다. 몇몇 경우에는, 반도체 디바이스(100)를 본드 헤드(150)에 장착하는 것은, 도 1b에서 도시되는 바와 같이 반도체 디바이스(100)로 하여금 굴곡된 형상으로 휘게 할 수도 있다. 예시적인 예로서, 도 1a에서, 본딩 층(106)의 외부 표면(151)은 상대적으로 평평한 형상을 가지지만, 그러나 도 1b에서, 본딩 층(106)의 외부 표면(151)은 굴곡된 형상을 갖는다. 몇몇 실시형태에서, 본드 헤드(150)는 반도체 디바이스(100)의 휘어짐(warping)을 생성하도록 구성된다.
몇몇 경우에, 반도체 디바이스(100)의 휘어짐은 본딩 층(106)의 외부 표면(151)으로 하여금 팽창하게 하는데, 이것은 또한 본딩 패드(104)의 일부 또는 전부의 피치를 증가시킬 수도 있다. 예를 들면, 본드 헤드(150)(도 1b에서 도시됨)에 장착될 때 반도체 디바이스(100)의 휘어짐에 기인하여, 본딩 패드(104)는 장착되지 않은 반도체 디바이스(100)(도 1a에서 도시됨)의 초기 피치(P1)보다 더 큰 휘어진 피치(P2)를 가질 수도 있다. 몇몇 경우에, 휘어진 반도체 디바이스(100)의 일부 영역은 반도체 디바이스(100)의 다른 영역과는 상이한 피치를 가질 수도 있다. 예를 들면, 휘어진 반도체 디바이스(100)의 에지에 더 가까운 영역은, 중심에 더 가까운 영역보다 더 큰 피치를 가질 수도 있다. 본딩 패드(104)의 피치가 초기 피치(P1)에서 휘어진 피치(P2)로 증가한 경우, 반도체 디바이스(100)의 본딩 패드(104)의 일부 또는 전부는 웨이퍼(202)의 대응하는 본딩 패드(204)와 정확하게 정렬되지 않을 수도 있다. 몇몇 경우에, 대응하는 본딩 패드 사이의 오정렬은 증가된 저항 또는 끊겨진 접속(open connection)을 야기할 수 있다. 이 오정렬은 반도체 디바이스(100)의 에지에 더 가까울수록 더 현저할 수도 있다. 예를 들면, 도 1b에서 도시되는 바와 같이, 반도체 디바이스(100)의 중심 부근의 대응하는 본딩 패드 사이의 오정렬(D1)은, 반도체 디바이스(100)의 에지 부근의 대응하는 본딩 패드 사이의 오정렬(D2)보다 더 작다. 몇몇 경우에서, 반도체 디바이스(100)의 휘어짐은, 대응하는 본딩 패드 사이의 오정렬을 약 3000 nm만큼 커지게 할 수도 있다. 몇몇 경우에, 본딩 이전의 대응하는 본드 패드의 오정렬(예를 들면, 도 1b)은 본딩 이후의 오정렬(예를 들면, 도 3a)과는 상이할 수도 있다.
도 2a 및 도 2b로 돌아가면, 몇몇 실시형태에 따른 반도체 디바이스(100) 및 웨이퍼(200)가 도시되어 있다. 반도체 디바이스(100) 및 웨이퍼(200)는 도 1a 및 도 1b와 관련하여 상기에서 설명되는 것과 유사할 수도 있다. 도 2a에서, 반도체 디바이스(100)는 본드 헤드(150)에 장착된 것으로 도시되어 있지만, 명확하게 하기 위해, 반도체 디바이스(100)의 휘어짐은 도시되지 않는다. 도 2b는, 도 2a에서 도시되는 시선(view) B-B에 의해 나타내어졌을 때의 반도체 디바이스(100)의 평면도를 예시한다. 도 2a는 도 2b에서 도시되는 바와 같은 단면 A-A를 통한 단면도를 도시한다. 도 2a 및 도 2b는, 앞서 설명되는 바와 같이, 반도체 디바이스(100)의 휘어짐에 기인하여 반도체 디바이스(100)의 본딩 패드의 피치가 증가한 것을 도시한다.
몇몇 실시형태에서, 반도체 디바이스(100)는, 내부 본딩 패드(105)를 포함하는 내부 영역(112) 및 본딩 구조물(120)을 포함하는 외부 영역(114)을 포함한다. 몇몇 실시형태에서, 본딩 구조물(120)은, 하기에서 더 상세히 설명되는 병렬 접속부에 의해 함께 전기적으로 접속되는 두 개 이상의 외부 본딩 패드(107)를 각각 포함한다. 외부 영역(114)에 다수의 외부 본딩 패드(107)를 접속하는 것에 의해, (예컨대 도 1b와 관련하여 상기에서 설명되는) 본딩 오정렬에 기인하는 저항 효과가 감소될 수도 있다. 내부 본딩 패드(105) 및/또는 외부 본딩 패드(107)는 앞서 설명되는 본딩 패드(104)와 유사할 수도 있다. 몇몇 실시형태에서, 외부 영역(114) 내의 외부 본딩 패드(107) 또는 본딩 구조물(120)은, 내부 영역(112) 내의 내부 본딩 패드(105)의 (하나의 또는 양쪽의 수직 방향에서의) 초기 피치와 대략 동일한 초기 피치를 (하나의 또는 양쪽의 수직 방향에서) 가질 수도 있다. 몇몇 실시형태에서, 외부 영역(114) 또는 내부 영역(112)은 내부 본딩 패드(105) 및 외부 본딩 패드(107)를 둘 모두를 포함할 수도 있다. 몇몇 실시형태에서, 웨이퍼(200)는 또한, 내부 본딩 패드(205)를 갖는 내부 영역(212) 및 외부 본딩 구조물(220) 및 외부 본딩 패드(207)를 갖는 외부 영역(214)을 포함할 수도 있다. 내부 영역(212), 내부 본딩 패드(205), 외부 영역(214), 또는 외부 본딩 구조물(220)은 반도체 디바이스(100)와 관련하여 설명되는 대응하는 피쳐와 유사할 수도 있다.
도 2b에서 도시되는 반도체 디바이스(100)는 W1의 전체 폭 및 L1의 전체 길이를 갖는다. 예시적인 예로서, 외부 영역(114)은 반도체 디바이스(100)의 에지로부터 내측으로 폭(W2) 및 길이(L2)를 연장시킨 영역으로서 도시된다. 몇몇 실시형태에서, 외부 영역(114)의 폭(W2) 또는 길이(L2)는, 각각, 전체 폭(W1) 또는 전체 길이(L1)의 분율(fraction)로서 정의될 수도 있다. 예를 들면, 폭(W2) 또는 길이(L2)는, 각각, 전체 폭(W1) 또는 전체 길이(L1)의 약 10 % 미만과 같이, 약 5 % 와 약 20 % 사이로서 정의될 수도 있다. 예를 들면, 폭(W2)은 전체 폭(W1)의 약 10 %일 수도 있지만, 다른 분수 값이 사용될 수도 있다. 폭(W2)은, 전체 폭(W1)에 대해, 전체 길이(L1)에 대한 길이(L2)의 분율과 동일한 분율을 가질 수도 있거나, 또는 폭(W2)은 L2와는 상이한 분수 값일 수도 있다. 몇몇 경우에, 폭(W2) 또는 길이(L2)의 거리 또는 분수 값은, 예상되는 팽창의 양 또는 예상되는 오정렬의 양에 기초하여 결정될 수도 있다. 예를 들면, 몇몇 경우에, 증가된 저항과 같은 오정렬에 기인하는 문제는, 다른 경우에서는 다른 거리 또는 분수 값이 사용될 수도 있지만, 전체 폭(W1)의 약 10 %인 폭(W2) 내에서 가장 심각할 수도 있다. 외부 영역(114)은 또한, 반도체 디바이스(100)의 대향하는 또는 인접한 에지로부터 상이한 거리를 연장할 수도 있다.
도 2b는, 외부 영역(114)이 (폭(W2) 내에서) 외부 본딩 패드(107)의 두 개의 행을 그리고 (길이(L2) 내에서) 외부 본딩 패드(107)의 두 개의 열을 포함하는 것을 도시하지만, 그러나 다른 실시형태는 폭(W2) 내에서 외부 본딩 패드(107)의 하나의 행 또는 두 개 보다 더 많은 행을 가질 수도 있거나 또는 길이(L4) 내에서 외부 본딩 패드(107)의 하나의 열 또는 두 개보다 더 많은 열을 가질 수도 있다. 몇몇 경우에, 폭(W2) 또는 길이(L2)는, 외부 본딩 패드(107)의 행 또는 열의 수의 관점에서, 또는 초기 피치의 배수의 관점에서 정의될 수도 있다. 몇몇 경우에, 외부 영역(114)의 사이즈는, 본드 헤드(150)에 장착되는 것에 기인한 반도체 디바이스(100)의 휘어짐으로부터 결정된다. 몇몇 실시형태에서, 내부 영역(112)과 외부 영역(114) 사이의 경계는, 십자 형상, 타원 형상, 등등과 같은 직사각형 형상 이외의 다른 형상을 가질 수도 있다.
도 3a 내지 도 3e를 참조하면, 몇몇 실시형태에 따른 본딩된 반도체 구조물(300)이 도시된다. 도 3a 내지 도 3e에서 도시되는 실시형태에서, 외부 본딩 구조물의 전기적으로 접속된 외부 본딩 패드 사이의 병렬 접속부는, 외부 본딩 패드와 동일한 층에서 형성된다. 본딩된 반도체 구조물(300)은 웨이퍼(200)에 본딩되는 반도체 디바이스(100)를 포함한다. 반도체 디바이스(100) 및 웨이퍼(200)는 도 2a 및 도 2b와 관련하여 상기에서 설명되는 것과 유사할 수도 있다. 본딩된 반도체 구조물(300)은, 앞서 설명되는 내부 영역(112) 또는 외부 영역(114)과 유사할 수도 있는 내부 영역(312) 및 외부 영역(314)을 포함한다. 내부 영역(312)에서, 반도체 디바이스(100) 및 웨이퍼(200)는, 반도체 디바이스(100)의 내부 본딩 패드(105) 및 웨이퍼(200)의 내부 본딩 패드(205)에 의해 전기적으로 접속된다. 외부 영역(314)에서, 반도체 디바이스(100) 및 웨이퍼(200)는, 반도체 디바이스(100)의 외부 본딩 구조물(120) 및 웨이퍼(200)의 외부 본딩 구조물(220)에 의해 전기적으로 접속된다. 도 3a는, 본딩된 반도체 구조물(300)의 단면도를 도시한다. 도 3b 내지 도 3e는, 예시적인 내부 본딩 패드(105) 및 내부 본딩 패드(205)를 갖는 내부 영역(312)의 일부를 포함하는 그리고 예시적인 외부 본딩 구조물(120) 및 외부 본딩 구조물(220)을 갖는 외부 영역(314)의 일부를 포함하는 본딩된 반도체 구조물(300)의 예시적인 실시형태의 평면도를 도시한다. 도 3a 내지 도 3e는, 반도체 디바이스(100) 및 웨이퍼(200)를, 앞서 설명되는 바와 같이, 반도체 디바이스(100)의 휘어짐에 기인하여 본딩 이후 오정렬을 갖는 것으로 도시한다.
도 3b 내지 도 3e에서 도시되는 바와 같이, 반도체 디바이스(100)의 외부 본딩 구조물(120)은 하나 이상의 병렬 접속부(121)에 의해 접속되는 두 개의 외부 본딩 패드(107)를 포함하고, 웨이퍼(200)의 외부 본딩 구조물(220)은 하나 이상의 병렬 접속부(221)에 의해 접속되는 두 개의 외부 본딩 패드(207)를 포함한다. 도 3a 내지 도 3e에서 도시되는 바와 같이, 병렬 접속부(121)는 외부 본딩 패드(107)와 동일한 층에 배치될 수도 있고, 병렬 접속부(221)는 외부 본딩 패드(207)와 동일한 층에 배치될 수도 있다. 몇몇 실시형태에서, 병렬 접속부(121)(또는 221)는 외부 본딩 패드(107)(또는 207)의 인접한 쌍을 접속하는 금속 라인이다. 외부 본딩 패드(107)는 내부 본딩 패드(105)와 동일한 초기 피치를 가질 수도 있고, 외부 본딩 패드(207)는 내부 본딩 패드(205)와 동일한 초기 피치를 가질 수도 있다. 병렬 접속부(121)(또는 221)는, 외부 본딩 패드(107)(또는 207)의 치수보다 더 작은, 대략 동일한, 또는 더 큰 폭(W3)을 가질 수도 있다. 예를 들면, 도 3b는 외부 본딩 패드(107)의 직경보다 더 작은 폭(W3)을 갖는 병렬 접속부(121)를 도시한다. 몇몇 실시형태에서, 병렬 접속부(121)(또는 221)는 약 500 nm와 약 3500 nm 사이의 폭(W3)을 가질 수도 있다. 도 3b는 병렬 접속부(121)(및 병렬 접속부(221))를 직사각형 형상을 갖는 것으로 도시하지만, 그러나, 다른 실시형태에서, 병렬 접속부(121)(또는 221)는 그들의 길이를 따라 하나보다 더 많은 폭(W3)을 가질 수도 있거나 또는 굴곡된 형상, 사다리꼴 형상, 하나 이상의 테이퍼 부분(tapering portion)를 갖는 형상, 불규칙한 형상, 또는 다른 형상과 같은 상이한 형상을 가질 수도 있다.
도 3a 내지 도 3e에서 도시되는 실시형태에서, 외부 본딩 패드(107) 및 병렬 접속부(121) 둘 모두는 본딩 층(106)의 외부 층에 배치된다. 병렬 접속부(121) 및 외부 본딩 패드(107)의 상부 표면은 실질적으로 동일 평면 상에 있고 본딩 층(106)에 의해 피복되지 않는 부분을 포함한다. 이러한 방식에서, 외부 본딩 패드(107) 및 병렬 접속부(121) 둘 모두는, 반도체 디바이스(100)가 웨이퍼(200)에 본딩될 때, 외부 본딩 구조물(120)이 전기적 접속부를 형성하도록 사용될 수도 있다. 예를 들면, 웨이퍼(200)의 외부 본딩 구조물(220)은, 외부 본딩 구조물(120)과 전기적 접속을 이루도록 유전체 층(206)의 외부 층에 배치되는 외부 본딩 패드(207) 및 병렬 접속부(221)를 포함할 수도 있다. 몇몇 실시형태에서, 반도체 디바이스(100)의 외부 본딩 구조물(120)은 웨이퍼(200)의 대응하는 본딩 피쳐(예컨대 외부 본딩 구조물(220), 본딩 패드(들), 또는 다른 타입의 피쳐)에 본딩되어 전기적 접속부를 형성한다. 반도체 디바이스(100)와 웨이퍼(200) 사이의 몇몇 본딩된 전기적 접속을 위해 다수의 외부 본딩 패드(107)(또는 207)의 표면 외에 병렬 접속부(121)(또는 221)의 표면을 사용하는 것에 의해, 본딩된 전기적 접속의 중첩하는 접촉 면적은 증가될 수도 있는데, 이것은 본딩된 전기적 접속의 접촉 저항을 감소시킬 수도 있다. 추가적으로, 외부 본딩 구조물(120(또는 220))의 증가된 면적은, 도 3a 내지 도 3e에서 도시되는 예시적인 오정렬과 같은 오정렬이 존재하는 경우, 증가된 중첩하는 접촉 면적을 허용할 수도 있다. 이러한 방식에서, 오정렬에 기인하는 본딩된 전기적 접속의 접촉 저항은, 오정렬이 더욱 현저할 수도 있는 반도체 디바이스(100)의 에지 부근에서 감소될 수도 있다.
도 3c 내지 도 3e는 외부 본딩 구조물의 추가적인 예시적 실시형태를 도시한다. 반도체 디바이스(100)의 외부 본딩 구조물(320A-H)은 앞서 설명되는 외부 본딩 구조물(120)과 유사할 수도 있다. 명료성을 위해, 웨이퍼(200)의 외부 본딩 구조물은 라벨링되지 않지만, 그러나 외부 본딩 구조물(120 또는 320A-H)과 유사할 수도 있다. 몇몇 실시형태에서, 반도체 디바이스(100) 상의 외부 본딩 구조물(120)은, 그들이 본딩되는 웨이퍼(200) 상의 대응하는 외부 본딩 구조물(220)과는 상이한 구성을 가질 수도 있다. 도 3b 내지 도 3e에서 도시되는 실시형태는 비제한적이고 예시적인 예이며, 도시되지 않은 다른 구성, 배열, 또는 피쳐의 조합이 본 개시의 범위 내에 있도록 의도된다.
도 3c는 예시적인 외부 본딩 구조물(320A) 및 예시적인 외부 본딩 구조물(320B)을 도시한다. 외부 본딩 구조물(320A)은, 병렬 접속부(121)의 폭이 외부 본딩 패드(107)의 직경과 대략 동일하다는 것을 제외하면, 외부 본딩 구조물(120)과 유사하다. 외부 본딩 구조물(320B)은, 인접한 외부 본딩 패드(107)가 두 개의 병렬 접속부(121)에 의해 접속된다는 것을 제외하면, 외부 본딩 구조물(120)과 유사하다. 도 3d는 외부 본딩 구조물(320C) 및 외부 본딩 구조물(320D)을 도시한다. 외부 본딩 구조물(320C)은, 전기적으로 함께 접속되는 세 개의 외부 본딩 패드(107)를 포함하는데, 병렬 접속부(121)는 인접한 외부 본딩 패드(107)의 각각의 쌍 사이에서 연장된다. 외부 본딩 구조물(320D)은, 인접한 외부 본딩 패드(107) 사이의 병렬 접속부(121)가 상이한 폭을 갖는다는 것을 제외하면, 외부 본딩 구조물(320C)과 유사하다. 다른 실시형태에서, 다수의 외부 본딩 패드(107)를 접속하는 병렬 접속부(121)는 상이한 형상을 가질 수도 있거나, 또는 인접한 외부 본딩 패드(107)의 상이한 접속 쌍 사이에서 상이한 개수의 병렬 접속부(121)가 연장될 수도 있다.
도 3e는 예시적인 외부 본딩 구조물(320E-H)을 포함하는 외부 영역(314)의 코너를 도시한다. 예를 들면, 외부 영역(314)의 코너는 반도체 디바이스(100)의 코너 부근에 있을 수도 있다. 외부 본딩 구조물(320E)은, 병렬 접속부가 대향하는 외부 본딩 패드(107)보다 하나의 외부 본딩 패드(107)에서 더 큰 폭을 갖게 되는 테이퍼 형상을 갖는 병렬 접속부(121)를 포함한다. 외부 본딩 구조물(320F)은, 병렬 접속부(121)의 중심이 병렬 접속부(121)의 양 단부보다 더 작은 폭을 갖게 되는 테이퍼 형상을 갖는 병렬 접속부(121)를 포함한다. 이들은 예이며, 테이퍼 부분 또는 상이한 폭을 갖는 부분을 갖는 병렬 접속부(121)의 다른 형상도 가능하다. 외부 본딩 구조물(320G)은, 접속된 외부 본딩 패드(107)가 제1 에지를 따라 배치되고 (예를 들면, 외부 본딩 구조물(320E-F)에서) 제2 에지를 따라 배치되는 접속된 외부 본딩 패드(107)에 수직으로 배향된다는 점을 제외하면, 설명된 다른 외부 본딩 구조물과 유사하다. 이러한 방식에서, 외부 본딩 패드(107)는 동일한 디바이스 상에서 상이한 방위로 접속될 수도 있다. 예를 들면, 접속된 외부 본딩 패드(107)의 각각의 쌍의 방위는, 본드 헤드(150)에 장착된 이후의 반도체 디바이스(100)의 예상된 휘어짐으로부터 결정될 수도 있다. 몇몇 경우에, 디바이스의 접속된 외부 본딩 패드(107)는 모두 동일한 방위를 가질 수도 있다. 외부 본딩 구조물(320H)은, 두 개의 상이한 방위를 갖는 병렬 접속부(121)에 의해 접속되는 세 개의 외부 본딩 패드(107)를 포함한다. 몇몇 경우에, 외부 본딩 패드(107)를 상이한 방위로 접속되게 하는 것은, 오정렬이 하나보다 더 많은 방향을 따르는 경우, 전기적 접속을 향상시키는 것을 도울 수도 있다.
도 4a 내지 도 4d는, 몇몇 실시형태에 따른, 반도체 디바이스(400)에서의 본딩 구조물의 형성에 있어서의 중간 단계의 단면도를 예시한다. 반도체 디바이스(400)는 앞서 설명되는 반도체 디바이스(100) 또는 웨이퍼(200)와 유사할 수도 있다. 도 4a 내지 도 4d에서 도시되는 바와 같이, 반도체 디바이스(400)는 내부 영역(412) 및 외부 영역(414)을 구비할 수도 있는데, 이들은, 앞서 설명되는 내부 영역(112) 및 외부 영역(114)과 유사할 수도 있다. 반도체 디바이스(400)는, 옵션 사항인(optional) 상호접속 구조물(408)이 상부에 형성될 수도 있는 기판(402)을 포함한다. 기판(402)은 앞서 설명되는 기판(102)과 유사할 수도 있다. 상호접속 구조물(408)은, 능동 디바이스, 수동 디바이스, 도전성 라인, 등등과 같은 기판(402)에 존재하는 피쳐에 전기적으로 접속되는 층간 유전체(inter-layer dielectric; ILD) 층과 같은 하나 이상의 층을 포함할 수도 있다. 상호접속 구조물(408)은, 금속 라인(410) 또는 비아(411)와 같은 도전성 피쳐를 포함할 수도 있다.
상호접속 구조물(408)은 하나 이상의 유전체 물질의 하나 이상의 층으로 형성될 수도 있다. 몇몇 실시형태에서, 상호접속 구조물(408)의 층은, 약 3.0보다 더 낮은 k 값을 갖는 저 유전율(low-k) 유전체 물질 또는 약 2.5보다 더 낮은 k 값을 갖는 초저 유전율(extra-low-k; ELK) 유전체 물질로부터 형성된다. 몇몇 실시형태에서, 상호접속 구조물(408)의 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 옥시-카보-나이트라이드(silicon carbo-nitride; SiOCN), 또는 등등으로 형성된다. 몇몇 실시형태에서, 상호접속 구조물(408)은 에칭 정지 층(etch stop layer) 또는 확산 장벽 층(도시되지 않음)과 같은 다른 층을 포함할 수도 있다.
상호접속 구조물(408)의 금속 라인(410) 또는 비아(411)는, 싱글 및/또는 듀얼 다마신 프로세스(single and/or a dual damascene process), 비아 우선 프로세스(via-first process), 금속 우선 프로세스(metal-first process), 또는 다른 프로세스를 사용하여 형성될 수도 있다. 몇몇 실시형태에서, 상호접속 구조물의 층이 형성되고, 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 그 안에 개구가 형성된다. 확산 장벽 층(도시하지 않음)이 개구에 형성될 수도 있고, TaN, Ta, TiN, Ti, CoW, 또는 등등과 같은 물질을 포함할 수도 있으며, CVD, ALD, 또는 등등과 같은 퇴적 프로세스에 의해 개구 내에 형성될 수도 있다. 도전성 물질은, 구리, 알루미늄, 니켈, 텅스텐, 코발트, 은, 이들의 조합, 또는 등등으로부터 개구 내에 형성될 수도 있고, 전기화학 도금 프로세스, CVD, ALD, PVD, 등등, 또는 이들의 조합에 의해 개구 내에서 확산 장벽 층 위에 형성될 수도 있다. 확산 장벽 층 및 도전성 물질의 형성 이후, 확산 장벽 층 및 도전성 물질의 잉여분(excess)이, 예를 들면, CMP와 같은 평탄화 프로세스에 의해 제거될 수도 있고, 그에 의해, 층의 개구에 금속 라인(410)을 남길 수도 있다. 그 다음, 프로세스는 반복되어 상호접속 구조물(408) 및 그 내부의 금속 라인(410) 및 비아(411)의 다수의 층을 형성할 수도 있다.
도 4b를 참조하면, 상호접속 구조물(408) 위에 본딩 층(406)이 형성된다. 본딩 층(406)은 앞서 설명되는 본딩 층(106)과 유사할 수도 있다. 본딩 층(406)은, 실리콘 산화물, SiON, SiN, 또는 등등과 같은 실리콘 함유 물질일 수도 있거나, 또는 다른 타입의 유전체 물질일 수도 있는 유전체 물질로부터 형성될 수도 있다. 본딩 층(406)은, CVD, PECVD, PVD, ALD, 등등, 또는 이들의 조합과 같은 퇴적 프로세스에 의해 형성될 수도 있다. 몇몇 실시형태에서, 본딩 층(406)은 약 900 nm와 약 8000 nm 사이의 두께를 가지고 형성된다.
도 4c를 참조하면, 패드 개구(416)가 본딩 층(406)에 형성된다. 패드 개구(416)의 예시적인 패드 개구(416A 및 416B)는 도 4c에서 라벨링되며, 하기에서 더 상세하게 설명된다. 패드 개구(416)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수도 있다. 한 실시형태에서, 포토리소그래피 프로세스는, 본딩 층(406) 위에 포토레지스트(도시되지 않음)를 형성하는 것, 패드 개구(416)에 대응하는 개구를 갖는 포토레지스트를 패턴화하는 것, 패드 개구(416)를 포토레지스트를 통해 본딩 층(406) 안으로 연장시키는 것, 및 그 다음, 포토레지스트를 제거하는 것을 포함할 수도 있다. 포토레지스트는 단일의 층 포토레지스트, 2 층 포토레지스트, 3 층 포토레지스트, 또는 등등일 수도 있다. 에칭 프로세스는, 패드 개구(416)가 본딩 층(406)의 상부로부터 본딩 층(406)의 중간 지점까지 연장되도록 수행된다. 그러한 깊이까지 패드 개구(416)를 에칭하는 것은 시간 모드를 사용하여 수행될 수도 있고, 시간의 미리 결정된 기간 동안 에칭이 수행된 이후 중지될 수도 있다. 몇몇 실시형태에서, 본딩 층(406)은, 패드 개구(416)의 에칭 깊이를 결정하기 위해 사용되는 중간 에칭 정지 층을 포함할 수도 있다. 다른 에칭 및 정지 지점 검출 기술도 또한 고려된다.
도 4c에서 도시되는 바와 같이, 패드 개구(416)는, 내부 영역(412)에 형성되는 내부 패드 개구(416A) 및 외부 영역(414)에 형성되는 외부 패드 개구(416B)를 포함한다. 내부 패드 개구(416A)는 내부 본딩 패드가 형성될 위치에 대응하고, 외부 패드 개구(416B)는, 외부 본딩 구조물(420)이 형성될 위치에 대응하는데, 하기에서 설명된다. 몇몇 실시형태에서, 외부 패드 개구(416B)는, 하기에서 설명되는, 후속하여 내부에 외부 본딩 패드(407)가 형성되는 리세스 및 후속하여 내부에 병렬 접속부(421)가 형성되는 트렌치를 포함할 수도 있다. 외부 패드 개구(416)의 다른 구성도 가능하다. 몇몇 실시형태에서, 내부 패드 개구(416A)는 후속하여 형성된 내부 본딩 패드의 피치에 대응하는 거리를 두고 균등하게 이격될 수도 있다.
도 4c에서 도시되는 바와 같이, 본딩 층(406)에 비아 개구(418)가 형성될 수도 있다. 비아 개구(418)는 패드 개구(416)의 저부(bottom)에 형성되고, 패드 개구(416)의 저부로부터 본딩 층(406)의 저부 표면까지 연장되고, 그에 의해, 금속 라인(410)을 노출시킨다. 비아 개구(418)는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수도 있다. 포토리소그래피 프로세스는, 본딩 층(406) 위에 그리고 패드 개구(416) 내에 포토레지스트(도시되지 않음)를 형성하는 것, 비아 개구(418)에 대응하는 개구를 갖는 포토레지스트를 패턴화하는 것, 포토레지스트 및 본딩 층(406)을 통해 비아 개구(418)를 연장시키는 것, 및 그 다음, 포토레지스트를 제거하는 것을 포함할 수도 있다. 포토레지스트는 단일의 층 포토레지스트, 2 층 포토레지스트, 3 층 포토레지스트, 또는 등등일 수도 있다. 상호접속 구조물(408)과 본딩 층(406) 사이에 에칭 정지 층(도시되지 않음)이 형성될 수도 있다. 그러한 실시형태에서, 비아 개구(418)는 에칭 정지 층(도시되지 않음)을 형성 이후 노출시킬 수도 있다. 그 다음, 에칭 정지 층의 일부분이 다른 에칭 프로세스에서 제거되어 상호접속 구조물(408)의 금속 라인(410) 및 비아(411)를 노출시킬 수도 있다. 패드 개구(416)의 폭은 비아 개구(418)의 폭보다 더 크다.
도 4d에서, 비아 개구(418)에 비아(413)가 형성되고, 패드 개구(416A)에 내부 본딩 패드(405)가 형성되며, 패드 개구(416B)에 외부 본딩 구조물(420)이 형성된다. 내부 본딩 패드(405)는 앞서 설명되는 내부 본딩 패드(105)와 유사할 수도 있다. 외부 본딩 구조물(420)은 외부 본딩 패드(407) 및 병렬 접속부(421)를 포함할 수도 있고, 앞서 설명되는 외부 본딩 구조물(120)과 유사할 수도 있다. 비아(413), 내부 본딩 패드(405), 또는 외부 본딩 구조물(420)은, 구리, 은, 금, 텅스텐, 코발트, 알루미늄, 이들의 합금, 또는 등등과 같은 금속 또는 금속 합금을 포함하는 도전성 물질로 형성될 수도 있다. 몇몇 실시형태에서, 비아(413), 내부 본딩 패드(405), 또는 외부 본딩 구조물(420)의 형성은, 구리 또는 구리 합금을 포함할 수도 있는 얇은 씨드 층(도시되지 않음)을 패드 개구(416) 및 비아 개구(418)에 퇴적하는 것, 및 예를 들면, ECP 또는 무전해 도금을 사용하여, 패드 개구(416) 및 비아 개구(418)의 나머지를 채우는 것을 포함한다. 도전성 물질 및 씨드 층의 잉여분은, CMP와 같은 평탄화 프로세스를 사용하여 본딩 층(406)의 상부 표면으로부터 제거될 수도 있다. 몇몇 경우에, 내부 본딩 패드(405)의 피치와 대략 동일한 피치를 갖는 외부 본딩 패드(407)는, 본딩 층(406)에 걸친 더 균일한 평탄화를 허용할 수도 있다. 퇴적 방법이 또한 고려될 수도 있다. 내부 본딩 패드(405) 또는 외부 본딩 구조물(420)은 비아(413)를 통해 상호접속 구조물(408)에 전기적으로 접속될 수도 있다. 도 4a 내지 도 4d에서 도시되는 프로세스는, 외부 본딩 구조물(420)을 형성하기 위해 사용될 수도 있는 예시적인 프로세스를 나타내며, 다른 실시형태에서는 다른 프로세스 또는 기술, 예컨대 다마신 프로세스, 듀얼 다마신 프로세스 또는 다른 프로세스가 사용될 수도 있다. 몇몇 실시형태에서, 도 2a 내지 도 3e와 관련하여 상기에서 설명되는 또는 도 7a 내지 도 7h와 관련하여 하기에서 설명되는 내부 본딩 패드 또는 외부 본딩 구조물은 도 4a 내지 도 4d에서 도시되는 프로세스를 사용하여 형성될 수도 있거나 또는 상이한 프로세스를 사용하여 형성될 수도 있다.
도 5a 및 도 5b를 참조하면, 몇몇 실시형태에 따른 본딩된 반도체 구조물(500)이 도시된다. 도 5a 및 도 5b에서 도시되는 실시형태에서, 외부 본딩 구조물의 전기적으로 접속된 외부 본딩 패드 사이의 병렬 접속부는, 외부 본딩 패드와는 상이한 층에서 형성된다. 본딩된 반도체 구조물(500)은 웨이퍼(200)에 본딩되는 반도체 디바이스(100)를 포함한다. 반도체 디바이스(100) 및 웨이퍼(200)는 도 2a 및 도 2b와 관련하여 상기에서 설명되는 것과 유사할 수도 있다. 본딩된 반도체 구조물(500)은, 앞서 설명되는 내부 영역(112) 또는 외부 영역(114)과 유사할 수도 있는 내부 영역(512) 및 외부 영역(514)을 포함한다. 내부 영역(512)에서, 반도체 디바이스(100) 및 웨이퍼(200)는, 반도체 디바이스(100)의 내부 본딩 패드(105) 및 웨이퍼(200)의 내부 본딩 패드(205)에 의해 전기적으로 접속된다. 외부 영역(514)에서, 반도체 디바이스(100) 및 웨이퍼(200)는, 반도체 디바이스(100)의 외부 본딩 구조물(120) 및 웨이퍼(200)의 외부 본딩 구조물(220)에 의해 전기적으로 접속된다. 도 5a는, 본딩된 반도체 구조물(500)의 단면도를 도시하고, 도 5b는 본딩된 반도체 구조물(500)의 몇몇 실시형태의 평면도를 도시한다. 도 5a 및 도 5b는, 반도체 디바이스(100) 및 웨이퍼(200)를, 앞서 설명되는 바와 같이, 반도체 디바이스(100)의 휘어짐에 기인하여 본딩 이후 오정렬을 갖는 것으로 도시한다.
도 5a 및 도 5b에서 도시되는 바와 같이, 반도체 디바이스(100)의 외부 본딩 구조물(120)은 하나 이상의 병렬 접속부(121)에 의해 접속되는 두 개의 외부 본딩 패드(107)를 포함하고, 웨이퍼(200)의 외부 본딩 구조물(220)은 하나 이상의 병렬 접속부(221)에 의해 접속되는 두 개의 외부 본딩 패드(207)를 포함한다. 도 5a 및 도 5b에서 도시되는 바와 같이, 병렬 접속부(121)는 외부 본딩 패드(107)와는 상이한 층에 배치될 수도 있고 비아에 의해 외부 본딩 패드(107)에 접속될 수도 있으며, 병렬 접속부(221)는 외부 본딩 패드(207)와는 상이한 층에 배치될 수도 있고 비아에 의해 외부 본딩 패드(207)에 접속될 수도 있다. 반도체 디바이스(100)의 외부 본딩 구조물(120)의 설명은 웨이퍼(200)의 외부 본딩 구조물(220)에 또한 적용될 수도 있다. 외측 본딩 패드(107)는 내부 본딩 패드(105)와 동일한 피치를 가질 수도 있고, 외측 본딩 패드(207)는 내부 본딩 패드(205)와 동일한 피치를 가질 수도 있다. 병렬 접속부(121)(또는 221)는, 외부 본딩 패드(107)의 치수보다 더 작은, 대략 동일한, 또는 더 큰 폭(W4)을 가질 수도 있다. 예를 들면, 도 5b는 외부 본딩 패드(107)의 직경보다 더 작은 폭(W4)을 갖는 병렬 접속부(121)를 도시한다. 몇몇 실시형태에서, 병렬 접속부(121)는 약 500 nm와 약 3500 nm 사이의 폭(W4) 또는 약 7000 nm와 약 12000 nm 사이의 길이(L5)를 가질 수도 있다. 도 5b는 병렬 접속부(121)(및 병렬 접속부(221))를 직사각형 형상을 갖는 것으로 도시하지만, 그러나, 다른 실시형태에서, 병렬 접속부(121)(또는 221)는 그들의 길이를 따라 하나보다 더 많은 폭(W4)을 가질 수도 있거나 또는 굴곡된 형상, 사다리꼴 형상, 하나 이상의 테이퍼 부분을 갖는 형상, 불규칙한 형상, 또는 다른 형상과 같은 상이한 형상을 가질 수도 있다. 예를 들면, 병렬 접속부(121) 및 외부 본딩 패드(107)는, 병렬 접속부(121)가 외부 본딩 패드와는 상이한 층에 배치된다는 것을 제외하면, 도 3b 내지 도 3e와 관련하여 앞서 설명되는 것과 유사한 구성 또는 배치를 가질 수도 있다. 몇몇 실시형태에서, 본딩된 반도체 디바이스는, 외부 본딩 패드와 동일한 층에서 병렬 접속부를 갖는 외부 본딩 구조물 및 외부 본딩 패드와는 상이한 층에서 병렬 접속부를 갖는 외부 본딩 구조물을 포함할 수도 있다. 몇몇 실시형태에서, 외부 본딩 구조물은, 외부 본딩 패드와 동일한 층에 배치되는 하나 이상의 병렬 접속부 및 외부 본딩 패드와는 상이한 층에 배치되는 하나 이상의 병렬 접속부를 구비할 수도 있다.
도 5a 및 도 5b에서 도시되는 실시형태에서, 외부 본딩 패드(107) 및 병렬 접속부(121)는 본딩 층(106)의 외부 층에 배치된다. 병렬 접속부(121) 및 외부 본딩 패드(107)의 상부 표면은 실질적으로 동일 평면 상에 있고 본딩 층(106)에 의해 피복되지 않는 부분을 포함한다. 이러한 방식에서, 외부 본딩 패드(107) 및 병렬 접속부(121) 둘 모두는, 반도체 디바이스(100)가 웨이퍼(200)에 본딩될 때, 외부 본딩 구조물(120)이 전기적 접속부를 형성하도록 사용될 수도 있다. 예를 들면, 웨이퍼(200)의 외부 본딩 구조물(220)은, 외부 본딩 구조물(120)과 전기적 접속을 이루도록 유전체 층(206)의 외부 층에 배치되는 외부 본딩 패드(207) 및 병렬 접속부(221)를 포함할 수도 있다. 몇몇 실시형태에서, 반도체 디바이스(100)의 외부 본딩 구조물(120)은 웨이퍼(200)의 대응하는 본딩 피쳐(예컨대 외부 본딩 구조물(220), 본딩 패드(들), 또는 다른 타입의 피쳐)에 본딩되어 전기적 접속부를 형성한다.
병렬 접속부(121)를 사용하여 다수의 외부 본딩 패드(107)를 전기적으로 접속하는 것에 의해, 본딩된 전기적 접속의 접촉 면적이 증가될 수도 있는데, 이것은, 오정렬이 존재하는 경우, 본딩된 전기적 접속의 접촉 저항을 감소시킬 수도 있다. 이러한 방식에서, 오정렬에 기인하는 본딩된 전기적 접속의 접촉 저항은, 오정렬이 존재하는 경우 반도체 디바이스의 에지 부근에서 감소될 수도 있다. 추가적으로, 병렬 접속부(121)를 외부 본딩 패드(107)와는 상이한 층에 배치되게 하는 것에 의해, 외부 본딩 패드(107)의 피치 및 분포는 내부 본딩 패드(105)의 피치와 유사할 수도 있고, 따라서, 반도체 디바이스(100)는 전체 본딩 표면은 더 균일한 분포의 표면 피쳐를 가질 수도 있다. 몇몇 경우에 있어서, 이러한 방식에서의 더 균일한 분포의 표면 피쳐는, 예를 들면, 평탄화 프로세스 이후 더 균일한 평탄성을 허용할 수도 있는데, 이것은 표면 사이의 향상된 본딩을 허용할 수도 있다. 따라서, 본원에서의 실시형태는, 본딩 품질을 현저하게 감소시키지 않으면서 본딩된 디바이스 사이의 향상된 전기적 접속을 허용할 수도 있다.
도 6a 내지 도 6e는, 몇몇 실시형태에 따른, 반도체 디바이스(600)에서의 본딩 구조물의 형성에 있어서의 중간 단계의 단면도를 예시한다. 반도체 디바이스(600)는 앞서 설명되는 반도체 디바이스(100) 또는 웨이퍼(200)와 유사할 수도 있다. 도 6a 내지 도 6e에서 도시되는 바와 같이, 반도체 디바이스(600)는 내부 영역(612) 및 외부 영역(614)을 구비할 수도 있는데, 이들은, 앞서 설명되는 내부 영역(112) 및 외부 영역(114)과 유사할 수도 있다. 반도체 디바이스(600)는, 상호접속 구조물(608)이 상부에 형성되는 기판(602)을 포함한다. 기판(602)은 앞서 설명되는 기판(102)과 유사할 수도 있다. 상호접속 구조물(608)은 앞서 설명되는 상호접속 구조물(408)과 유사할 수도 있다. 상호접속 구조물(608)은 금속 라인(610) 또는 비아(611)와 같은 도전성 피쳐를 포함할 수도 있다. 몇몇 실시형태에서, 상호접속 구조물(608)은 하나 이상의 병렬 접속부(621)를 포함한다. 병렬 접속부(621)는, 앞서 도 5a 및 도 5b에서 설명되는 병렬 접속부(121)와 유사할 수도 있다. 몇몇 경우에는, 병렬 접속부(621)는 금속 라인(610)과 유사하다.
상호접속 구조물(608)의 금속 라인(610), 비아(611), 또는 병렬 접속부(621)는, 상호접속 구조물(408)과 관련하여 앞서 설명되는 것과 유사한 기술을 사용하여, 예컨대 싱글 및/또는 듀얼 다마신 프로세스를 사용하여 형성될 수도 있다. 몇몇 경우에, 병렬 접속부(621)는 금속 라인(610)과는 상이한 기술을 사용하여 형성될 수도 있다. 몇몇 실시형태에서, 병렬 접속부(621)를 포함하는 층은 약 900 nm와 약 1800 nm 사이의 두께를 가지고 형성된다. 몇몇 실시형태에서, 병렬 접속부(621)는, 상호접속 구조물(608)의 도시되는 것과는 상이한 층에 형성되고, 몇몇 병렬 접속부(621)는 다른 병렬 접속부(621)와는 상이한 층에 형성될 수도 있다.
도 6b를 참조하면, 상호접속 구조물(608) 위에 본딩 층(606)이 형성된다. 본딩 층(606)은 앞서 설명되는 본딩 층(106)과 유사할 수도 있다. 몇몇 실시형태에서, 본딩 층(606)은 약 900 nm와 약 8000 nm 사이의 두께를 가지고 형성된다. 도 6c를 참조하면, 패드 개구(616)가 본딩 층(606)에 형성된다. 패드 개구(616)의 예시적인 패드 개구(616A 및 616B)는 도 6c에서 라벨링되며, 하기에서 더 상세하게 설명된다. 패드 개구(616)는 패드 개구(416)와 관련하여 앞서 설명되는 것과 유사한 기술을 사용하여 형성될 수도 있다. 도 6c에서 도시되는 바와 같이, 패드 개구(616)는 내부 영역(612)에 형성되는 내부 패드 개구(616A) 및 외부 영역(614)에 형성되는 외부 패드 개구(616B)를 포함한다. 내부 패드 개구(616A)는 외부 패드 개구(616B)와 유사할 수도 있고, 몇몇 실시형태에서 약 2000 nm와 약 3500 nm 사이의 폭을 가질 수도 있다. 내부 패드 개구(616A)는, 내부 본딩 패드가 형성될 위치에 대응하고, 외부 패드 개구(616B)는 외부 본딩 패드가 형성될 위치에 대응하는데, 하기에서 설명된다. 내부 패드 개구(616A) 및 외부 패드 개구(616B)는 후속하여 형성된 내부 본딩 패드의 피치에 대응하는 거리를 두고 균등하게 이격될 수도 있다.
도 6d를 참조하면, 비아 개구(618)가 본딩 층(606)에 형성될 수도 있다. 비아 개구(618)는 패드 개구(616)의 저부에 형성되고, 패드 개구(616)의 저부로부터 본딩 층(606)의 저부 표면까지 연장되며, 그에 의해, 병렬 접속부(621) 또는 금속 라인(610)의 일부를 노출시킨다. 비아 개구(618)는 비아 개구(418)와 관련하여 앞서 설명되는 것과 유사한 기술을 사용하여 형성될 수도 있다. 비아 개구(618)는 내부 패드 개구(616A) 또는 외부 패드 개구(616B) 내에 형성될 수도 있다. 예시적인 예로서, 도 6d는 외부 패드 개구(616B)에 형성되는 세 개의 비아 개구(618)를 도시하지만, 그러나, 다른 수의 비아 개구(618)가 내부 패드 개구(616A) 또는 외부 패드 개구(616B) 내에 형성될 수도 있다. 비아 개구(618)의 폭은 외부 패드 개구(616B)의 폭과 동일할 수도 있거나 또는 더 작을 수도 있다.
도 6e에서는, 비아(622)가 비아 개구(618)에 형성되고, 내부 본딩 패드(605)가 패드 개구(616A)에 형성되며, 외부 본딩 패드(607)가 패드 개구(616B)에 형성된다. 내부 본딩 패드(605)는 앞서 설명되는 내부 본딩 패드(105)와 유사할 수도 있다. 외부 본딩 구조물(620)은, 외부 본딩 패드(607), 비아(622) 및 병렬 접속부(621)를 포함할 수도 있으며, 앞서 설명되는 외부 본딩 구조물(120)과 유사할 수도 있다. 비아(622), 내부 본딩 패드(605), 또는 외부 본딩 패드(607)는, 도 4d와 관련하여 앞서 설명된 것과 유사한 기술을 사용하여 형성될 수도 있다. 비아(622)는 외부 본딩 패드(607)와 병렬 접속부(621) 사이에서, 또는 내부 본딩 패드(605)와 상호접속 구조물(608)(도시되지 않음) 사이에서 전기적 접속부를 형성한다. 몇몇 경우에는, 내부 본딩 패드(605)의 것과 대략 동일한 피치를 갖는 외부 본딩 패드(607)는 본딩 층(606)에 걸쳐 더 균일한 평탄화를 허용할 수도 있다. 내부 본딩 패드(605) 또는 외부 본딩 구조물(620)은 비아(611)를 통해 상호접속 구조물(608)에 전기적으로 접속될 수도 있다. 도 6a 내지 도 6e에서 도시되는 프로세스는, 외부 본딩 구조물(620)을 형성하기 위해 사용될 수도 있는 예시적인 프로세스를 나타내며, 다른 실시형태에서는 다른 프로세스 또는 기술, 예컨대 다마신 프로세스, 듀얼 다마신 프로세스 또는 다른 프로세스가 사용될 수도 있다. 몇몇 실시형태에서, 도 2a 내지 도 3e와 관련하여 상기에서 설명되는 또는 도 7a 내지 도 7h와 관련하여 하기에서 설명되는 내부 본딩 패드 또는 외부 본딩 구조물은 도 6a 내지 도 6e에서 도시되는 프로세스를 사용하여 형성될 수도 있거나 또는 상이한 프로세스를 사용하여 형성될 수도 있다.
도 7a 내지 도 7h는, 몇몇 실시형태에 따른, 패키지 디바이스(700)의 형성에서의 중간 단계의 단면도를 예시한다. 몇몇 실시형태에서, 패키지 디바이스(700)는 통합 팬 아웃(integrated fan-out; InFO) 패키지일 수도 있다. 도 7a에서, 상부 디바이스(702)는 패키지 컴포넌트(710) 상으로 배치된다. 상부 디바이스(702)는 반도체 디바이스(100)와 유사할 수도 있고, 패키지 컴포넌트(710)는 앞서 설명된 웨이퍼(200)와 유사할 수도 있지만, 다른 실시형태에서, 상부 디바이스(702) 또는 패키지 컴포넌트(710)는 상이할 수도 있다. 상부 디바이스(702)는 적어도 부분적으로 본딩 층(703)에 형성되는 내부 본딩 패드(706) 및 외부 본딩 구조물(708)을 포함하고, 패키지 컴포넌트(710)는 적어도 부분적으로 본딩 층(713)에 형성되는 내부 본딩 패드(716) 및 외부 본딩 구조물(718)을 포함한다. 본딩 층(703) 또는 본딩 층(713)은 앞서 설명되는 본딩 층(106, 406, 또는 606)과 유사할 수도 있다. 내부 본딩 패드(706) 또는 내부 본딩 패드(716)는 앞서 설명되는 내부 본딩 패드(105, 405 또는 605)와 유사할 수도 있다. 외부 본딩 구조물(708) 또는 외부 본딩 구조물(718)은 앞서 설명되는 외부 본딩 구조물(120, 420 또는 620)과 유사할 수도 있다. 상부 디바이스(702)는 픽 앤드 플레이스 프로세스 또는 다른 프로세스를 사용하여 배치될 수도 있고, 몇몇 실시형태에서는 본드 헤드(150)를 사용하여 배치될 수도 있다. 도 7a에서, 상부 디바이스(702)는 본드 헤드(150)에 장착되는 것으로 도시되어 있지만, 명료성을 위해 상부 디바이스(702)의 휘어짐은 도시되지 않는다. 상부 디바이스(702)는 배치 이전에 박형화될 수도 있다.
도 7b에서, 상부 디바이스(702)는, 예를 들면, 직접 본딩 또는 하이브리드 본딩을 사용하여 패키지 컴포넌트(710)에 본딩된다. 본딩을 수행하기 이전에, 상부 디바이스(702) 또는 패키지 컴포넌트(710)에 대해 표면 처리가 수행될 수도 있다. 몇몇 실시형태에서, 표면 처리는 플라즈마 처리를 포함한다. 플라즈마 처리는 진공 환경(예를 들면, 진공 챔버, 도시되지 않음)에서 수행될 수도 있다. 플라즈마를 생성하기 위해 사용되는 프로세스 가스는, 수소(H2) 및 아르곤(Ar)을 포함하는 제1 가스, H2 및 질소(N2)를 포함하는 제2 가스, 또는 H2 및 헬륨(He)을 포함하는 제3 가스를 포함하는 수소 함유 가스일 수도 있다. 플라즈마 처리는 또한, 내부 본딩 패드(706 및 716) 및 외부 본딩 구조물(708 및 718) 및 본딩 층(703 및 713)의 표면을 처리하는 프로세스 가스로서 순수한 또는 실질적으로 순수한 H2, Ar, 또는 N2를 사용하여 수행될 수도 있다. 상부 디바이스(702) 및 패키지 컴포넌트(710)는 동일한 표면 처리 프로세스를 사용하여, 또는 상이한 표면 처리 프로세스를 사용하여 처리될 수도 있다. 몇몇 실시형태에서, 상부 디바이스(702) 및/또는 패키지 컴포넌트(710)는 표면 처리 이후에 세정될 수도 있다. 세정은, 화학적 세정 및 탈이온수(de-ionized water) 세정/헹굼을 포함할 수도 있다.
다음으로, 상부 디바이스(702) 및 패키지 컴포넌트(710)와의 예비 본딩 프로세스(pre-bonding process)가 수행될 수도 있다. 상부 디바이스(702) 및 패키지 컴포넌트(710)는 정렬되는데, 상부 디바이스(702)의 내부 본딩 패드(706)는 패키지 컴포넌트(710)의 내부 본딩 패드(716)에 정렬되고, 상부 디바이스(702)의 외부 본딩 구조물(708)은 패키지 컴포넌트(710)의 외부 본딩 구조물(718)에 정렬된다. 정렬 이후, 상부 디바이스(702) 및 패키지 컴포넌트(710)는 서로에 대해 가압된다. 가압력은 몇몇 실시형태에서는 다이당 약 5 뉴턴보다 더 작을 수도 있지만, 더 큰 또는 더 작은 힘이 또한 사용될 수도 있다. 예비 본딩 프로세스는 실온에서(예를 들면, 약 21 ℃ 내지 약 25 ℃의 온도에서) 수행될 수도 있지만, 더 높은 온도가 사용될 수도 있다. 예비 본딩 시간은, 예를 들면, 약 1 분보다 더 짧을 수도 있다.
예비 본딩 이후, 상부 디바이스(702)의 본딩 층(703) 및 패키지 컴포넌트(710)의 본딩 층(713)은 서로 본딩된다. 결합된 상부 디바이스(702) 및 패키지 컴포넌트(710)는 이하 본딩된 쌍(750)으로 지칭된다. 본딩된 쌍(750)의 본딩은 후속하는 어닐링 단계에서 보강될 수도 있다. 본딩된 쌍(750)은, 예를 들면, 약 300 ℃에서부터 약 400 ℃까지의 온도에서 어닐링될 수도 있다. 어닐링은, 예를 들면, 약 1 시간 내지 약 2 시간의 기간 동안 수행될 수도 있다. 어닐링 동안, 본딩 패드(706 및 716) 내의 그리고 외부 본딩 구조물(708 및 718) 내의 금속은, 금속 대 금속 본딩이 또한 형성되도록, 서로에게 확산될 수도 있다. 그러므로, 상부 디바이스(702)와 패키지 컴포넌트(710) 사이의 결과적으로 나타나는 본딩은 하이브리드 본딩일 수도 있다.
도 7c에서 도시되는 바와 같이, 각각의 본딩된 쌍(750은, 그 다음, 싱귤레이팅된다(singulated). 예를 들면, 본딩된 쌍(750)은 하나 이상의 톱날을 사용하여 싱귤레이팅될 수도 있다. 그러나, 레이저 애블레이션 또는 하나 이상의 습식 에칭을 비롯한, 싱귤레이션의 임의의 적절한 방법이 또한 활용될 수도 있다. 몇몇 경우에, 상부 디바이스(702) 및/또는 패키지 컴포넌트(710)는 싱귤레이션 이전에 박형화될 수도 있다.
도 7d는, 접착제 층(723) 및 접착제 층(723) 위의 폴리머 층(725)을 갖는 캐리어 기판(721)을 예시한다. 몇몇 실시형태에서, 캐리어 기판(721)은, 예를 들면, 유리 또는 실리콘 산화물과 같은 실리콘계 물질, 또는 다른 물질, 예컨대 알루미늄 산화물, 이들 물질 중 임의의 것의 조합, 또는 등등을 포함한다. 캐리어 기판(721)은, 본딩된 쌍(750)과 같은 반도체 디바이스의 부착을 수용하기 위해 평면일 수도 있다. 접착제 층(723)은, 위에 놓이는 구조물(예를 들면, 폴리머 층(725))의 접착을 돕기 위해, 캐리어 기판(721) 상에 배치된다. 몇몇 실시형태에서, 접착제 층(723)은 광열 변환(light to heat conversion; LTHC) 물질 또는 자외선에 노출시 자신의 접착 속성을 상실하는 자외선 접착제를 포함할 수도 있다. 그러나, 감압 접착제(pressure sensitive adhesive), 방사선 경화성 접착제(radiation curable adhesive), 에폭시, 이들의 조합, 또는 등등과 같은 다른 타입의 접착제가 또한 사용될 수도 있다. 접착제 층(723)은, 압력 하에서 쉽게 변형 가능한 반 액체 또는 겔 형태로 캐리어 기판(721) 상으로 배치될 수도 있다.
폴리머 층(725)은 접착제 층(723) 위에 배치되고, 예를 들면, 본딩된 쌍(750)에 보호를 제공하기 위해 활용된다. 몇몇 실시형태에서, 폴리머 층(725)은 폴리벤즈옥사졸(PBO)일 수도 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적절한 물질이 대안적으로 활용될 수도 있다. 폴리머 층(725)은 예를 들면, 스핀 코팅 프로세스를 사용하여 약 2 ㎛와 약 15 ㎛ 사이, 예컨대, 약 5 ㎛의 두께로 배치될 수도 있지만, 임의의 적절한 방법 및 두께가 대안적으로 사용될 수도 있다. 본딩된 쌍(750)은 폴리머 층(725) 상으로 부착된다. 몇몇 실시형태에서, 본딩된 쌍(750)은 예를 들면, 픽 앤드 플레이스 프로세스를 사용하여 배치될 수도 있다. 그러나, 본딩된 쌍(750)을 배치하는 임의의 적절한 방법이 활용될 수도 있다.
몇몇 실시형태에서, 유전체 관통 비아(through-dielectric via; TDV)(727)와 같은 관통 비아가 폴리머 층(725) 위에 형성된다. 몇몇 실시형태에서, 씨드 층(도시되지 않음)이 먼저 폴리머 층(725) 위에 형성된다. 씨드 층은, 후속하는 프로세싱 단계 동안 더 두꺼운 층의 형성을 보조하는 도전성 물질의 얇은 층이다. 몇몇 실시형태에서, 씨드 층은 약 500 Å 두께의 티타늄 층 및 후속하는 약 3,000 Å 두께의 구리 층을 포함할 수도 있다. 씨드 층은, 소망되는 물질에 따라, 스퍼터링, 증착, 또는 PECVD 프로세스와 같은 프로세스를 사용하여 생성될 수도 있다. 일단 씨드 층이 형성되면, 씨드 층 위에 포토레지스트(도시되지 않음)가 형성되어 패턴화될 수도 있다. 그 다음, TDV(727)가 패턴화된 포토레지스트 내에 형성된다. 몇몇 실시형태에서, TDV(727)는, 구리, 텅스텐, 다른 도전성 금속, 또는 등등과 같은 하나 이상의 도전성 물질을 포함하고, 예를 들면, 전기 도금, 무전해 도금, 또는 등등에 의해 형성될 수도 있다. 몇몇 실시형태에서, 씨드 층 및 포토레지스트가 전기 도금 용액에 잠기거나 또는 침지되는 전기 도금 프로세스가 사용된다. 일단 TDV(727)가 포토레지스트 및 씨드 층을 사용하여 형성되면, 포토레지스트는 적절한 제거 프로세스를 사용하여 제거될 수도 있다. 몇몇 실시형태에서, 포토레지스트를 제거하기 위해 플라즈마 애싱 프로세스(plasma ashing process)가 사용될 수도 있는데, 그에 의해, 포토레지스트의 온도는, 포토레지스트가 열분해를 겪고 제거될 수도 있을 때까지 증가될 수도 있다. 그러나, 습식 스트립(wet strip)과 같은 임의의 다른 적절한 프로세스가 대안적으로 활용될 수도 있다. 포토레지스트의 제거는, 씨드 층의 기저의 부분을 노출시킬 수도 있다. 일단 TDV(727)가 형성되면, 예를 들면, 습식 또는 건식 에칭 프로세스를 사용하여 씨드 층의 노출된 부분이 제거된다. TDV(727)는 약 190 ㎛의 임계 치수 및 약 300 ㎛의 피치를 가지면서, 약 180 ㎛와 약 200 ㎛ 사이의 높이로 형성될 수도 있다.
도 7e는 봉지재(encapsulant)(729)에 의한 본딩된 쌍(750) 및 TDV(727)의 캡슐화를 예시한다. 봉지재(729)는, 수지, 폴리이미드, PPS, PEEK, PES, 내열성 결정 수지, 이들의 조합, 또는 등등과 같은 몰딩 화합물일 수도 있다. 도 7f는 TDV(727) 및 본딩된 쌍(750)을 노출시키기 위한 봉지재(729)의 박형화를 예시한다. 박형화는, 예를 들면, CMP 프로세스 또는 다른 프로세스를 사용하여 수행될 수도 있다.
도 7g는, 봉지재(729) 위에 하나 이상의 층을 갖는 재배선 구조물(redistribution structure)(1000)의 형성을 예시한다. 몇몇 실시형태에서, 재배선 구조물(1000)은, 처음에, 봉지재(729) 위에 제1 재배선 패시베이션 층(1001)을 형성하는 것에 의해 형성될 수도 있다. 몇몇 실시형태에서, 제1 재배선 패시베이션 층(1001)은 폴리벤즈옥사졸(PBO)일 수도 있지만, 폴리이미드 또는 폴리이미드 유도체, 예컨대 저온 경화 폴리이미드와 같은 임의의 적절한 물질이 대안적으로 활용될 수도 있다. 제1 재배선 패시베이션 층(1001)은, 예를 들면, 스핀 코팅 프로세스를 사용하여 약 5 ㎛와 약 17 ㎛ 사이, 예컨대 약 7 ㎛의 두께로 배치될 수도 있지만, 임의의 적절한 방법 및 두께가 대안적으로 사용될 수도 있다.
일단 제1 재배선 패시베이션 층(1001)이 형성되면, 본딩된 쌍(750) 및 TDV(727)에 대한 전기적 접속을 이루기 위해, 제1 재배선 패시베이션 층(1001)을 통해 제1 재배선 비아(redistribution via)(1003)가 형성될 수도 있다. 몇몇 실시형태에서, 제1 재배선 비아(1003)는 다마신 프로세스, 듀얼 다마신 프로세스, 또는 다른 프로세스를 사용하는 것에 의해 형성될 수도 있다. 제1 재배선 비아(1003)가 형성된 이후, 제1 재배선 층(1005)이 제1 재배선 비아(1003) 위에 형성되어 그와 전기적으로 접속된다. 몇몇 실시형태에서, 제1 재배선 층(1005)은, 초기에, CVD 또는 스퍼터링과 같은 적절한 형성 프로세스를 통해 티타늄 구리 합금의 씨드 층(도시되지 않음)을 형성하는 것에 의해 형성될 수도 있다. 그 다음, 씨드 층을 덮도록 포토레지스트(또한 도시되지 않음)가 형성될 수도 있고, 그 다음, 포토레지스트는, 제1 재배선 층(1005)이 위치되도록 소망되는 곳에 위치되는 씨드 층의 부분을 노출시키도록 패턴화될 수도 있다.
일단 포토레지스트가 형성되어 패턴화되면, 구리와 같은 도전성 물질이 도금과 같은 퇴적 프로세스를 통해 씨드 층 상에 형성될 수도 있다. 도전성 물질은 약 1 ㎛와 약 10 ㎛ 사이, 예컨대 약 4 ㎛의 두께를 가지도록 형성될 수도 있다. 그러나, 논의되는 물질 및 방법이 도전성 물질을 형성하기에 적절하지만, 이들 물질은 예시적인 것에 불과하다. AlCu 또는 Au와 같은 임의의 다른 적절한 물질, 및 CVD 또는 PVD와 같은 임의의 다른 적절한 형성 프로세스가 대안적으로 사용되어 제1 재배선 층(1005)을 형성할 수도 있다.
제1 재배선 층(1005)이 형성된 이후, 제2 재배선 패시베이션 층(1007)이 형성되고 패턴화되어 제1 재배선 층(1005)을 격리하는 것을 도울 수도 있다. 몇몇 실시형태에서, 제2 재배선 패시베이션 층(1007)은, 예컨대 포지티브 톤(positive tone) PBO인 것에 의해 제1 재배선 패시베이션 층(1001)과 유사할 수도 있거나, 또는 예컨대, 저온 경화 폴리이미드와 같은 네거티브 톤 물질인 것에 의해 제1 재배선 패시베이션 층(1001)과는 상이할 수도 있다. 제2 재배선 패시베이션 층(1007)은 약 7 ㎛의 두께로 배치될 수도 있다. 일단 배치되면, 제2 재배선 패시베이션 층(1007)은, 예를 들면, 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여, 개구를 형성하도록 패턴화될 수도 있거나, 또는, 제2 재배선 패시베이션 층(1007)의 물질이 감광성이면, 제2 재배선 패시베이션 층(1007)의 물질을 노광하여 현상할 수도 있다. 그러나, 임의의 적절한 물질 및 패턴화 방법이 활용될 수도 있다.
제2 재배선 패시베이션 층(1007)이 패턴화된 이후, 제2 재배선 패시베이션 층(1007) 내에 형성되는 개구를 통해 연장하여 제1 재배선 층(1005)과 전기적 접속을 이루도록 제2 재배선 층(1009)이 형성될 수도 있다. 몇몇 실시형태에서, 제2 재배선 층(1009)은, 제1 재배선 층(1005)과 유사한 물질 및 프로세스를 사용하여 형성될 수도 있다. 예를 들면, 씨드 층이 패턴화된 포토레지스트에 의해 도포 및 피복될 수도 있고, 구리와 같은 도전성 물질이 씨드 층 상으로 도포될 수도 있고, 패턴화된 포토레지스트는 제거될 수도 있고, 씨드 층은 도전성 물질을 마스크로서 사용하여 에칭될 수도 있다. 몇몇 실시형태에서, 제2 재배선 층(1009)은 약 4 ㎛의 두께로 형성된다. 그러나, 임의의 적절한 물질 또는 제조 프로세스가 사용될 수도 있다.
제2 재배선 층(1009)이 형성된 이후, 제2 재배선 층(1009)을 분리 및 보호하는 것을 돕기 위해 제3 재배선 패시베이션 층(1011)이 제2 재배선 층(1009) 위에 도포된다. 몇몇 실시형태에서, 제3 재배선 패시베이션 층(1011)은 제2 재배선 패시베이션 층(1007)과 유사한 물질로 그리고 유사한 양식으로 약 7 ㎛의 두께로 형성될 수도 있다. 예를 들면, 제3 재배선 패시베이션 층(1011)은, 제2 재배선 패시베이션 층(1007)과 관련하여 상기에서 설명되는 바와 같이 도포되고 패턴화된 저온 경화된 폴리이미드 또는 PBO로 형성될 수도 있다. 그러나, 임의의 적절한 물질 또는 제조 프로세스가 활용될 수도 있다.
제3 재배선 패시베이션 층(1011)이 패턴화된 이후, 제3 재배선 패시베이션 층(1011) 내에 형성되는 개구를 통해 연장하여 제2 재배선 층(1009)과 전기적 접속을 이루도록 제3 재배선 층(1013)이 형성될 수도 있다. 몇몇 실시형태에서, 제3 재배선 층(1013)은, 제1 재배선 층(1005)과 유사한 물질 및 프로세스를 사용하여 형성될 수도 있다. 예를 들면, 씨드 층이 패턴화된 포토레지스트에 의해 도포 및 피복될 수도 있고, 구리와 같은 도전성 물질이 씨드 층 상으로 도포될 수도 있고, 패턴화된 포토레지스트는 제거될 수도 있고, 씨드 층은 도전성 물질을 마스크로서 사용하여 에칭될 수도 있다. 몇몇 실시형태에서, 제3 재배선 층(1013)은 5 ㎛의 두께로 형성된다. 그러나, 임의의 적절한 물질 또는 제조 프로세스가 사용될 수도 있다.
제3 재배선 층(1013)이 형성된 이후, 제3 재배선 층(1013)을 분리 및 보호하는 것을 돕기 위해 제4 재배선 패시베이션 층(1015)이 제3 재배선 층(1013) 위에 형성될 수도 있다. 몇몇 실시형태에서, 제4 재배선 패시베이션 층(1015)은 제2 재배선 패시베이션 층(1007)과 유사한 물질로 그리고 유사한 양식으로 형성될 수도 있다. 예를 들면, 제4 재배선 패시베이션 층(1015)은, 제2 재배선 패시베이션 층(1007)과 관련하여 상기에서 설명되는 바와 같이 도포되고 패턴화된 저온 경화된 폴리이미드 또는 PBO로 형성될 수도 있다. 몇몇 실시형태에서, 제4 재배선 패시베이션 층(1015)은 약 8 ㎛의 두께로 형성된다. 그러나, 임의의 적절한 물질 또는 제조 프로세스가 활용될 수도 있다.
다른 실시형태에서, 재배선 구조물(1000)의 재배선 비아 및 재배선 층은, 듀얼 다마신 프로세스와 같은 다마신 프로세스를 사용하여 형성될 수도 있다. 예를 들면, 제1 재배선 패시베이션 층이 봉지재(729) 위에 형성될 수도 있다. 그 다음, 제1 재배선 패시베이션 층은 하나 이상의 포토리소그래피 단계를 사용하여 패턴화되어 비아용 개구 및 도전성 라인용 개구 둘 모두를 제1 재배선 패시베이션 층 내에 형성한다. 도전성 물질이 비아용 개구 및 도전성 라인용 개구에 형성되어 제1 재배선 비아 및 제1 재배선 층을 형성할 수도 있다. 추가적인 재배선 패시베이션 층이 제1 재배선 패시베이션 층 위에 형성될 수도 있고, 재배선 비아 및 도전성 라인의 추가적인 세트가, 제1 재배선 패시베이션 층에 대해 설명되는 바와 같이 추가적인 재배선 패시베이션층에 형성되어, 재배선 구조물(1000)을 형성할 수도 있다. 이 기술 또는 다른 기술은 재배선 구조물(1000)을 형성하기 위해 사용될 수도 있다.
도 7g는 제3 재배선 층(1013)과의 전기적 접촉을 이루기 위한 언더범프 금속화부(underbump metallization)(1019) 및 제3 외부 커넥터(1017)의 형성을 추가적으로 예시한다. 몇몇 실시형태에서, 언더범프 금속화부(1019)는, 티타늄 층, 구리 층 및 니켈 층과 같은, 도전성 물질의 세 개의 층을 각각 포함할 수도 있다. 그러나, 기술 분야에서 통상의 지식을 가진 자는, 크롬/크롬-구리 합금/구리/금의 배치, 티타늄/티타늄 텅스텐/구리의 배치, 또는 구리/니켈/금의 배치와 같은, 언더범프 금속화부(1019)의 형성에 적절한 물질 및 층의 많은 적절한 배치가 존재한다는 것을 인식할 것이다. 언더범프 금속화부(1019)에 대해 사용될 수도 있는 임의의 적절한 물질 또는 물질의 층은, 실시형태의 범위 내에 포함되도록 완전히 의도된다.
몇몇 실시형태에서, 언더범프 금속화부(1019)는, 제3 재배선 층(1013) 위에 그리고 제4 재배선 패시베이션 층(1015)을 통과하는 개구의 내부를 따라 각각의 층을 형성하는 것에 의해 생성된다. 각각의 층의 형성은, 전기화학 도금과 같은 도금 프로세스를 사용하여 수행될 수도 있지만, 소망되는 물질에 따라 스퍼터링, 증착, 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 사용될 수도 있다. 언더범프 금속화부(1019)는 약 0.7 ㎛와 약 10 ㎛ 사이, 예컨대 약 5 ㎛의 두께를 갖도록 형성될 수도 있다.
몇몇 실시형태에서, 제3 외부 커넥터(1017)는 언더범프 금속화부(1019) 상에 배치될 수도 있고, 땜납과 같은 공융 물질을 포함하는 볼 그리드 어레이(ball grid array; BGA)일 수도 있지만, 임의의 적절한 물질이 대안적으로 사용될 수도 있다. 제3 외부 커넥터(1017)가 솔더 볼인 몇몇 실시형태에서, 제3 외부 커넥터(1017)는 다이렉트 볼 드랍(direct ball drop) 프로세스와 같은 볼 드랍 방법을 사용하여 형성될 수도 있다. 다른 실시형태에서, 솔더 볼은, 초기에, 증착, 전기 도금, 인쇄, 솔더 전사(solder transfer)와 같은 임의의 적절한 방법을 통해 주석 층을 형성하는 것, 및 그 다음, 물질을 소망되는 범프 형상으로 성형하기 위해 리플로우(reflow)를 수행하는 것에 의해 형성될 수도 있다. 일단 제3 외부 커넥터(1017)가 형성되면, 그 구조물이 추가 프로세싱에 적합하다는 것을 보장하기 위한 테스트가 수행될 수도 있다.
그 다음, 폴리머 층(725)은 TDV(727)를 노출시키기 위해 패턴화된다. 몇몇 실시형태에서, 폴리머 층(725)은, 예를 들면, 레이저 드릴링 방법을 사용하여 패턴화될 수도 있다. 그러한 방법에서, 광열 변환(LTHC) 층 또는 호고막스(hogomax) 층(도 7g에서 별개로 예시되지 않음)과 같은 보호 층이 폴리머 층(725) 위에 먼저 퇴적된다. 일단 보호되면, 기저의 TDV(727)를 노출시키기 위해 제거되도록 소망되는 폴리머 층(725)의 그들 부분을 향하여 레이저가 지향된다. 레이저 드릴링 프로세스 중에, 드릴 에너지는 0.1 mJ에서부터 약 30 mJ까지의 범위 내에 있을 수도 있고, 드릴 각도는, 폴리머 층(725)의 법선에 대해 약 0도(폴리머 층(725)에 수직임) 내지 약 85도일 수도 있다. 몇몇 실시형태에서, 패턴화는, 약 100 ㎛와 약 300 ㎛ 사이, 예컨대 약 200 ㎛의 폭을 가지도록 TDV(727) 위에 개구를 형성하도록 형성될 수도 있다.
다른 실시형태에서, 폴리머 층(725)은, 최초, 포토레지스트(도 7g에서 개별적으로 예시되지 않음)를 폴리머 층(725)에 도포하는 것, 및 그 다음, 화학 반응을 유도하도록 포토레지스트를 패턴화된 에너지 소스(예를 들면, 패턴화된 광원)에 노출시키고, 그에 의해, 패턴화된 광원에 노출되는 포토레지스트의 그들 부분에서 물리적 변화를 야기하는 것에 의해, 패턴화될 수도 있다. 그 다음, 물리적 변화를 활용하기 위해, 그리고, 소망되는 패턴에 따라, 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분 중 어느 하나를 선택적으로 제거하기 위해, 노출된 포토레지스트에 현상액이 도포되고, 폴리머 층(725)의 노출된 부분은, 예를 들면, 건식 에칭 프로세스를 사용하여 제거된다. 그러나, 폴리머 층(725)을 패턴화하기 위한 임의의 다른 적절한 방법이 활용될 수도 있다.
도 7h는 폴리머 층(725)을 통한 TDV(727)에 대한 패키지(1100)의 본딩을 예시한다. 패키지(1100)를 본딩하기 이전에, 캐리어 기판(721) 및 접착제 층(723)은 폴리머 층(725)으로부터 제거된다. 폴리머 층(725)도 또한 패턴화되어 TDV(727)를 노출시킨다. 몇몇 실시형태에서, 패키지(1100)는, 추가적인 기판, 추가적인 반도체 디바이스, 내부 접속부, 인터포저, 등등을 포함할 수도 있다. 추가적인 반도체 디바이스는, 메모리 다이(예를 들면, DRAM 다이), 로직 다이, 중앙 프로세싱 유닛(central processing unit; CPU) 다이, 이들의 조합, 또는 등등과 같은 의도된 목적을 위해 설계되는 하나 이상의 반도체 디바이스를 포함할 수도 있다. 몇몇 실시형태에서, 하나 이상의 추가적인 반도체 디바이스는, 특정한 기능성에 대해 소망될 때, 트랜지스터, 커패시터, 인덕터, 저항기, 제1 금속화 층(도시되지 않음), 및 등등과 같은 집적 회로 디바이스를 내부에 포함한다. 몇몇 실시형태에서, 하나 이상의 추가적인 반도체 디바이스는, 본딩된 쌍(750)과 연계하여 또는 그와 동시에 작동하도록 설계 및 제조된다. 봉지재(1103)는 패키지(1100)를 캡슐화하여 보호하기 위해 사용될 수도 있다.
몇몇 실시형태에서, 외부 접속부(1101)는, 패키지(1100)와 예를 들면, TDV(727) 사이에서 외부 접속을 제공하도록 형성될 수도 있다. 외부 접속부(1101)는 마이크로범프 또는 붕괴 제어식 칩 접속부(controlled collapse chip connection; C4) 범프와 같은 접촉 범프일 수도 있고, 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적절한 물질을 포함할 수도 있다. 외부 접속부(1101)가 주석 솔더 범프인 몇몇 실시형태에서, 외부 접속부(1101)는, 초기에, 증착, 전기 도금, 인쇄, 솔더 전사, 볼 배치, 등등과 같은 임의의 적절한 방법을 통해 주석의 층을, 예를 들면, 약 100 ㎛의 두께로 형성하는 것에 의해 형성될 수도 있다. 일단 주석의 층이 구조물 상에 형성되면, 물질을 소망되는 범프 형상으로 성형하기 위해 리플로우가 수행된다.
일단 외부 접속부(1101)가 형성되면, 외부 접속부(1101)는 TDV(727)와 정렬되어 그 위에 배치되고, 본딩이 수행된다. 예를 들면, 외부 접속부(1101)가 솔더 범프인 몇몇 실시형태에서, 본딩 프로세스는, 제4 외부 접속부(1101)의 온도가, 외부 접속부(1101)이 액화되어 흐를 지점까지 상승되게 되는 리플로우 프로세스를 포함할 수도 있고, 그에 의해, 일단 외부 접속부(1101)가 재고화하면 패키지(1100)를 TDV(727)에 본딩하게 된다.
실시형태는 이점을 달성할 수도 있다. 몇몇 실시형태에서, 디바이스의 에지 부근의 본딩 패드는 병렬로 접속된다. 단일의 전기적 접속을 위해 다수의 접속된 본딩 패드를 사용하는 것에 의해, 전기적 접속의 이용 가능한 본딩 면적이 증가된다. 증가된 본딩 면적은, 본딩 패드의 오정렬 또는 본딩 프로세스 동안의 디바이스의 휘어짐에 기인하는 접촉 저항을 감소시킬 수 있다. 추가적으로, 접속된 본딩 패드는, 디바이스의 중심 부근과 같은, 다른 접속되지 않은 본딩 패드와 동일한 피치를 가지고 형성될 수도 있다. 디바이스 상에 형성되는 본딩 패드에 대해 일정한 피치를 유지하는 것에 의해, 더 큰 프로세스 균일성이 달성될 수도 있다. 예를 들면, 더 균일한 본딩 패드 피치는 평탄화 프로세스 이후 더욱 평탄한 표면을 생성할 수도 있다. 몇몇 실시형태에서, 접속된 본딩 패드는 본딩된 디바이스 사이의 전력 또는 접지 전기 접속을 위해 사용될 수도 있다.
한 실시형태에서, 반도체 디바이스는, 제1 기판 위의 제1 상호접속 구조물, 제1 상호접속 구조물 위의 제1 본딩 층, 제1 본딩 층의 제1 영역에 배치되는 다수의 제1 본딩 패드 - 상기 제1 본딩 패드는 제1 피치를 가짐 - , 및 제1 본딩 층의 제2 영역에 배치되는 다수의 제2 본딩 패드 - 제2 영역은 제1 본딩 층의 제1 에지와 제1 영역 사이에서 연장되고, 제2 본딩 패드는 제1 피치를 가지며, 다수의 제2 본딩 패드는 인접한 제2 본딩 패드의 다수의 쌍을 포함함 - 를 포함하되, 각 개별 쌍의 제2 본딩 패드는 제1 금속 라인에 의해 접속된다. 한 실시형태에서, 제1 금속 라인은 제2 본딩 패드와 동일 층에 배치된다. 한 실시형태에서, 제1 금속 라인은 상호접속 구조물에 배치되고 본딩 층에 배치되는 비아에 의해 각 개별 쌍의 제2 본딩 패드에 접속된다. 한 실시형태에서, 반도체 디바이스는, 제2 기판 위의 제2 본딩 층 및, 인접한 제3 본딩 패드의 다수의 쌍을 포함하는, 제2 본딩 층에 배치되는 다수의 제3 본딩 패드를 포함하되, 각 개별 쌍의 제3 본딩 패드는 제2 금속 라인에 의해 접속되고, 제3 본딩 패드는 제2 본딩 패드에 본딩된다. 한 실시형태에서, 제3 본딩 패드는 제2 본딩 패드의 것보다 더 작은 피치를 갖는다. 한 실시형태에서, 제2 영역은 제1 본딩 층의 제2 에지와 제1 영역 사이에서 연장된다. 한 실시형태에서, 제1 에지에 근접하는 인접한 제2 본딩 패드의 쌍은, 제2 에지에 근접하는 인접한 제2 본딩 패드의 쌍에 수직인 방위를 갖는다. 한 실시형태에서, 제2 영역은, 본딩 층의 제1 에지로부터 본딩 층의 대향하는 에지까지의 거리의 대략 10 %인 거리를, 본딩 층의 제1 에지로부터 연장한다. 한 실시형태에서, 제2 영역은, 본딩 층의 제1 에지로부터 제1 거리를 연장하고, 본딩 층의 제2 에지로부터 제2 거리를 연장하되, 제1 거리는 제2 거리와는 상이하다.
한 실시형태에서, 방법은, 반도체 기판 위에 유전체 층을 퇴적하는 것, 유전체 층에 다수의 본드 패드 개구 - 본드 패드 개구는 제1 피치를 가짐 - 를 에칭하는 것, 유전체 층에 다수의 제2 개구 - 제2 개구는 다수의 본드 패드 개구의 각각의 제1 본드 패드 개구와 제2 본드 패드 개구 사이에서 연장되고, 제1 본드 패드 개구는 반도체 기판의 하나 이상의 측벽에 인접함 - 를 에칭하는 것, 다수의 본드 패드 개구 내에 그리고 다수의 제2 개구 내에 도전성 물질을 퇴적하는 것, 및 평탄화 프로세스를 사용하여 잉여의 도전성 물질을 제거하는 것을 포함한다. 한 실시형태에서, 본드 패드 개구는 제1 직경을 가지며, 제2 개구는 제1 직경과 대략 동일한 폭을 갖는다. 한 실시형태에서, 방법은, 유전체 층에 다수의 제3 개구 - 제3 개구는 본드 패드 개구의 저부 표면으로부터 유전체 층의 저부 표면으로 연장됨 - 를 에칭하는 것을 포함하고, 제3 개구 내에 도전성 물질을 퇴적하는 것을 더 포함한다. 한 실시형태에서, 방법은 반도체 기판 위에 다수의 층간 유전체(ILD) 층을 형성하는 것을 더 포함하되, 유전체 층은 복수의 ILD 층 위에 형성된다. 한 실시형태에서, 방법은, 본딩 패드를 포함하는 디바이스 기판에 유전체 층을 본딩하는 것 및 디바이스 기판의 본딩 패드에 도전성 물질을 본딩하는 것을 더 포함한다. 한 실시형태에서, 제1 본드 패드와 제2 본드 패드 사이의 제2 개구의 방위는 제1 본드 패드의 위치에 기초한다.
한 실시형태에서, 방법은, 제1 기판 상에 상호접속 구조물을 형성하는 것, 상호접속 구조물 상에 제1 본딩 층을 형성하는 것, 및 제1 본딩 층에 제1 본딩 패드 - 제1 다수의 제1 본딩 패드는 다수의 제1 도전성 라인에 의해 병렬로 접속되는 인접한 제1 본딩 패드의 세트를 포함함 - 를 형성하는 것을 포함하는 제1 반도체 디바이스를 형성하는 것; 제2 기판 상에 제2 본딩 층을 형성하는 것, 및 제2 본딩 층에 제2 본딩 패드 - 제1 다수의 제2 본딩 패드는 다수의 제2 도전성 라인에 의해 병렬로 접속되는 인접한 제2 본딩 패드의 세트를 포함함 - 를 형성하는 것을 포함하는 제2 반도체 디바이스를 형성하는 것; 및 제1 다수의 제1 본딩 패드를 제1 다수의 제2 본딩 패드에 본딩하는 것을 포함하는, 제1 본딩 층을 제2 본딩 층에 본딩하는 것을 포함한다. 한 실시형태에서, 방법은 상호접속 구조물 내에 다수의 제1 도전성 라인을 형성하는 것을 포함한다. 한 실시형태에서, 방법은 제1 본딩 층 내에 다수의 제1 도전성 라인을 형성하는 것을 더 포함한다. 한 실시형태에서, 제1 본딩 패드는 제2 본딩 패드와는 상이한 피치를 갖는다. 한 실시형태에서, 제1 다수의 제1 본딩 패드는 제1 본딩 층의 에지에 인접하게 배치된다.
상기의 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러가지 실시형태의 피쳐를 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 깨닫아야 한다.
실시예들
실시예 1. 반도체 디바이스로서,
제1 기판 위의 제1 상호접속 구조물(interconnect structure);
상기 제1 상호접속 구조물 위의 제1 본딩 층;
상기 제1 본딩 층의 제1 영역에 배치되는 복수의 제1 본딩 패드 - 상기 제1 본딩 패드는 제1 피치(pitch)를 가짐 - ; 및
상기 제1 본딩 층의 제2 영역에 배치되는 복수의 제2 본딩 패드 - 상기 제2 영역은 상기 제1 본딩 층의 제1 에지와 상기 제1 영역 사이에서 연장되고, 상기 제2 본딩 패드는 상기 제1 피치를 가지며, 상기 복수의 제2 본딩 패드는 인접한 제2 본딩 패드의 복수의 쌍을 포함함 - 를 포함하고, 각 개별 쌍의 상기 제2 본딩 패드는 제1 금속 라인에 의해 접속되는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 금속 라인은 상기 제2 본딩 패드와 동일 층에 배치되는 것인, 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제1 금속 라인은 상기 상호접속 구조물에 배치되고 상기 본딩 층에 배치되는 비아에 의해 각 개별 쌍의 상기 제2 본딩 패드에 접속되는 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
제2 기판 위의 제2 본딩 층; 및
인접한 제3 본딩 패드의 복수의 쌍을 포함하는, 상기 제2 본딩 층에 배치되는 복수의 제3 본딩 패드를 포함하되, 각 개별 쌍의 상기 제3 본딩 패드는 제2 금속 라인에 의해 접속되고, 상기 제3 본딩 패드는 상기 제2 본딩 패드에 본딩되는 것인, 반도체 디바이스.
실시예 5. 실시예 4에 있어서,
상기 제3 본딩 패드는 상기 제2 본딩 패드의 것보다 더 작은 피치를 갖는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제2 영역은, 상기 제1 본딩 층의 제2 에지와 상기 제1 영역 사이에서 연장되는 것인, 반도체 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제1 에지에 근접하는 인접한 제2 본딩 패드의 쌍은, 상기 제2 에지에 근접하는 인접한 제2 본딩 패드의 쌍에 수직인 방위를 갖는 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제2 영역은, 상기 본딩 층의 상기 제1 에지로부터 상기 본딩 층의 대향하는 에지까지의 거리의 대략 10 %인 거리를, 상기 본딩 층의 상기 제1 에지로부터 연장하는 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서,
상기 제2 영역은, 상기 본딩 층의 상기 제1 에지로부터 제1 거리와 상기 본딩 층의 제2 에지로부터 제2 거리를 연장하고, 상기 제1 거리는 상기 제2 거리와는 상이한 것인, 반도체 디바이스.
실시예 10. 방법으로서,
반도체 기판 위에 유전체 층을 퇴적하는 단계;
상기 유전체 층에 제1 본드 패드 개구 및 제2 본드 패드 개구 - 상기 제1 본드 패드 개구는 상기 반도체 기판의 하나 이상의 측벽에 인접하고, 각각의 제2 본드 패드 개구는 적어도 하나의 제1 본드 패드 개구에 인접함 - 를 에칭하는 단계;
상기 유전체 층에 트렌치 - 각각의 트렌치는 적어도 하나의 제1 본드 패드 개구와 적어도 하나의 제2 본드 패드 개구 사이에서 연장됨 - 를 에칭하는 단계;
제1 본드 패드를 형성하도록 상기 제1 본드 패드 개구 내에, 제2 본드 패드를 형성하도록 상기 제2 본드 패드 개구 내에, 그리고 제1 본드 패드와 제2 본드 패드 사이의 전기적 접속부를 형성하도록 상기 트렌치 내에 도전성 물질을 퇴적하는 단계; 및
평탄화 프로세스를 사용하여 잉여의(excess) 도전성 물질을 제거하는 단계를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 제1 본드 패드 개구는 제1 직경을 가지며, 상기 트렌치는 상기 제1 직경과 대략 동일한 폭을 갖는 것인, 방법.
실시예 12. 실시예 10에 있어서,
상기 유전체 층에 제3 개구 - 상기 제3 개구는 상기 제1 본드 패드 개구의 저부 표면으로부터 상기 유전체 층의 저부 표면으로 연장됨 - 를 에칭하는 단계를 더 포함하고, 상기 제3 개구 내에 상기 도전성 물질을 퇴적하는 단계를 더 포함하는, 방법.
실시예 13. 실시예 10에 있어서,
상기 반도체 기판 위에 복수의 층간 유전체(inter-layer dielectric; ILD) 층을 형성하는 단계를 더 포함하고, 상기 유전체 층은 상기 복수의 ILD 층 위에 형성되는 것인, 방법.
실시예 14. 실시예 10에 있어서,
제3 본딩 패드를 포함하는 디바이스 기판에 상기 유전체 층을 본딩하는 단계 및 상기 디바이스 기판의 상기 제3 본딩 패드에 상기 도전성 물질을 본딩하는 단계를 더 포함하는, 방법.
실시예 15. 실시예 10에 있어서,
제1 본드 패드와 제2 본드 패드 사이의 트렌치의 방위는 상기 제1 본드 패드의 위치에 기초하는 것인, 방법.
실시예 16. 방법으로서,
제1 반도체 디바이스를 형성하는 단계 - 상기 제1 반도체 디바이스를 형성하는 단계는,
제1 기판 상에 상호접속 구조물을 형성하는 단계;
상기 상호접속 구조물 상에 제1 본딩 층을 형성하는 단계; 및
상기 제1 본딩 층에 제1 본딩 패드를 형성하는 단계를 포함하되, 제1 복수의 상기 제1 본딩 패드는 복수의 제1 도전성 라인에 의해 병렬로 접속되는 인접한 제1 본딩 패드의 세트를 포함함 - ;
제2 반도체 디바이스를 형성하는 단계 - 상기 제2 반도체 디바이스를 형성하는 단계는,
제2 기판 상에 제2 본딩 층을 형성하는 단계; 및
상기 제2 본딩 층에 제2 본딩 패드를 형성하는 단계를 포함하고, 제1 복수의 상기 제2 본딩 패드는 복수의 제2 도전성 라인에 의해 병렬로 접속되는 인접한 제2 본딩 패드의 세트를 포함함 - ; 및
상기 제1 복수의 제1 본딩 패드를 상기 제1 복수의 제2 본딩 패드에 본딩하는 것을 포함하는, 상기 제1 본딩 층을 상기 제2 본딩 층에 본딩하는 단계를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 상호접속 구조물 내에 상기 복수의 제1 도전성 라인을 형성하는 단계를 더 포함하는, 방법.
실시예 18. 실시예 16에 있어서,
상기 제1 본딩 층 내에 상기 복수의 제1 도전성 라인을 형성하는 단계를 더 포함하는, 방법.
실시예 19. 실시예 16에 있어서,
상기 제1 본딩 패드는 상기 제2 본딩 패드와는 상이한 피치를 갖는 것인, 방법.
실시예 20. 실시예 16에 있어서,
상기 제1 복수의 상기 제1 본딩 패드는 상기 제1 본딩 층의 에지에 인접하게 배치되는 것인, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제1 기판 위의 제1 상호접속 구조물(interconnect structure);
    상기 제1 상호접속 구조물 위의 제1 본딩 층;
    상기 제1 본딩 층의 제1 영역에 배치되는 복수의 제1 본딩 패드 - 상기 제1 본딩 패드는 제1 피치(pitch)를 가짐 - ; 및
    상기 제1 본딩 층의 제2 영역에 배치되는 복수의 제2 본딩 패드
    를 포함하고,
    상기 제2 영역은 상기 제1 본딩 층의 제1 에지와 상기 제1 영역 사이에서 연장되고, 상기 제2 본딩 패드는 상기 제1 피치를 가지며, 상기 복수의 제2 본딩 패드는 인접한 제2 본딩 패드의 복수의 쌍을 포함하고, 각 개별 쌍의 상기 제2 본딩 패드는 제1 금속 라인에 의해 접속되는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 금속 라인은 상기 제2 본딩 패드와 동일 층에 배치되는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 금속 라인은 상기 상호접속 구조물에 배치되고 상기 본딩 층에 배치되는 비아에 의해 각 개별 쌍의 상기 제2 본딩 패드에 접속되는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    제2 기판 위의 제2 본딩 층; 및
    인접한 제3 본딩 패드의 복수의 쌍을 포함하는, 상기 제2 본딩 층에 배치되는 복수의 제3 본딩 패드
    를 포함하고, 각 개별 쌍의 상기 제3 본딩 패드는 제2 금속 라인에 의해 접속되고, 상기 제3 본딩 패드는 상기 제2 본딩 패드에 본딩되는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제2 영역은, 상기 제1 본딩 층의 제2 에지와 상기 제1 영역 사이에서 연장되는 것인, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제1 에지에 근접하는 인접한 제2 본딩 패드의 쌍은, 상기 제2 에지에 근접하는 인접한 제2 본딩 패드의 쌍에 수직인 방위를 갖는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제2 영역은, 상기 본딩 층의 상기 제1 에지로부터 상기 본딩 층의 대향하는 에지까지의 거리의 10 %인 거리를, 상기 본딩 층의 상기 제1 에지로부터 연장하는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제2 영역은, 상기 본딩 층의 상기 제1 에지로부터 제1 거리와 상기 본딩 층의 제2 에지로부터 제2 거리를 연장하고, 상기 제1 거리는 상기 제2 거리와는 상이한 것인, 반도체 디바이스.
  9. 반도체 디바이스 형성 방법으로서,
    반도체 기판 위에 유전체 층을 퇴적하는 단계;
    상기 유전체 층의 제1 영역에 복수의 제1 본드 패드 개구를 에칭하고, 상기 유전체 층의 제2 영역에 복수의 제2 본드 패드 개구를 에칭하는 단계 - 상기 제2 영역은 상기 유전체 층의 제1 에지와 상기 제1 영역 사이에서 연장되고, 상기 복수의 제1 본드 패드 개구와 상기 복수의 제2 본드 패드 개구는 동일한 피치를 가지며, 상기 제2 본드 패드 개구는 인접한 제2 본드 패드 개구의 복수의 쌍을 포함함 - ;
    상기 유전체 층에 트렌치 - 각각의 트렌치는 각 개별 쌍의 상기 제2 본드 패드 개구들 사이에서 연장됨 - 를 에칭하는 단계;
    제1 본드 패드를 형성하도록 상기 제1 본드 패드 개구 내에, 제2 본드 패드를 형성하도록 상기 제2 본드 패드 개구 내에, 그리고 각 개별 쌍의 인접한 제2 본드 패드들 사이의 전기적 접속부를 형성하도록 상기 트렌치 내에 도전성 물질을 퇴적하는 단계; 및
    평탄화 프로세스를 사용하여 잉여의(excess) 도전성 물질을 제거하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  10. 반도체 디바이스 형성 방법으로서,
    제1 반도체 디바이스를 형성하는 단계 - 상기 제1 반도체 디바이스를 형성하는 단계는,
    제1 기판 상에 상호접속 구조물을 형성하는 단계;
    상기 상호접속 구조물 상에 제1 본딩 층을 형성하는 단계; 및
    상기 제1 본딩 층에 제1 본딩 패드를 형성하는 단계를 포함하고, 상기 제1 본딩 패드는, 상기 제1 본딩 층의 제1 영역에 배치된 제1 복수의 상기 제1 본딩 패드와, 상기 제1 본딩 층의 제2 영역에 배치된 제2 복수의 상기 제1 본딩 패드를 포함하고, 상기 제2 영역은 상기 제1 본딩 층의 제1 에지와 상기 제1 영역 사이에서 연장되고, 상기 제1 복수의 상기 제1 본딩 패드 및 상기 제2 복수의 상기 제1 본딩 패드는 동일한 피치를 가지며, 상기 제1 복수의 상기 제1 본딩 패드는 복수의 제1 도전성 라인에 의해 병렬로 접속되는 인접한 제1 본딩 패드의 세트를 포함함 - ;
    제2 반도체 디바이스를 형성하는 단계 - 상기 제2 반도체 디바이스를 형성하는 단계는,
    제2 기판 상에 제2 본딩 층을 형성하는 단계; 및
    상기 제2 본딩 층에 제2 본딩 패드를 형성하는 단계를 포함하고, 제1 복수의 상기 제2 본딩 패드는 복수의 제2 도전성 라인에 의해 병렬로 접속되는 인접한 제2 본딩 패드의 세트를 포함함 - ; 및
    상기 제1 복수의 제1 본딩 패드를 상기 제1 복수의 제2 본딩 패드에 본딩하는 것을 포함하는, 상기 제1 본딩 층을 상기 제2 본딩 층에 본딩하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
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