JP4703129B2 - 半導体装置およびその製造方法、設計方法 - Google Patents

半導体装置およびその製造方法、設計方法 Download PDF

Info

Publication number
JP4703129B2
JP4703129B2 JP2004137684A JP2004137684A JP4703129B2 JP 4703129 B2 JP4703129 B2 JP 4703129B2 JP 2004137684 A JP2004137684 A JP 2004137684A JP 2004137684 A JP2004137684 A JP 2004137684A JP 4703129 B2 JP4703129 B2 JP 4703129B2
Authority
JP
Japan
Prior art keywords
interlayer insulating
insulating film
wiring pattern
via plugs
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004137684A
Other languages
English (en)
Other versions
JP2005322689A (ja
Inventor
稔雄 高山
哲也 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2004137684A priority Critical patent/JP4703129B2/ja
Priority to US10/939,594 priority patent/US7141881B2/en
Priority to TW093127888A priority patent/TWI245361B/zh
Priority to CNB2004100851880A priority patent/CN100411164C/zh
Priority to KR1020040077797A priority patent/KR100635297B1/ko
Publication of JP2005322689A publication Critical patent/JP2005322689A/ja
Priority to US11/584,645 priority patent/US7517792B2/en
Application granted granted Critical
Publication of JP4703129B2 publication Critical patent/JP4703129B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

本発明は一般に半導体装置に係り、特にダマシン法を使った半導体装置の製造方法、およびかかる製造方法により製造された半導体装置に関する。
従来より半導体装置を微細化することにより、スケーリング則に沿った動作速度の高速化が図られている。一方、最近の高密度半導体集積回路装置では、個々の半導体装置間を配線するのに一般に多層配線構造が使用されるが、かかる多層配線構造では、半導体装置が非常に微細化された場合、多層配線構造中の配線パターンが近接し、配線パターン間の寄生容量による配線遅延の問題が生じる。
そこで、従来より、前記多層配線構造中における配線遅延の問題を解決すべく、多層配線構造中で層間絶縁膜を構成する絶縁膜に、従来より使われているＳｉＯ2系の絶縁膜の代わりに炭化水素系あるいはフルオロカーボン系の有機絶縁膜に代表される低誘電率膜（いわゆるｌｏｗ−Ｋ膜）を使い、また配線パターンに、従来より使われているＡｌの代わりに低抵抗の銅（Ｃｕ）を使うことが研究されている。かかる有機絶縁膜は誘電率が一般に２．３〜２．５であるが、この値は従来のＳｉＯ2層間絶縁膜より４０〜５０％も低い。
低誘電率膜は一般に密度が小さく、このため配線パターンとの密着性や、耐湿性などに課題が残っている。このため現在では、超微細化配線パターンが形成され配線遅延の問題が深刻になる多層配線構造下層部に低誘電率膜とＣｕ配線パターンを使い、配線パターン間隔が比較的疎な多層配線構造上層部には、密着性に優れた従来のＳｉＯ2層間絶縁膜を使う構成が使われることが多い。
図１は、従来の典型的な多層配線構造を有する半導体装置１０の構成を示す。
図１を参照するに、半導体装置１０はＳｉ基板１１中に素子分離構造１１Ｂにより画成された素子領域１１Ａ上に形成されており、前記Ｓｉ基板１１上に形成されたゲート絶縁膜１２を介して形成されたゲート電極１３と、前記ゲート電極１３の両側に形成された一対の拡散領域１１ａ，１１ｂとを含む。
前記ゲート電極１３は側壁面が側壁絶縁膜１３ａ，１３ｂにより覆われ、さらに前記Ｓｉ基板１１上には、ＳｉＯ2、ＳｉＯＮなどよりなる層間絶縁膜１４が、前記ゲート電極１３および側壁絶縁膜１３ａ，１３ｂを覆うように形成される。
前記層間絶縁膜１４上には典型的にはダウケミカル社から登録商標名ＳｉＬＫとして市販されている低誘電率（いわゆるｌｏｗ−Ｋ）有機層間絶縁膜１５が形成され、前記層間絶縁膜１５中にはＣｕ配線パターン１５Ａ，１５Ｂが形成される。前記Ｃｕ配線パターン１５Ａ，１５Ｂの各々は前記層間絶縁膜１４中に形成されたコンタクトプラグ１４Ｐ，１４Ｑを介して前記拡散領域１１ａ，１１ｂに電気的に接続される。
前記Ｃｕ配線パターン１５Ａ，１５Ｂは前記層間絶縁膜１５上に形成された別の低誘電率有機層間絶縁膜１６により覆われ、さらに前記層間絶縁膜１６上にはさらに別の低誘電率有機層間絶縁膜１７が形成されている。
図示の例では前記層間絶縁膜１６中にはＣｕ配線パターン１６Ａ−１６Ｃが、また前記層間絶縁膜１７中にはＣｕ配線パターン１７Ａ，１７Ｂが埋設されており、前記配線パターン１６Ａ，１６Ｃは配線パターン１５Ａ，１５Ｂにそれぞれビアプラグ１６Ｐ，１６Ｑを介して接続され、また前記配線パターン１７Ａ，１７Ｂは前記配線パターン１６Ａ，１６Ｃにビアプラグ１７Ｐ，１７Ｑを介して接続されている。
さらに図示の例では前記層間絶縁膜１７上にＳｉＯＣ層間絶縁膜１８，１９，２０が順次積層されており、前記層間絶縁膜１８中にはＣｕあるいはＡｌよりなる配線パターン１８Ａが、前記層間絶縁膜１９中にはＣｕあるいはＡｌよりなる配線パターン１９Ａが、また前記層間絶縁膜２０中にはＣｕあるいはＡｌよりなる配線パターン２０Ａが埋設されている。
前記配線パターン１８Ａ，１９Ａ，２０Ａは図示を省略したビアプラグにより相互に電気的に接続されており、また前記配線パターン１８Ａは図示を省略したビアプラグにより前記配線パターン１７Ａ，１７Ｂのいずれかに接続されている。
さらに前記層間絶縁膜２０上には前記配線パターン２０Ａを覆うようにＳｉＮなどよりなるパッシベーション膜１０Ｐが形成されている。ここで層間絶縁膜１５〜２０および配線パターン１５Ａ、１５Ｂ、１６Ａ〜１６Ｃ、１７Ａ〜２０Ａは、ビアプラグ１４Ｐ，１４Ｑ，１６Ｐ，１６Ｑとともに、多層配線構造１０Ａを構成する。
このような多層配線構造は、Ｃｕのドライエッチングが困難なことから、先に層間絶縁膜中に配線澪やビアホールを形成し、これをＣｕなどの導体膜で充填した後、層間絶縁膜表面に残留する導体膜を化学機械研磨（ＣＭＰ）法により除去する、いわゆるダマシン法あるいはデュアルダマシン法により形成されるのが一般的である。
特開２００２−２９９３４２号公報 特開２００３−１４２４８５号公報 特開平１１−２３３５１７号公報
今日の半導体装置は、基本的には図１の半導体装置１０と同様な構成を有しているが、集積密度の増大および機能の多様化に伴い、前記多層配線構造１０Ａ中に形成される配線パターンはますます多様化してきており、下層のビアプラグ１６Ｐ，１６Ｑと次の層のビアプラグ１７Ｐ，１７Ｑが、平面図上で重なるように形成される場合が出現する場合が考えられる。
図２（Ａ）〜（Ｃ）は、このような配線構造２００の例を示す。ただし図２（Ａ）は配線構造４０の断面図を、図２（Ｂ）は図２（Ａ）の構造の平面図を、さらに図２（Ｃ）は図２（Ａ）の構造のうち、第２層目の配線パターンの平面図を示す。
図２（Ａ）を参照するに、配線構造２００はデュアルダマシン法により形成され、最下層の絶縁層２１上に形成されたＳｉＮやＳｉＣ，ＳｉＯＣなどのエッチングストッパ膜２２とその上に形成された有機絶縁膜などよりなる低誘電率層間絶縁膜２３を含み、前記層間絶縁膜２３上には前記エッチングストッパ膜２２と同様なエッチングストッパ膜２４が、前記エッチングストッパ膜２４上には前記層間絶縁膜２３と同様な層間絶縁膜２５が、前記層間絶縁膜２５上には前記エッチングストッパ膜２４と同様なエッチングストッパ膜２６が、前記エッチングストッパ膜２６上には前記層間絶縁膜２５と同様な層間絶縁膜２７が、前記層間絶縁膜２７上には前記エッチングストッパ膜２６と同様なエッチングストッパ膜２８が、前記エッチングストッパ膜２８上には前記層間絶縁膜２７と同様な層間絶縁膜２９が、前記層間絶縁膜２９上には前記エッチングストッパ膜２８と同様なエッチングストッパ膜３０が、さらに前記エッチングストッパ膜３０上には前記層間絶縁膜２８と同様な層間絶縁膜３１が形成されている。
さらに前記層間絶縁膜３１およびエッチングストッパ膜３０中には配線パターン３１Ａが形成され、前記配線パターン３１Ａからはその下の層間絶縁膜２９およびエッチングストッパ膜２８を貫通して複数のビアプラグ２９Ａが延在し、前記層間絶縁膜２７およびエッチングストッパ膜２６中に形成された配線パターン２７Ａにコンタクトする。
さらに前記配線パターン２７Ａからはその下の層間絶縁膜２５およびエッチングストッパ膜２４を貫通して複数のビアプラグ２５Ａが延在し、前記ビアプラグ２５Ａは前記層間絶縁膜２３およびエッチングストッパ２２中に形成されている配線パターン２３Ａ，２３Ｂにコンタクトする。なお図２（Ａ）中、バリアメタル膜は簡単のため図示を省略している。
図２（Ｂ）は図２（Ａ）の配線構造２００の平面図を示す。
図２（Ｂ）を参照するに、前記配線パターン３１Ａ，２７Ａ，２３Ａ，２３Ｂは幅広い導体パターンを形成しており、例えば配線パターン３１Ａについてみると前記複数のビアプラグ２９Ａが格子状に形成されているのがわかる。
同様に図２（Ｃ）は図２（Ａ）において配線パターン２７Ａを見下ろした平面図であるが、前記複数のビアプラグ２５Ａが格子状に形成されているのがわかる。
このような配線構造２００は、半導体集積回路中の電源配線など、大きな電流密度が要求される箇所に形成される。
ところで、このようなビアプラグ２５Ａあるいは２９Ａは、基板上に設計ルールにより決まる格子位置の全てあるいはその一部に、規則的に形成されるが、ビアプラグを稠密に配置しようとすると、下層のビアプラグ２５Ａと上層のビアプラグ２９Ａとが、平面図上で見た場合、重なってしまう場合が生じうる。図２（Ａ）〜（Ｃ）は、そのような場合を示している。
本発明の発明者は、このような下層のビアプラグ２５Ａと上層のビアプラグ２９Ａとが平面図上で重なるような配線構造２００において、上層のビアプラグ２９Ａの形成密度が高い場合に、図３に囲んで示すように、最下層の配線パターン２３Ａあるいは２３Ｂと、これにコンタクトするビアプラグ２５Ａとの界面においてはがれが発生する場合があるのを見出した。
このようなはがれはビアプラグ２９Ａのためのビアホールを層間絶縁膜２９中に形成した時点で発生し、これをＣｕにより充填することでさらに拡大する。
本発明の一の観点によれば、第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造において、前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成する複数のビアプラグにより接続され、前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成する複数のビアプラグにより接続され、前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、前記第１の密度値が前記第２の密度値よりも小さく、前記設計ルールが、前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．４μｍとなるように設定されており、前記第２の密度値は７０％以下に設定されることを特徴とする配線構造が提供される。
本発明の他の観点によれば、多層配線構造を有する半導体装置の製造方法であって、
第１の配線パターンを有する第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜中にデュアルダマシン法により、前記第１の配線パターンに第１ビアプラグ群を構成する複数のビアプラグによりコンタクトする第２の配線パターンを形成する工程と、前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、前記第３の層間絶縁膜中にデュアルダマシン法により、前記第２の配線パターンに第２のビアプラグ群を構成する複数のビアプラグによりコンタクトする第３の配線パターンを形成する工程とを含む半導体装置の製造方法であって、前記第１および第２のビアプラグ群において、前記ビアプラグは最小ピッチが０．４μｍで形成されている場合、前記第２のビアプラグ群を構成するビアプラグの密度を７０％以下に制限する工程を含むことを特徴とする半導体装置の製造方法が提供される。
本発明のさらに他の観点によれば、第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造を含み、前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成する複数のビアプラグにより接続され、前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成する複数のビアプラグにより接続され、前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、前記第１の密度値は前記第２の密度値よりも小さい半導体装置の設計方法であって、前記設計ルールは前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．４μｍになるように設定されており、前記第２の密度値を７０％以下に制限することを特徴とする配線構造半導体装置の設計方法が提供される。
本発明によれば、前記第２の密度値を７０％以下に制限することにより、前記第１の配線層と前記第１群のビアプラグとの間の剥離を回避することが可能になる。
［第１実施例］
本発明の発明者は、本発明の第１実施例を構成する実験において、図３の配線構造２０に対応する、後ほど図１３，１４で説明する配線構造１００を、ビアプラグ４５Ａに対応する前記第１のビア群中のビアプラグ密度ＮＣおよびビアプラグ４９Ａに対応する第２のビアプラグ群中のビアプラグ密度ＮＤを様々変化させながら形成し、前記剥離の発生を調べた。
以下に、前記配線構造１００の製造工程を、図４（Ａ）〜図９（Ｌ）を参照しながら説明する。
図４（Ａ）を参照するに、Ｗプラグ４１Ａ，４１Ｂが形成されたＳｉＯ2膜あるいはＳｉＯＮ膜などよりなる下層絶縁膜４１上には好ましくはＳＯＧ膜などよりなる層間絶縁膜４２ａとＳｉＯ2などよりなる研磨ストッパ膜４２ｂを積層した層間絶縁膜４２が形成され、前記層間絶縁膜４２中には前記Ｗプラグ４１Ａ，４１ＢにコンタクトするようにＣｕ配線パターン４２Ａ，４２Ｂが、Ｔａ／ＴａＮなどの金属と金属窒化物を積層した構造のバリアメタル膜４２ＢＭを伴って、シングルダマシン法で形成されている。なお、前記下層絶縁膜４１は、先に説明した図１の半導体装置１０の絶縁膜１１に相当し、シリコン基板１１上に形成されている。
さらに図４（Ａ）の工程では前記ＳｉＯ2膜４２上にＳｉＮ膜４３が例えば７０ｎｍの厚さに形成されており、図４（Ｂ）の工程において前記ＳｉＮ膜４３上に、ＳｉＯ2層間絶縁膜４４ａと、ＳＯＧやＳｉＮよりなるエッチングストッパ膜４４ｂと、ＳｉＯ2などよりなる層間絶縁膜４４ｃとをそれぞれ２８０nm、１５０ｎｍおよび２５０ｎｍの厚さに積層した層間絶縁膜４４が形成され、さらに前記層間絶縁膜４４ｃ上にはＳｉＮなどよりなるエッチングストッパ膜４５０が１００ｎｍの厚さに形成される。
次に図５（Ｃ）の工程において前記ＳｉＮエッチングストッパ膜４５０上に、前記層間絶縁膜４４中に形成したい配線パターンに対応した形状のレジスト窓Ｒ１Ａを有するレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに前記ＳｉＮ膜４５をパターニングして前記ＳｉＮ膜４５０中に開口部４５０Ａを、所望の配線パターンに対応して形成する。
次に図５（Ｄ）の工程で前記レジストパターンＲ１を除去し、さらに前記ＳｉＮ膜４５０上に前記層間絶縁膜４４中に形成したいビアプラグに対応した形状のレジスト開口部Ｒ２Ａ，Ｒ２Ｂを有するレジストパターンＲ２を、前記開口部４５０Ａをも含めて覆うように形成し、さらに前記レジストパターンＲ２をマスクに前記層間絶縁膜４４をドライエッチングすることにより、前記ＳｉＯ2膜４４ｃおよびＳＯＧ膜４４ｂを貫通して前記ＳｉＯ2膜４４ａを露出するように開口部４４Ａ，４４Ｂが形成される。
さらに図６（Ｅ）の工程において前記レジストパターンＲ２は除去され、前記開口部４５０Ａを形成されたＳｉＮ膜４５０をハードマスクに、また前記開口部４４Ａ，４４Ｂが形成されたＳＯＧ膜４４ｂをハードマスクに前記層間絶縁膜４４ｃおよび４４ａを一括してドライエッチングし、前記層間絶縁膜４４ｃ中に前記開口部４５０Ａ、したがって形成したい配線パターンに対応した形状の配線溝４４Ｇを、また前記層間絶縁膜４４ａ中に前記開口部４４Ａ，４４Ｂを、前記ＳｉＮ膜４３がその底部において露出するように形成する。
さらに図６（Ｆ）の工程において図６（Ｅ）の構造に対し、ＳｉＮ膜を除去するドライエッチングプロセスを施し、前記開口部４４Ａ，４４Ｂの底部において前記Ｃｕ配線パターン４２Ｂを露出させる。これにより、前記開口部４４Ａ，４４Ｂはビアホールを形成する。図６（Ｆ）の工程ではさらに前記層間絶縁膜４４ｃ上に残留したＳｉＮ膜４５０をハードマスクに、前記ＳＯＧ膜４４ｂをその下のＳｉＯ2膜４４ａが露出するまでパターニングし、前記層間絶縁膜４４ｂ中に配線溝４４Ｇを形成する。前記ＳｉＮ膜４５０は、前記ＳｉＮ膜４３よりも大きな膜厚で形成されるため、図６（Ｆ）の状態においても前記層間絶縁膜４４ｃ上に残留することに注意すべきである。
次に図７（Ｇ）の工程において前記配線溝４４Ｇおよびビアホール４４Ａ，４４Ｂをバリアメタル膜４４ＢＭを介してＣｕで充填し、さらに前記層間絶縁膜４４ｃ上に残留しているＣｕ膜およびＳｉＮ膜４５０をＣＭＰ法により研磨・除去することにより、前記配線溝４４Ｇを充填するようにＣｕ配線パターン４４Ｈを形成する。このようにして形成されたＣｕ配線パターン４４Ｈからは、前記ビアホール４４Ａ，４４Ｂに対応してＣｕプラグ４４Ｐ，４４Ｑが延出し、前記Ｃｕ配線パターン４２Ｂと、前記バリアメタル膜４４ＢＭを介してコンタクトする。なお図７（Ｇ）の工程では、前記バリアメタル膜４４ＢＭを堆積する直前に、図６（Ｆ）の工程で露出されているＣｕ配線パターン４２Ｂの表面をＲＦスパッタにより７．５ｎｍの厚さだけ除去し、これによりＣｕ配線パターン４２Ｂの表面に存在する酸素やその他の不純物、欠陥などを除去する。
次に図７（Ｈ）の工程において前記層間絶縁膜４４ｃ上に前記露出されたＣｕ配線パターン４４Ｈを覆うように、厚さが７０ｎｍのＳｉＮ膜４５と厚さが２８０ｎｍのＳｉＯ2膜４６ａと厚さが１５０ｎｍのＳＯＧ膜４６ｂと厚さが２５０ｎｍのＳｉＯ2膜４６ｃと厚さが１００ｎｍのＳｉＮ膜４７０を順次積層し、前記層４６ａ〜４６ｃにより層間絶縁膜４６を形成する。
さらに図８（Ｉ）の工程において前記ＳｉＮ膜４７０上に前記層間絶縁膜４６中に形成したい配線パターンに対応した形状のレジスト開口部Ｒ３Ａを有するレジストパターンＲ３を形成し、さらに図８（Ｊ）の工程において前記ＳｉＮ膜４７０を前記レジストパターンＲ３をマスクにパターニングし、前記レジスト開口部Ｒ３Ａに対応した開口部４７０Ａを前記ＳｉＮ膜４７０中に形成する。
さらに図９（Ｋ）の工程において前記レジストパターンＲ３を除去し、前記層間絶縁膜４６中に形成したいビアホールに対応したレジスト開口部Ｒ４Ａを有するレジストパターンＲ４を形成し、前記レジストパターンＲ４をマスクに前記ＳｉＯ2膜４５ｃおよびその下のＳＯＧ膜４６ｂをパターニングすることにより、前記層４６ｃおよび４６ｂ中に前記レジスト開口部Ｒ４Ａに対応した開口部４６Ａを形成する。
さらに図９（Ｌ）の工程において前記レジストパターンＲ４を除去し、前記ＳｉＮ膜４７０をマスクに前記層間絶縁膜４６ｃおよび４６ａを、それぞれ前記ＳＯＧ膜４６ｂおよびＳｉＮ膜４５が露出するように一括してドライエッチングすることにより、前記層間絶縁膜４６中に前記ＳｉＮ膜４７０中の開口部４７０Ａに対応した形状の開口部４６Ｇが形成され、また前記開口部４６Ａが前記層間絶縁膜４６ａ中に延在する。
次に図１０（Ｍ）の工程において前記開口部４６Ａの底部において露出しているＳｉＮ膜４５をドライエッチングにより除去することにより、前記層間絶縁膜４６ａ中に前記下層Ｃｕパターン４４Ｈを露出するビアホール４６Ａを形成する。さらに図１０（Ｍ）の工程では前記ＳＯＧ膜４６を、前記層間絶縁膜４６ｃ上に残留したＳｉＮ膜４７０をマスクにパターニングして、前記層間絶縁膜４６ｂ中に配線溝４６Ｇを形成する。前記ＳｉＮ膜４７０は前記ＳｉＮ膜４５よりも大きな膜厚で形成されているため、図１０（Ｍ）の状態においても前記層間絶縁膜４６ｃ上に残留している。
さらに図示はしないが前記配線溝４６Ｇおよびビアホール４６Ａはバリアメタル膜を介してＣｕ層により充填され、前記層間絶縁膜４６ｃ上の余計なＣｕ層およびＳｉＮ膜４７０がＣＭＰ法により研磨・除去される。
図１１，１２は、このようなデュアルダマシン法により形成された、本実施例による配線構造１００の一例を示す。ただし図１１中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図１０（Ｍ）の工程においても前記ＳｉＮ膜４７はＳｉＮ膜４５よりも大きな膜厚で形成されるため、図１０（Ｍ）の状態においても層間絶縁膜４６ｃ上に残留している。
図１１を参照するに、前記層間絶縁膜４４中に形成されたＣｕ配線パターン４４Hからは前記Ｃｕビアプラグ４４Ｐ，４４Ｑに対応してＣｕビアプラグ４４Ｐ1，４４Ｑ1が前記Ｃｕ配線パターン４２Ａに延在し、Ｃｕビアプラグ４４Ｐ2，４４Ｑ2が前記Ｃｕ配線パターン４２Ｂに延在する。以下では前記Ｃｕビアプラグ４４Ｐ1，４４Ｑ1，４４Ｐ2，４４Ｑ2を一括して４４Ｐと表記する。
図１１の状態は図１０（Ｍ）の状態に対応し、前記ビアホール４６Ａに対応して前記Ｃｕ配線パターン４４Ｈを露出するビアホール４６Ａ1〜４６Ａ5が形成されている。
先にも図３で説明したが、本発明の発明者は、図１１の状態で、すなわち前記層間絶縁膜４６中にビアホール４６Ａ1〜４６Ａ5を形成した時点で、図中に破線で囲って示すＣｕ配線パターン４２Ａあるいは４２ＢとこれにコンタクトしているＣｕビアプラグ４４Ｐ1および４４Ｑ1あるいは４４Ｐ2および４４Ｑ2との間の部分において剥離が発生する場合があることを発見した。この剥離は図１２に示すように、前記配線溝４６Ｇおよびビアホール４４Ｐ1，４４Q1、４４Ｐ2，４４Ｑ2をＣｕにより充填してＣｕプラグ４６Ｐを形成した後、さらに増大する。
この剥離の発生原因は現時点では充分に解明されていないが、本発明の発明者は前記ビアプラグ４４Ｐおよび４６Ｐの形成密度を変化させ、剥離の発生する条件を探索した。
図１３（Ａ）〜（Ｃ）は、かかる探索において使われたビアプラグ４６Ｐのパターンを、また図１４（Ａ）〜（Ｃ）は、上記探索において使われたビアプラグ４４Ｐのパターンを示す。
図１３（Ａ）〜（Ｃ），図１４（Ａ）〜（Ｃ）を参照するに、前記ビアプラグ４６Ｐおよびビアプラグ４４Ｐの各々は一辺が０．２２μmの正方形断面を有し、０．４μｍの設計ルールで、すなわち０．４μｍの最小ピッチで形成されている。このうち図１３（Ａ）はビアプラグ４６Ｐについて密度を８０％に設定した場合を、図１３（Ｂ）は同じビアプラグ４６Ｐについて密度を４０％に設定した場合を、さらに図１３（Ｃ）は前記ビアプラグ４６Ｐの密度を５３％に設定した場合を示す。一方図１４（Ａ）は前記ビアプラグ４４Ｐの密度を５０％に設定した場合を、図１４（Ｂ）は前記ビアプラグ４４Ｐの密度を２５％に設定した場合を、さらに図１４（Ｃ）では前記ビアプラグ４４Ｐの密度を３３％に設定した場合を示す。また上記探索においては、図１３（Ａ）〜（Ｃ）のパターンと図１４（Ａ）〜（Ｃ）のパターンを様々に組み合わせて実験を行った。
図１５は、本発明におけるビアプラグ密度の定義を示す図である。
図１５を参照するに、ビアプラグ密度は一辺がＸμｍの領域に対して定義され、前記領域中に実際に配列されたビアプラグの総面積を、前記領域中に設計ルールに従って配置可能な最大数のビアプラグの総面積で割り算した値として、式
Figure 0004703129
 で定義される。
図１６は、このようにして得られた探索の結果を示す。ただし図１６は、図１１に対応して前記Ｃｕパターン４４Ｈを露出するビアホール４６Ａ1〜４６Ａ5が形成された時点における剥離の発生個数を、ビアプラグ４６Ｐの密度ＮＤの関数として、様々なビアプラグ４４Ｐの密度ＮＣについて示している。図１６においてＮＤおよびＮＣの値は、図１５におけるＸ×Ｘμｍの領域を５０×５０μｍ（５０μｍ角）として求めている。また先にも述べたように前記ビアプラグ４６Ｐ，４４Ｐは一辺が０．２２μｍの正方形状を有し０．４μｍの設計ルールに対応して最小で０．１８μmの間隔で配列されている。
図１６を参照するに、ＮＤが８０％未満、たとえば７０％あるいはそれ以下であれば、ＮＣとＮＤのいずれの組み合わせにおいても剥離は発生しないのに対し、ＮＤが８０％に達するとＮＣが２５％であっても３３％であっても５０％であっても、剥離が発生することがわかる。
図１７は、図１６の知見をＮＣとＮＤとにより規定される平面上におけるヒストグラムの形で示した図である。
図１７を参照するに、ＮＤが８０％未満、例えば７０％以下の場合、剥離は生じないことがわかる。
このことから、図１１，１２の配線構造１００を有する半導体装置の設計時に、前記ビアプラグ４６Pの密度ＮＤが７０％を超えるようなレイアウトを排除する設計ルールチェック（以下ＤＲＣと表記する）を課すことで、図１１，１２に示す剥離の問題を解消できることがわかる。
一方、先の式１によるビアプラグ密度の計算においては、算出の基礎となるＸμｍ×Ｘμｍの領域の設定如何により、前記ＤＲＣの基準となる７０％の値は変化する可能性があり、本発明の発明者は様々な大きさの領域について、このようなビア密度より予測される剥離発生を、実際の剥離発生結果により検証する検討を行った。
例えばある半導体集積回路装置において、一辺が５０μｍの領域（ＤＲＣ領域）におけるビアプラグ４６Ｐの密度ＮＤが７０％より大きい領域を検出した場合、図１８（Ａ）に破線で示した部分（高速Ｉ／Ｏ領域）が検出され、これらの領域においては実際にビアプラグの剥離が生じているが、同じ半導体集積回路装置において一辺が１０μｍのＤＲＣ領域におけるビア密度ＮＤが７０％以上の領域を検出した場合、領域の面積が小さいため微細なパターンが存在しているだけで検出がなされ、図１８（Ｂ）に示すように図１８（Ａ）において破線で示した部分のほかに、実線で示した部分も剥離発生箇所として検出されてしまう。図１８（Ｂ）において、実線で示した部分には、剥離は実際には発生していないことに注意すべきである。
図１９（Ａ）は、ビアプラグ４４Ｐの密度ＮＣとビアプラグ４６Ｐの密度ＮＰが１：１の場合の、ＮＤについて課される様々な設計ルールチェック基準と実際の剥離発生との一致率を、前記ＤＲＣ領域の面積の関数として示す。また図１９（Ｂ）は同様な関係を、ＮＣ：ＮＤが２／３：１の場合について示す。ただし図１９（Ａ），（Ｂ）は、１００μｍ角、５０μm角、２５μm角のＤＲＣ領域について、ＮＤが５０〜９０％となる領域を剥離発生領域として検出し、実際の剥離発生の有無と照合している。
図１９（Ａ），（Ｂ）を参照するに、ＤＲＣ領域の面積が小さい場合には５０〜９０％のいずれのＤＲＣ基準においてもＤＲＣにより剥離発生箇所を１００％検出することができるが、ＤＲＣ領域の面積が小さすぎるため、剥離の発生しない領域まで隔離発生箇所として検出してしまう。一方、前記ＤＲＣ領域の面積を大きくしすぎると、ＤＲＣ基準を適用しても剥離発生を検出できない場合、すなわちエラーが生じうる。またＮＤ＞９０％あるいはＮＤ＞８０％の基準では、ＤＲＣ領域の一辺が２０μｍ程度であっても、ＤＲＣによる予測と実測が一致せず、剥離発生箇所を見逃してしまうエラーが生じる可能性があるのがわかる。
本実施例では先に説明した図１６，１７の結果より、剥離が発生するのは実際にはＮＤが８０％以上の場合であることを勘案して、このようなエラー領域が極力少ない状態で剥離箇所を検出できるＤＲＣ基準として、図１５のＤＲＣ領域の大きさを５０〜１００μｍ角、より好ましくは５０μｍ角に設定し、ＮＤを７０％に設定することを提案する。すなわち、本実施例においては５０μｍ角のＤＲＣ領域におけるビアプラグ４６Ｐの密度ＮＤが７０％を超えるレイアウトパターンを、剥離発生可能性があるレイアウトパターンとして半導体集積回路装置の設計時に排除することで、実際の半導体集積回路装置中における剥離発生を回避する。また本実施例は、ＮＤについてのＤＲＣ基準を６０％に設定することを提案する。この場合にはＤＲＣ面積を５０〜１００μｍ角に設定しても、ＤＲＣにより１００％の信頼性で剥離発生箇所を検出することができる。すなわち本実施例においては１００μｍ角のＤＲＣ領域におけるビアプラグ４６Ｐの密度ＮＤが６０％を超えるレイアウトパターンを、剥離発生可能性があるレイアウトパターンとして半導体集積回路装置の設計時に排除することで、実際の半導体集積回路装置中における剥離発生を回避する。
図２０は、様々な半導体集積回路装置製品Ａ〜Ｉにおいて、５０μm角の領域でＤＲＣを行った場合の、ＤＲＣにより剥離発生（ＤＲＣエラー）が予測される領域の面積（Ｅｒｒｏｒ面積）を、様々なＤＲＣ基準について示す。ただし図２０は一辺の長さが０．２２μｍのビアプラグ４６Ｐを０．４０μｍピッチで形成した配線構造についてのものである。
このうち、製品ＡおよびＢにおいては剥離には実際には発生しておらず、正しいＤＲＣ基準では、これらの製品においてＤＲＣエラーを検出せず、実際に剥離が発生している他の製品Ｃ〜ＩにおいてＤＲＣエラーが検出されるのが望ましい。
図２０を参照するに、剥離の生じていない製品Ａでは５０μｍ角の領域で見た場合、ＮＤ＞５０％〜ＮＤ＞９０％のいずれの領域も含んでおらず、ＤＲＣエラーは検出されていないのがわかる。一方製品ＢはＮＤ＞６０％の領域を含むが、ＮＤ＞７０％の領域は含んでおらず、この場合にも実際の製品Ｂには剥離が生じていない。これに対し製品ＣはＮＤ＞７０％の領域を含んでおり、剥離が生じている。
このことから、配線ピッチが０．４μｍで形成されたビアプラグ４６Ｐを有する配線構造では、ＮＤ＞７０％となるようなレイアウトを排除することにより、先に説明したビアプラグ４４Ｐにおける剥離の問題を回避することが可能であることがわかる。
図２１は、同じ製品Ａ〜ＩについてＤＲＣ面積を１００μｍ角の領域として、ＤＲＣを行った場合のＤＲＣエラーを示す。この場合にも、製品ＡおよびＢにおいては、剥離は実際には発生していない。
図２１を参照するに、この場合には製品ＡおよびＢにおいてはＮＤ＞５０％となる領域は存在せず、明確なＤＲＣは見出せない。一方このような場合、ＤＲＣ領域の面積が図２０の場合に対して増大しているため、ＤＲＣ基準となるビア密度の値も図２１の場合よりは低減するものと考えられ、例えばＮＤ＞６０％の基準を課することにより、剥離の発生を回避することが可能であると考えられる。図２１の例では、剥離が生じている製品ＣにおいてはＮＤ＞６０％の基準においてＤＲＣエラーが検出されている。
このような事情で、ＤＲＣ面積を５０〜１００μｍの範囲とする場合にはＮＤ＞６０％、すなわちビアプラグ４６Ｐのビア密度が６０％を越えるレイアウトを排除することにより、その下のビアプラグ４４Ｐにおける剥離の問題を回避することが可能である。
また剥離を生じないＮＤ／ＮＣ比は、図１６の結果から、ＮＣ密度が５０％の場合、ＮＤ密度８０％未満でなければならないことから、１．６未満とするのが望ましい。
なお、以上の説明は、図１１，１２の配線構造１００において層間絶縁膜４４ａ，４４ｃ，４６ａ，４６ｃをＳｉＯ2膜としエッチングストッパ膜４４ｂ，４６ｂをＳＯＧ膜とした場合について行ったが、本発明は前記層間絶縁膜４４ａ，４４ｃ，４６ａ，４６ｃがＳｉＣ膜やＳｉＯＣ膜、ＨＯＳＰ（登録商標）を含むオルガノシロキサン膜、水素化シロキサン膜、ＳｉＬＫ（登録商標）やＦＬＡＲＥ（登録商標）を含む低誘電率有機層間絶縁膜である場合でも有効である。また前記エッチングストッパ膜４４ｂ、４４ｃとしてはＳＯＧ膜のかわりにＳｉＮ膜を使うことができ、さらにはＳｉＣ膜やＳｉＯＣ膜を使うことも可能である。
また以上は先ビアプロセスについて説明しているが、本発明は後ビアプロセスにおいても同様に適用可能である。
図２２は、前記ＤＲＣプロセスを含む、本発明第１実施例による半導体装置の製造方法を示す。
図２２を参照するに、最初にステップ１において、図１に示すような多層配線構造を含む所望の半導体装置のレイアウトが作成される。
本発明では次にステップ２において、このようにして作成されたレイアウトに対してＤＲＣが適用され、ステップ３において前記多層配線構造中において前記ＤＲＣが満足されているか否かが判定される。
ステップ３において判定結果がＹＥＳであれば、プロセスはそのままステップ４に進み、そのレイアウトを使って半導体装置の製造が実行される。その際に、所望の多層配線構造が、デュアルダマシン法により形成される。
一方ステップ４において判定結果がＮＯであれば、ステップ５においてレイアウトが変更され、ステップＳ２において再びＤＲＣが適用され、前記ステップＳ２，Ｓ３およびＳ５は、ステップＳ３での判定結果がＹＥＳとなるまで繰り返される。

［第２実施例］
ところで図１２の配線構造１００上には次の多層配線構造が、より緩やかな設計ルール、従ってより大きな配線ピッチで形成される。例えば、図１２の配線構造１００上には図２３に示すように、Ｃｕビアプラグ５２ＰとＣｕ配線パターン５２Ｈを含む層間絶縁膜５２と、Ｃｕビアプラグ５４ＰとＣｕ配線パターン５４Ｈを含む層間絶縁膜５４と、Ｃｕビアプラグ５６ＰとＣｕ配線パターン５６Ｈを含む層間絶縁膜５６とが、ＳｉＮ膜５３，５５を介して積層されており、前記Ｃｕ配線パターン５２Ｈは前記Ｃｕ配線パターン４６Ｈに前記Ｃｕビアプラグ５２Ｐを介して接続され、前記Ｃｕ配線パターン５４Ｈは前記Ｃｕ配線パターン５２Ｈに前記Ｃｕビアプラグ５６Ｈを介して接続され、さらに前記Ｃｕ配線パターン５６Ｈは前記Ｃｕ配線パターン５４ＨにＣｕビアプラグ５６Ｐを介して接続されている。
前記層間絶縁膜５２〜５６中の配線パターン５２Ｈ〜５６Ｈおよびビアプラグ５２Ｐ〜５６Ｐはデュアルダマシン法により形成されており、したがって前記層間絶縁膜５２はＳｉＯ2ビア層間絶縁膜５２ａとＳｉＮエッチングストッパ膜５２ｂとＳｉＯ2層間絶縁膜５２ｃの積層よりなり、前記層間絶縁膜５４はＳｉＯ2ビア層間絶縁膜５４ａとＳｉＮエッチングストッパ膜５４ｂとＳｉＯ2層間絶縁膜５４ｃの積層よりなり、さらに前記層間絶縁膜５６はＳｉＯ2ビア層間絶縁膜５６ａとＳｉＮエッチングストッパ膜５６ｂとＳｉＯ2層間絶縁膜５６ｃの積層よりなる。
図２３の例では前記層間絶縁膜５２〜５６においてビアプラグ５２Ｐ〜５６Ｐの各々は０．６μｍの設計ルールで形成されており、０．３μｍ径のビアプラグが０．６μｍのピッチで繰り返し形成されている。
前記ビアプラグ５２Ｐの密度をＮＥ，ビアプラグ５４Ｐの密度をＮＦ、ビアプラグ５６Ｐの密度をＮＧとした場合、図２２の例ではビアプラグ４６Ｐの密度ＮＤのほうがＮＥよりも大きいため、ビアプラグ４６ＰとＣｕ配線パターン４４Ｈとの界面における剥離は生じない。
一方、層間絶縁膜５２〜５６でも上層のビアプラグ密度が下層のビアプラグ密度よりも大きい場合、同様な剥離が下層のビアプラグにおいて生じる可能性がある。ただし層間絶縁膜５２〜５６ではビア径とビアピッチが層間絶縁膜４２〜４６の場合とは異なるため、先の５０μｍ角のＤＲＣ領域におけるビアプラグ密度７０％の基準を使ったＤＲＣは不適当であり、この基準値に対して面積比（＝｛（０．２２×０．２２）／（０．４×０．４）｝／（０．３０×０．３０）／（０．６×０．６））に対応する補正係数１．２１を乗じた８５％の基準値を使うのが適当であると考えられる。ただし上記０．２２×０．２２の項は一個のビアプラグ４６Ｐの占有面積を表し、０．４×０．４は０．４μｍの設計ルールにおいて一つのビアプラグに割り当てられる非占有領域まで含めた面積を表している。同様に０．３０×０．３０の項は、一個のビアプラグ５２Ｐ（あるいは５４Ｐ，５６Ｐ）の占有面積を表しており、０．６×０．６の項は、０．６μｍの設計ルールにおいてそのビアプラグに割り当てられる非占有領域まで含めた面積を表している。
図２４は、図２０，２１の製品Ａ〜Ｉにおいて、図２３のビアプラグ５２Ｐ，５４Ｐおよび５６Ｐに対して上記のＤＲＣを適用した結果を示す。ただし図２４においてＤＲＣ領域は５０μｍに設定している。
図２４を参照するに、製品Ａ〜Ｉのいずれにおいても層間絶縁膜５２〜５６では実際には剥離は発生しておらず、７０％のＤＲＣ基準を適用した場合には誤って剥離領域が検出される場合があっても、８０％のＤＲＣ基準を適用した場合には、現実に整合して、剥離領域が検出されないことがわかる。
このようなことから、配線ピッチが０．６μｍの配線構造では、８５％を超えるビア面積率を与えるレイアウトを排除することにより、ビアプラグの剥離の問題を回避できることがわかる。

［第３実施例］
ところで先の図１１の実施例では、先にも説明したように前記ビアホール４６Ａ1〜４６Ａ5の形成に伴って前記ビアプラグ４４Ｐに剥離が生じていたが、このようなビアプラグ４４Ｐの剥離は、図６（Ｆ）で説明したビアホール４４Ａ，４４Ｂの形成工程の際に前記Ｃｕ配線パターン４２Ｂの表面に導入された欠陥に起因するものである可能性がある。先にも説明したように、図６（Ｆ）の工程では前記配線溝４４Ｇの形成の際に最初に前記開口部４４Ａ，４４Ｂの底部においてＳｉＮ膜４３を除去した後、前記層間絶縁膜４４ｃ上に残留したＳｉＮ膜４５をマスクに前記ＳＯＧ膜４４ｂをパターニングする間に、前記露出されたＣｕ配線パターン４２Ｂの表面はプラズマおよびこれに伴うラジカルに暴露されている。
このようなＣｕ配線パターン４２Ｂの表面における欠陥の存在は、図６（Ｆ）の工程の後、図７（Ｇ）の工程の前に前記Ｃｕ配線パターン４２Ｂの表面に対して施される活性化スパッタ処理を、従来の７．５ｎｍの深さではなく、より大きな１５ｎｍの深さまで行った場合、上記の剥離が回避できることからも推測されるものである。ただし、スパッタプロセスは等方的であるため、このように深いスパッタを行った場合、層間絶縁膜４４ｃの肩部が丸まり、Ｃｕ配線パターンの形成の際に短絡などの問題を生じることがあり、この方法により剥離を回避するのは好ましくない。
これに対し、本発明の発明者は、本発明の第３実施例において図６（Ｆ）の工程、およびさらに図１０（Ｍ）の工程におけるドライエッチング条件を変化させることによっても回避できることを見出した。
より具体的には、従来は平行平板型のプラズマエッチング装置を使い、上部電極に６０ＭＨｚ程度の高周波を１０００Ｗ程度の電力で印加してプラズマを励起し、さらに被処理基板を保持する下部電極に２ＭＨｚのバイアスパワーを印加してドライエッチングを行っていたが、図６（Ｆ）の工程および図１０（Ｍ）の工程において、前記下部電極に２７ＭＨｚおよび２ＭＨｚの高周波を印加し、前記２ＭＨｚの高周波パワーでバイアスを形成すると同時に前記２７ＭＨｚの高周波パワーでプラズマを励起した場合、プラズマ密度が減少し、前記剥がれの問題が回避できることが見出された。
図２５（Ａ）は、このような新規のドライエッチング条件を図６（Ｆ）の工程においてのみ適用した場合の、図６（Ｆ）の状態における欠陥発生の状況を、ＮＤ密度およびＮＣ密度の組み合わせについて調べた結果を示す。また図２５（Ｂ）は、前記配線溝４４Ｇおよびビアプラグ４４ＡをＣｕで充填した状態における欠陥発生の様子を示す。
図２５（Ａ），（Ｂ）を参照するに、ドライエッチング時のプラズマパワーを低減させることにより、発生する欠陥の数が著しく減少していることがわかる。ただし図６（Ｆ）の工程にのみ、上記新規なドライエッチング条件を適用した場合には、欠陥の発生自体は回避できず、先に説明した５０μｍ角のＤＲＣ領域においてビアプラグ４４Ｐの密度を７０％以下に制限するＤＲＣを課するのが、剥離回避に有効であることが確認される。
上記の結果は、図６（Ｆ）あるいは図１０（Ｍ）のドライエッチング工程において何らかのエネルギが、大きな密度で多数形成されている上層のビアプラグに供給され、これがより小さな密度で形成されているより少数の下層ビアプラグに伝達される際に、前記下層ビアプラグの各々においてエネルギの集中が生じ、剥離にいたるものであることを示唆している。しかし、剥離の詳細な機構あるいはモデルは、現状では不明である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、
前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造において、
前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成する複数のビアプラグにより接続され、
前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成する複数のビアプラグにより接続され、
前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、
前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、
前記第１の密度値が前記第２の密度値よりも小さく、前記設計ルールが、前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．４μｍとなるように設定されており、前記第２の密度値は７０％以下に設定されることを特徴とする配線構造。
（付記２）
前記単位領域は、５０μｍ角の大きさの領域であることを特徴とする付記１記載の配線構造。
（付記３）
第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、
前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造において、
前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成する複数のビアプラグにより接続され、
前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成する複数のビアプラグにより接続され、
前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、
前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、
前記第１の密度値が前記第２の密度値よりも小さく、前記設計ルールが、前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．４μｍとなるように設定されており、前記単位領域が５０〜１００μｍ角の大きさを有する場合、前記第２の密度値は６０％以下に設定されることを特徴とする配線構造。
（付記４）
前記第１の配線パターン、前記第２の配線パターン、前記第３の配線パターン、前記第１のビアプラグ群を構成するビアプラグ、および前記第２のビアプラグ群を構成するビアプラグは、Ｃｕよりなることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記第２の密度値は、前記第１の密度値の１．６倍未満であることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記第１のビアプラグ群を構成するビアプラグと前記第２のビアプラグ群を構成するビアプラグとはそれぞれ前記第２および第３の層間絶縁膜中の第１および第２の領域に形成されており、前記第１および第２の領域は、前記第３の層間絶縁膜を垂直方向から見た場合に互いに重なることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置。
（付記７）
第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、
前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、
前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造において、
前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成する複数のビアプラグにより接続され、
前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成する複数のビアプラグにより接続され、
前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、
前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、
前記第１の密度値が前記第２の密度値よりも小さく、前記設計ルールが、前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．６μｍとなるように設定されており、前記第２の密度値は８５％以下に設定されることを特徴とする配線構造。
（付記８）
前記単位領域は、５０μｍ角の大きさの領域であることを特徴とする付記７記載の配線構造。
（付記９）
多層配線構造を有する半導体装置の製造方法であって、
第１の配線パターンを有する第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜中にデュアルダマシン法により、前記第１の配線パターンに第１ビアプラグ群を構成する複数のビアプラグによりコンタクトする第２の配線パターンを形成する工程と、
前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜中にデュアルダマシン法により、前記第２の配線パターンに第２のビアプラグ群を構成する複数のビアプラグによりコンタクトする第３の配線パターンを形成する工程と
を含む半導体装置の製造方法であって、
前記第１および第２のビアプラグ群において、前記ビアプラグは最小ピッチが０．４μｍで形成されている場合、前記第２のビアプラグ群を構成するビアプラグの密度を７０％以下に制限する工程を含むことを特徴とする半導体装置の製造方法。
（付記１０）
前記密度は、５０μｍ角の領域について求められたものであることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１）
多層配線構造を有する半導体装置の製造方法であって、
第１の配線パターンを有する第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜中にデュアルダマシン法により、前記第１の配線パターンに第１ビアプラグ群を構成する複数のビアプラグによりコンタクトする第２の配線パターンを形成する工程と、
前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜中にデュアルダマシン法により、前記第２の配線パターンに第２のビアプラグ群を構成する複数のビアプラグによりコンタクトする第３の配線パターンを形成する工程と
を含む半導体装置の製造方法であって、
前記第１および第２のビアプラグ群において、前記ビアプラグは最小ピッチが０．４μｍで形成されている場合、前記第２のビアプラグ群を構成するビアプラグの５０〜１００μｍ角の領域における密度を６０％以下に制限する工程を含むことを特徴とする半導体装置の製造方法。
（付記１２）
さらに前記第２の密度値を前記第１の密度値の１．６倍未満に制限することを特徴とする付記９〜１１のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３）
多層配線構造を有する半導体装置の製造方法であって、
第１の配線パターンを有する第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜中にデュアルダマシン法により、前記第１の配線パターンに第１ビアプラグ群を構成する複数のビアプラグによりコンタクトする第２の配線パターンを形成する工程と、
前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜中にデュアルダマシン法により、前記第２の配線パターンに第２のビアプラグ群を構成する複数のビアプラグによりコンタクトする第３の配線パターンを形成する工程と
を含む半導体装置の製造方法であって、
前記第１および第２のビアプラグ群において、前記ビアプラグは最小ピッチが０．６μｍで形成されている場合、前記第２のビアプラグ群を構成するビアプラグの密度を８５％以下に制限する工程を含むことを特徴とする半導体装置の製造方法。
（付記１４）
前記密度は、５０μｍ角の領域について求められたものであることを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５）
第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造を含み、前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成する複数のビアプラグにより接続され、前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成する複数のビアプラグにより接続され、前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、前記第１の密度値は前記第２の密度値よりも小さい半導体装置の設計方法であって、
前記設計ルールは前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．４μｍとなるように設定されており、前記第２の密度値を７０％以下に制限することを特徴とする半導体装置の設計方法。
（付記１６）
前記単位領域は、５０μｍ角の領域であることを特徴とする付記１５記載の半導体装置の設計方法。
（付記１７）
第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造を含み、前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成する複数のビアプラグにより接続され、前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成する複数のビアプラグにより接続され、前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、前記第１の密度値は前記第２の密度値よりも小さい半導体装置の設計方法であって、
前記設計ルールは前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．４μｍとなるように設定されており、前記単位領域が、一辺が５０〜６０μｍの大きさを有する場合に、前記第２の密度値を６０％以下に制限することを特徴とする半導体装置の設計方法。
（付記１８）
前記第２の密度値を、前記第１の密度値の１．６倍未満に制限することを特徴とする付記１５〜１７のうち、いずれか一項記載の半導体装置の設計方法。
（付記１９）
前記第１のビアプラグ群を構成するビアプラグと前記第２のビアプラグ群を構成するビアプラグとはそれぞれ前記第２および第３の層間絶縁膜中の第１および第２の領域に形成されており、前記第１および第２の領域は、前記第３の層間絶縁膜を垂直方向から見た場合に互いに重なることを特徴とする請求項１５〜１８のうち、いずれか一項記載の半導体装置の設計方法。
（付記２０）
第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造を含み、前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成する複数のビアプラグにより接続され、前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成する複数のビアプラグにより接続され、前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、前記第１の密度値は前記第２の密度値よりも小さい半導体装置の設計方法であって、
前記設計ルールは前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．６μｍとなるように設定されており、前記第２の密度値を８５％以下に制限することを特徴とする半導体装置の設計方法。
（付記２１）
前記単位領域は５０μｍ角の領域であることを特徴とする付記２０記載の半導体装置の設計方法。
従来の半導体集積回路装置の構成を示す断面図である。 （Ａ）〜（Ｃ）は、本発明の課題を説明する図である。 本発明の課題を説明する別の図である。 （Ａ）〜（Ｂ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その１）である。 （Ｃ）〜（Ｄ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その２）である。 （Ｅ）〜（Ｆ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その３）である。 （Ｇ）〜（Ｈ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その４）である。 （Ｉ）〜（Ｊ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その５）である。 （Ｋ）〜（Ｌ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その６）である。 （Ｍ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その７）である。 本発明第１実施例による半導体装置の構成を示す図である。 本発明第１実施例による半導体装置の構成を示す別の図である。 （Ａ）〜（Ｃ）は、本発明の基礎となる実験で使われたビアプラグの配列を示す図である。 （Ａ）〜（Ｃ）は、本発明の基礎となる実験で使われたビアプラグの配列を示す図である。 本発明におけるビアプラグ密度の定義を説明する図である。 本発明第１実施例の原理を説明する図である。 本発明第１実施例の原理を説明する別の図である。 （Ａ），（Ｂ）は、本発明第１実施例の原理を説明するさらに別の図である。 （Ａ），（Ｂ）は、本発明第１実施例の原理を説明するさらに別の図である。 本発明第１実施例の原理を説明するさらに別の図である。 本発明第１実施例の原理を説明するさらに別の図である。 本発明第１実施例の第１実施例による半導体装置の設計および製造工程を示すフローチャートである。 本発明の第２実施例による半導体装置の構成を示す図である。 本発明第２実施例の原理を示す図である。 本発明の第３実施例を説明する図である。
符号の説明
１１基板
１１Ａ 素子領域
１１Ｂ 素子分離領域
１１ａ，１１ｂ 拡散領域
１２ ゲート絶縁膜
１３ ゲート電極
１４〜２１ 層間絶縁膜
１４Ｐ，１４Ｑ，１６Ｐ，１６Ｑ，１７Ｐ，１７Ｑ ビアプラグ
１５Ａ，１５Ｂ，１６Ａ，１６Ｂ，１７Ａ，１７Ｂ，１８Ａ，１９Ａ，２０Ａ 配線パターン
２１，４１ 絶縁層
４２，４４，４６，４４ａ，４４ｃ，４６ａ，４６ｃ 層間絶縁膜
４２ＢＭ，４４ＢＭ バリアメタル膜
４３，４４ｂ，４５，４６ｂ，４７０ エッチングストッパ膜
４４Ａ，４６Ａ ビアホール
４４Ｇ，４６Ｇ 配線溝
１００，２００ 配線構造
Ｒ１，Ｒ２，Ｒ３，Ｒ４ レジストパターン

Claims (9)

  1. 第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、
    前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、
    前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造において、
    前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成し一辺が０．２２μｍの正方形断面を有する複数のビアプラグにより接続され、
    前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成し一辺が０．２２μｍの正方形断面を有する複数のビアプラグにより接続され、
    前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、
    前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、
    前記第１の密度値が前記第２の密度値よりも小さく、前記設計ルールが、前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．４μｍとなるように設定されており、前記第２の密度値は７０％以下に設定され、
    前記単位領域は、５０μｍ角以下の大きさの領域であることを特徴とする半導体装置。
  2. 前記第１の配線パターン、前記第２の配線パターン、前記第３の配線パターン、前記第１のビアプラグ群を構成するビアプラグ、および前記第２のビアプラグ群を構成するビアプラグは、Ｃｕよりなることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の密度値は、前記第１の密度値の１．６倍未満であることを特徴とする請求項１または２記載の半導体装置。
  4. 前記第１のビアプラグ群を構成するビアプラグと前記第２のビアプラグ群を構成するビアプラグとはそれぞれ前記第２および第３の層間絶縁膜中の第１および第２の領域に形成されており、前記第１および第２の領域は、前記第３の層間絶縁膜を垂直方向から見た場合に互いに重なることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  5. 多層配線構造を有する半導体装置の製造方法であって、
    第１の配線パターンを有する第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜中にデュアルダマシン法により、前記第１の配線パターンに第１ビアプラグ群を構成し一辺が０．２２μｍの正方形断面を有する複数のビアプラグによりコンタクトする第２の配線パターンを形成する工程と、
    前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
    前記第３の層間絶縁膜中にデュアルダマシン法により、前記第２の配線パターンに第２のビアプラグ群を構成し一辺が０．２２μｍの正方形断面を有する複数のビアプラグによりコンタクトする第３の配線パターンを形成する工程と
    を含む半導体装置の製造方法であって、
    前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、
    前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、
    前記第１の密度値は前記第２の密度値よりも小さく、
    前記第１および第２のビアプラグ群において、前記ビアプラグは最小ピッチが０．４μｍで形成されている場合、前記第２のビアプラグ群を構成するビアプラグの密度を７０％以下に制限する工程を含み、
    前記単位領域は、５０μｍ角以下の大きさの領域であることを特徴とする半導体装置の製造方法。
  6. さらに前記第２の密度値を前記第１の密度値の１．６倍未満に制限することを特徴とする請求項５記載の半導体装置の製造方法。
  7. 第１の層間絶縁膜と、前記第１の層間絶縁膜中にその表面において露出するように設けられ、前記第１の層間絶縁膜の表面と共通の第１の平坦化主面を形成する第１の配線パターンとよりなる第１の配線層と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜中にその表面において露出するように設けられ、前記第２の層間絶縁膜の表面と共通の第２の平坦化主面を形成する第２の配線パターンとよりなる第２の配線層と、前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、前記第３の層間絶縁膜中にその表面において露出するように設けられ、前記第３の層間絶縁膜の表面と共通の第３の平坦化主面を形成する第３の配線パターンとよりなる第３の配線層とよりなる配線構造を含み、前記第２の配線パターンは前記第１の配線パターンに、前記第２の層間絶縁膜中を延在し第１のビアプラグ群を構成し一辺が０．２２μｍの正方形断面を有する複数のビアプラグにより接続され、前記第３の配線パターンは前記第２の配線パターンに、前記第３の層間絶縁膜中を延在し第２のビアプラグ群を構成し一辺が０．２２μｍの正方形断面を有する複数のビアプラグにより接続され、前記第１のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を、前記単位面積中に設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第１の密度値となるように含んでおり、前記第２のビアプラグ群は前記複数のビアプラグを、単位領域に含まれるビアプラグの総面積を前記単位面積中に前記設計ルールに従って配置可能な最大個数のビアプラグの総面積で割った密度が第２の密度値となるように含んでおり、前記第１の密度値は前記第２の密度値よりも小さい半導体装置の設計方法であって、
    前記単位領域は、５０μｍ角以下の大きさの領域であり、
    前記設計ルールは前記第１および第２のビアプラグ群においてビアプラグの最小ピッチが０．４μｍになるように設定されており、前記第２の密度値を７０％以下に制限することを特徴とする配線構造半導体装置の設計方法。
  8. 前記第２の密度値を、前記第１の密度値の１．６倍未満に制限することを特徴とする請求項７記載の半導体装置の設計方法。
  9. 前記第１のビアプラグ群を構成するビアプラグと前記第２のビアプラグ群を構成するビアプラグとはそれぞれ前記第２および第３の層間絶縁膜中の第１および第２の領域に形成されており、前記第１および第２の領域は、前記第３の層間絶縁膜を垂直方向から見た場合に互いに重なることを特徴とする請求項７または８記載の半導体装置の設計方法。
JP2004137684A 2004-05-06 2004-05-06 半導体装置およびその製造方法、設計方法 Expired - Fee Related JP4703129B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004137684A JP4703129B2 (ja) 2004-05-06 2004-05-06 半導体装置およびその製造方法、設計方法
US10/939,594 US7141881B2 (en) 2004-05-06 2004-09-14 Semiconductor device having a multilayer interconnection structure, fabrication method thereof, and designing method thereof
TW093127888A TWI245361B (en) 2004-05-06 2004-09-15 Semiconductor device having a multilayer interconnection structure, fabrication method thereof, and designing method thereof
CNB2004100851880A CN100411164C (zh) 2004-05-06 2004-09-30 具有多层互连结构的半导体器件及其制造方法和设计方法
KR1020040077797A KR100635297B1 (ko) 2004-05-06 2004-09-30 반도체 장치 및 그 제조 방법, 설계 방법
US11/584,645 US7517792B2 (en) 2004-05-06 2006-10-23 Semiconductor device having a multilayer interconnection structure, fabrication method thereof, and designing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004137684A JP4703129B2 (ja) 2004-05-06 2004-05-06 半導体装置およびその製造方法、設計方法

Publications (2)

Publication Number Publication Date
JP2005322689A JP2005322689A (ja) 2005-11-17
JP4703129B2 true JP4703129B2 (ja) 2011-06-15

Family

ID=35238716

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004137684A Expired - Fee Related JP4703129B2 (ja) 2004-05-06 2004-05-06 半導体装置およびその製造方法、設計方法

Country Status (5)

Country Link
US (2) US7141881B2 (ja)
JP (1) JP4703129B2 (ja)
KR (1) KR100635297B1 (ja)
CN (1) CN100411164C (ja)
TW (1) TWI245361B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7391107B2 (en) * 2005-08-18 2008-06-24 Infineon Technologies Ag Signal routing on redistribution layer
JP5185560B2 (ja) * 2006-05-23 2013-04-17 ルネサスエレクトロニクス株式会社 半導体装置の設計方法
JP4731456B2 (ja) 2006-12-19 2011-07-27 富士通セミコンダクター株式会社 半導体装置
JP5583332B2 (ja) * 2008-06-06 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル スルーホール配置装置およびスルーホール配置方法
US8647977B2 (en) * 2011-08-17 2014-02-11 Micron Technology, Inc. Methods of forming interconnects
US8575026B2 (en) * 2011-11-03 2013-11-05 Infineon Technologies Ag Method of protecting sidewall surfaces of a semiconductor substrate
US9177910B2 (en) 2012-04-18 2015-11-03 Micron Technology, Inc. Interconnect structures for integrated circuits and their formation
CN103543365B (zh) * 2012-07-10 2015-12-16 中芯国际集成电路制造(上海)有限公司 互连结构最小间距的测试结构及测试方法
US9269747B2 (en) * 2012-08-23 2016-02-23 Micron Technology, Inc. Self-aligned interconnection for integrated circuits
KR20160139420A (ko) 2015-05-27 2016-12-07 삼성전자주식회사 반도체 소자의 제조 방법
US9899297B1 (en) * 2016-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a through-silicon via and manufacturing method thereof
US11424205B2 (en) * 2018-06-29 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor interconnect structure and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897290A (ja) * 1994-09-28 1996-04-12 Kawasaki Steel Corp 半導体集積回路チップのレイアウト設計方法及び半導体集積回路チップ
JP2002289689A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 半導体集積回路装置とその製造方法
JP2003243401A (ja) * 2002-02-15 2003-08-29 Internatl Business Mach Corp <Ibm> 半導体デバイスおよび半導体デバイスの強化構造を作製する方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3890722B2 (ja) 1998-02-16 2007-03-07 ソニー株式会社 半導体装置の銅配線
US6265308B1 (en) * 1998-11-30 2001-07-24 International Business Machines Corporation Slotted damascene lines for low resistive wiring lines for integrated circuit
US6483176B2 (en) 1999-12-22 2002-11-19 Kabushiki Kaisha Toshiba Semiconductor with multilayer wiring structure that offer high speed performance
JP2001267323A (ja) 2000-03-21 2001-09-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
JP3561747B2 (ja) 2001-03-30 2004-09-02 ユーディナデバイス株式会社 高周波半導体装置の多層配線構造
JP2003142485A (ja) 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2004228111A (ja) * 2003-01-20 2004-08-12 Nec Electronics Corp 半導体装置及びその製造方法
JP2005064226A (ja) * 2003-08-12 2005-03-10 Renesas Technology Corp 配線構造
JP4230334B2 (ja) * 2003-10-31 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897290A (ja) * 1994-09-28 1996-04-12 Kawasaki Steel Corp 半導体集積回路チップのレイアウト設計方法及び半導体集積回路チップ
JP2002289689A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 半導体集積回路装置とその製造方法
JP2003243401A (ja) * 2002-02-15 2003-08-29 Internatl Business Mach Corp <Ibm> 半導体デバイスおよび半導体デバイスの強化構造を作製する方法

Also Published As

Publication number Publication date
KR100635297B1 (ko) 2006-10-19
CN1694249A (zh) 2005-11-09
US7141881B2 (en) 2006-11-28
US20070037382A1 (en) 2007-02-15
KR20050107277A (ko) 2005-11-11
CN100411164C (zh) 2008-08-13
US20050248034A1 (en) 2005-11-10
TWI245361B (en) 2005-12-11
TW200537639A (en) 2005-11-16
US7517792B2 (en) 2009-04-14
JP2005322689A (ja) 2005-11-17

Similar Documents

Publication Publication Date Title
JP3961412B2 (ja) 半導体装置及びその形成方法
US7517792B2 (en) Semiconductor device having a multilayer interconnection structure, fabrication method thereof, and designing method thereof
KR100755365B1 (ko) 엠. 아이. 엠 커패시터들 및 그 형성방법들
TWI512892B (zh) 多層互連結構及用於積體電路的方法
JP4230334B2 (ja) 半導体装置及びその製造方法
KR100588373B1 (ko) 반도체 소자의 형성 방법
US20040232552A1 (en) Air gap dual damascene process and structure
US20060205208A1 (en) Method for manufacturing a semiconductor device and method for etching the same
US20020022331A1 (en) High capacitance damascene capacitors
JP4293752B2 (ja) 半導体装置の製造方法
KR101354126B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR20010030171A (ko) 집적 회로 및 이중 다마스커스 구조를 구비한 집적 회로를제조하는 방법
US6660619B1 (en) Dual damascene metal interconnect structure with dielectric studs
JP2005340398A (ja) 半導体装置およびその製造方法
KR100571391B1 (ko) 반도체 소자의 금속 배선 구조의 제조 방법
US20040192008A1 (en) Semiconductor device including interconnection and capacitor, and method of manufacturing the same
JP4587604B2 (ja) 半導体装置の製造方法
US7005343B2 (en) Semiconductor device and method of manufacturing the same
JP4472286B2 (ja) 変形されたデュアルダマシン工程を利用した半導体素子の金属配線形成方法
JP2004311477A (ja) 半導体装置の製造方法
US20230178379A1 (en) Film deposition for patterning process
JP5424551B2 (ja) 半導体装置
KR20070013894A (ko) 반도체 소자의 금속 배선 형성 방법
KR100607749B1 (ko) 금속 층간 절연막 형성 방법
KR20010113520A (ko) 이중 상감 구조 및 커패시터를 가진 집적회로의 제조 공정

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070409

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110308

R150 Certificate of patent or registration of utility model

Ref document number: 4703129

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees