CN1694249A - 具有多层互连结构的半导体器件及其制造方法和设计方法 - Google Patents

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Abstract

本发明提供具有多层互连结构的半导体器件及其制造方法和设计方法，在该互连结构中，通路塞密度在上层部分中比在下层部分中要大，其中通过将上层通路塞的密度限制为60％或更小，在形成上方通路塞时能够避免下方通路塞的剥离，该密度是对于具有每个边为50－100微米大小的单位面积而定义的。

Description

具有多层互连结构的半导体器件及其制造方法和设计方法
相关申请的交叉参考
本发明基于2004年5月6日提交的日本优先权申请号2004-137684的申请，在此并入其全部内容作为参考。
技术领域
本发明一般涉及半导体器件，特别涉及一种使用镶嵌(damascene)工艺的半导体器件制造工艺与一种根据这样的制造工艺制造出的半导体器件。
背景技术
常规地，利用根据缩放比例定律(scaling law)所实现的器件小型化，已经实现半导体器件中运作速度的改进。
另一方面，近来的高密度半导体集成电路一般利用多层互连结构，用于互连其中的各种半导体元件。在这样的多层互连中，当半导体器件过分小型化，并且多层互连结构中的互连图案彼此靠近时，会出现在互连图案之间由寄生电容所造成的信号延迟问题。
因此，正在进行的常规研究是，通过使用低介电膜(所谓低K膜)比如烃类或碳氟化合物类的有机绝缘膜，以代替通常使用的SiO2绝缘膜，来消除多层互连结构中的信号延迟问题。应当注意，这样的有机绝缘膜一般具有2.3至2.6的介电常数，而该值比常规SiO2层间绝缘膜的值低40％至50％。与之相结合地，对于使用低电阻铜(Cu)的图案用于互连图案以代替常规A1图案进行研究。
一般地，低介电膜的特征在于它的低密度，因此仍然存在诸如粘着于互连图案或抗潮湿等问题。因此，一般地在实践中，当在以相对稀疏间隔形成互连图案的多层互连结构的上部，继续使用其特征在于良好粘着性的常规SiO2绝缘膜的同时，将低K介电膜和Cu互连图案用于信号延迟问题表现得最为显著的多层互连结构的下部。
图1表示具有典型多层互连结构的常规半导体器件10的构造。
参考图1，半导体器件10形成于由器件隔离结构11B在Si衬底11中所限定的器件区域11A上，并且包括经由栅极绝缘膜12形成于Si衬底11上的栅极13，并且一对扩散区域11a和11b在栅极13的横向两侧，形成于器件区域11A中。
栅极13具有以侧壁绝缘膜13a和13b覆盖的侧壁表面，并且SiO2或SiON的层间绝缘膜14形成于Si衬底11上，以覆盖栅极13和侧壁绝缘膜13a、13b。
在层间绝缘膜14上，形成典型地由Dow Chemical公司以商标SiLK所销售的材料而制成的有机低K绝缘膜15，并且铜图案15A和15B形成于前述层间绝缘膜15上。需要注意，铜互连图案15A和15B经由形成于层间绝缘膜14中的接触塞(contact plug)14P和14Q，分别对应于接触塞14P和14Q，分别电连接于前述扩散区域11a和11b。
铜互连图案15A和15B由形成于层间绝缘膜15上的另一低K有机层间绝缘膜16所覆盖，并且又一低K介电有机层间绝缘膜17形成于层间绝缘膜16上。
在所示实例中，铜互连图案16A-16C嵌入于层间绝缘膜16中，并且铜互连图案17A和17B嵌入于层间绝缘膜17中。此外，互连图案16A和16C分别通过通路塞(via-plug)16P和16Q连接于互连图案15A和15B，同时，互连图案17A和17B分别通过通路塞17P和17Q，连接于互连图案16A和16C。
在所示实例中，SiOC层间绝缘膜18、19和20连续地层叠于层间绝缘膜17上，铜或铝的互连图案18A嵌入于层间绝缘膜18中。此外，铜或铝的互连图案19A嵌入于层间绝缘膜19中，并且铜或铝的互连图案20A嵌入于层间绝缘膜20中。
互连图案18A、19A和20A通过未示出的通路塞而彼此电连接，同时，互连图案18A通过未示出的通路塞，连接于任一互连图案17A和17B。
此外，需要注意，SiN等的钝化膜10P形成于层间绝缘膜20上，以覆盖互连图案20A，其中应当注意，层间绝缘膜15-20和互连图案15A、15B、16A-16C以及17A-20A，连同通路塞14P、14Q、16P和16Q一起形成一多层互连结构10。
由于铜的干蚀刻的难度，通常在实践中通过所谓镶嵌工艺或双镶嵌工艺来形成这样的多层互连结构，在该工艺中，首先在层间绝缘膜中形成互连槽或通孔，接着利用导电膜比如铜填充这些互连槽或接触孔，并且利用化学机械研磨(CMP)工艺去除保持于层间绝缘膜表面上的多余导电膜。
尽管对于半导体器件10来说具有与如图1所示相似的总体结构，但是由于集成密度的增加和器件功能的多样化，当今的半导体器件在多层互连结构10中趋于包括广泛多样的互连图案。因此，会出现这样的状况，当垂直于衬底观察时，较低的通路塞16P和16Q与下一层的通路塞17P和17Q重叠。
图2A至2C表示这样的互连结构200的实例，其中图2A在横截面图中表示互连结构200，同时，图2B在平面图中表示图2A的结构。此外，图2C在平面图中表示与第二层互连图案相对应的图2A的一部分结构。
参考图2A，互连结构200通过双镶嵌工艺形成，并且包含形成于最低绝缘层21上的SiN、SiC或者SiOC的蚀刻阻止膜22。此外，有机绝缘膜的低K介电层间绝缘膜23形成于其上。
在层间绝缘膜23上，形成有与蚀刻阻止膜22相似的蚀刻阻止膜24，与层间绝缘膜23相似的层间绝缘膜25形成于蚀刻阻止膜24上。在层间绝缘膜25上，形成有与蚀刻阻止膜24相似的蚀刻阻止膜26，并且与层间绝缘膜25相似的层间绝缘膜27形成于蚀刻阻止膜26上。在层间绝缘膜27上，形成有与蚀刻阻止膜26相似的蚀刻阻止膜28，并且与层间绝缘膜27相似的层间绝缘膜29形成于蚀刻阻止膜28上。在层间绝缘膜29上，形成有与蚀刻阻止膜28相似的蚀刻阻止膜30，并且与层间绝缘膜28相似的层间绝缘膜31形成于蚀刻阻止膜30上。
在层间绝缘膜31和蚀刻阻止膜30中，形成有互连图案31A，其中多个通路塞29A经过位于互连图案31A下面的层间绝缘膜29和蚀刻阻止膜28，从互连图案31A延伸。多个通路塞29A与形成于层间绝缘膜27和蚀刻阻止膜26中的互连图案27A发生接触。
此外，从互连图案27A经过互连图案27A下面的层间绝缘膜25和蚀刻阻止膜24延伸多个通路塞25A，其中通路塞25A与形成于层间绝缘膜23和蚀刻阻止膜22中的互连图案23A和23B发生接触。在图2A中，应当注意，为使附图简洁，省略对阻挡金属膜的说明。
图2B在平面图中表示图2A的互连结构200。
参考图2B，互连图案31A、27A、23A和23B形成广泛(wide)的导电图案，并且从互连图案31A的实例中能够看出，前述多个通路塞29A形成为格子图案的形式。
类似地，图2C在平面图中表示图2A的互连图案27A，其中应当注意，多个通路塞25A形成为格子图案的形式。
应当注意，这样的互连结构200形成于出现大电流密度的半导体集成电路中的部分，比如电力线。
同时，这样的通路塞25A或29A周期性地形成于由设计规则在衬底上所确定的所有或部分格子位置上。由此，在大密度地形成通路塞的情况下，会出现这样的状况：在平面图中观察时，较低层的通路塞25A与上层的通路塞29A重叠。图2A至2C表示这样的状况的实例。
本发明的发明人发现这样的问题，在较低层的通路塞25A在平面图中与上层的通路塞29A重叠的互连结构200中，在最低互连图案23A或23B与通路塞25A之间发生接触的界面处(如图3中虚线所围绕的)会出现剥离(peeling)，特别是在大密度地形成上层通路塞29A的情况下。
这样的剥离会出现在用于通路塞29A的通孔形成于层间绝缘膜29中的时刻，并且进一步扩大了用铜对通孔的填充。
发明内容
在本发明的第一方案中，提供一种互连结构，包括：
第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互连图案形成公共的第一平坦化主表面；
第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互连图案，形成于所述第二二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及
第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；
所述第二互连图案通过多个通路塞连接于所述第一互连图案，所述多个通路塞延伸穿过所述第二层间绝缘膜并且形成第一通路塞组，
所述第三互连图案通过多个通路塞连接于所述第二互连图案，所述多个通路塞延伸穿过所述第三层间绝缘膜并且形成第二通路塞组，
所述第一通路塞组包括一定数量的多个通路塞，从而使通路塞密度取第一密度值，该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第二通路塞组包括一定数量的所述多个通路塞，从而使通路塞密度取第二密度值，该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第一密度值小于所述第二密度值，
所述设计规则这样设定，使得所述通路塞以0.4微米的最小间距设置于任一所述第一和第二通路塞组中，
所述第二密度值为70％或更小。
在本发明的另一方案中，提供一种制造具有多层互连结构的半导体器件的方法，包括步骤：
在具有第一互连图案的第一绝缘膜上形成第二层间绝缘膜；
通过双镶嵌工艺在所述第二层间绝缘膜中形成第二互连图案，从而使所述第二互连图案利用形成第一通路塞组的多个通路塞，与所述第一互连图案发生接触；
在所述第二层间绝缘膜上形成第三层间绝缘膜；以及
通过双镶嵌工艺在所述第三层间绝缘膜中形成第三互连图案，从而使所述第三互连图案利用形成第二通路塞组的多个通路塞，与所述第二互连图案发生接触；
其中提供一控制步骤，即，在所述通路塞以0.4微米的最小间距形成于所述第一和第二通路塞组中的情况下，将形成所述第二通路塞组的所述通路塞的密度控制为70％或更小。
在本发明的又一方案中，提供一种半导体器件的设计方法，所述半导体器件包括：
第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互连图案形成公共的第一平坦化主表面；
第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互连图案，形成于所述第二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及
第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；
所述第二互连图案通过延伸穿过所述第二层间绝缘膜并且形成第一通路塞组的多个通路塞，连接于所述第一互连图案，
所述第三互连图案通过延伸穿过所述第三层间绝缘膜并且形成第二通路塞组的多个通路塞，连接于所述第二互连图案，
所述第一通路塞组包括一定数量的多个通路塞，从而使通路塞密度取第一密度值，该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第二通路塞组包括一定数量的多个通路塞，从而使通路塞密度取第二密度值，该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，所述第一密度值小于所述第二密度值，
所述设计规则这样设定，使得所述通路塞以0.4微米的最小间距设置于任一所述第一和第二通路塞组中，
所述第二密度值被限制为70％或更小。
按照本发明，通过将第二密度值限制为70％或更小，能够抑制第一互连层与第一通路塞组的通路塞之间出现的剥离问题。
从结合附图阅读如下具体的描述中，本发明的其他目的和进一步特征将变得明显。
附图说明
图1是表示按照相关现有技术的半导体集成电路器件的结构的横截面图；
图2A至2C是说明本发明所要处理的问题的图；
图3是说明本发明所要处理的问题的另一图；
图4A至4M是表示按照本发明第一实施例的半导体器件的制造工艺的图；
图5是表示按照本发明第一实施例的半导体器件的结构的图；
图6是表示本发明第一实施例的半导体器件结构的另一图；
图7A至7C是表示在构成本发明基础的实验中所用通路塞阵列的图；
图8A至8C是表示在构成本发明基础的实验中所用通路塞阵列的图；
图9是说明在本发明中所用通路塞密度定义的图；
图10是说明本发明第一实施例的原理的图；
图11是说明本发明第一实施例的原理的另一图；
图12A和12B是说明本发明第一实施例的原理的另外的图；
图13A和13B是说明本发明第一实施例的原理的另外的图；
图14是说明本发明第一实施例的原理的又一图；
图15是说明本发明第一实施例的原理的又一图；
图16是表示根据本发明第一实施例的半导体器件的设计工艺和制造工艺的流程图；
图17是表示根据本发明第二实施例的半导体器件的结构图；
图18是表示本发明第二实施例的原理的图；
图19A和19B是说明本发明第三实施例的图。
具体实施方式
[第一实施例]
在构成本发明第一实施例的实验中，通过在不同地改变对应于通路塞45A的第一通路组(via group)的通路塞密度NC和对应于通路塞49A的第二通路组的通路塞密度ND的同时形成互连结构100，本发明的发明人对关于互连结构100产生前述剥落问题(下文将参考图7和8加以说明)已经有所研究。应当注意，互连结构100对应于图3的互连结构20。
随后，将参考图4A至4M，说明互连结构100的制造工艺。
参考图4A，在形成有W塞41A和41B的SiO2或SiON的底层绝缘膜41上，形成层间绝缘膜42，从而使层间绝缘膜42包括层间绝缘膜42a和抛光阻止膜42b的叠层，其中层间绝缘膜42a可由SOG膜等形成，同时，抛光阻止膜42b可由SiO2等形成。在层间绝缘膜42中，通过单镶嵌工艺将铜互连图案42A和42B形成为连同阻挡金属膜42BM一起与W塞41A或41B相接触，该阻挡金属膜42M具有这样的叠层结构，在该结构中堆叠有金属层和金属氮化物层。此外，底层绝缘膜41对应于图1的半导体器件10的绝缘膜11，并且形成于硅衬底11上。
此外，例如在图4A的步骤中，SiN膜43以70纳米的厚度形成于前述SiO2膜42上，并且在图4B的步骤中，层间绝缘膜44形成于SiN膜43上，其中应当注意，通过将分别具有280纳米、150纳米和250纳米厚度的SiO2层间绝缘膜44a、蚀刻阻止膜44b和SiO2层间绝缘膜44c等加以层叠，形成层间绝缘膜44。此外，SiN等的蚀刻阻止膜450以100纳米的厚度形成于层间绝缘膜44c上。
接着，在图4C的步骤中，抗蚀图案R1形成于SiN蚀刻阻止膜45上，从而使抗蚀图案R1具有与将要形成于层间绝缘膜44中的互连图案的形状相对应的抗蚀窗口R1A。此外，在利用抗蚀图案R1作为掩模的同时，将SiN膜45图案化(pattern)，并且与将要形成的互连图案的形状相对应，在SiN膜450中形成一开口450A。
接着，在图4D的步骤中，抗蚀图案R1被去除，并且抗蚀图案R2形成于SiN膜450上以覆盖开口450A，其中抗蚀图案R2形成有与将要在层间绝缘膜44中所形成的通路塞的形状相对应的抗蚀开口R2A和R2B。此外，在利用抗蚀图案R2作为掩模的同时，将干蚀刻工艺应用于层间绝缘膜44，并且形成开口44A和44B，从而使开口44A和44B穿透SiO2膜44c和SOG膜44b，并且露出SiO2膜44a。
接着，在图4E的步骤中，抗蚀图案R2被去除，并且在利用形成有开口450A的SiN膜450和形成有开口44A、44B的SOG膜44b作为掩模的同时，夹层绝缘膜44c和44a同时经受干蚀刻工艺。结果，以与开口450A和因此将要形成的互连图案相对应的形状，在层间绝缘膜44c中形成互连槽44G。此外，开口44A和44B这样形成于层间绝缘膜44a中，使得开口44A和4B在其底部露出SiN膜43。
此外，在图4F的步骤中，将干蚀刻应用于图4E的结构，用于去除SiN膜，并且铜互连图案42B在开口44A和44B的底部露出。由此，开口44A和44B形成一通孔。
在图4F的步骤中，在利用保持在层间绝缘膜44c上的SiN膜450作为硬掩模的同时，将SOG膜44b进一步图案化，直到在下面的SiO2膜44a露出，并且此时互连槽44G形成于层间绝缘膜44b中。应当注意，因为SiN膜450形成有大于SiN膜43的厚度的厚度，所以SiN膜450在图4F的状态中保持于层间绝缘膜44c上。
接着，在图4G的步骤中，经由阻挡金属膜44BM，以铜填充互连槽44G和通孔44A、44B，并且通过CMP工艺除去保持在层间绝缘膜44c上的铜膜和SiN膜450。由此，形成铜互连图案44H以填充互连槽44G。
在这样形成的铜互连图案44H中，铜塞44P和44Q对应于通孔44A和44B延伸，并且铜塞44P和44Q经由前述阻挡金属膜44BM，与铜互连图案42B发生接触。
附带地，图4C的工艺这样执行，使得通过应用RF溅射工艺，紧接在沉积7.5纳米厚度的阻挡金属膜44BM之前，去除图4F的步骤所露出的铜互连图案42B的表面。由此，去除存在于铜互连图案42B表面上的任何污染物(比如氧气)或瑕疵。
接着，在图4H的步骤中，将分别具有70纳米、280纳米、150纳米、250纳米和100纳米的SiN膜45、SiO2膜46a、SOG膜46b、SiO2膜46c和SiN膜470沉积于层间绝缘膜44c上，以覆盖露出的铜互连图案44H，其中，层46a-46c形成层间绝缘膜46。
接着，在图4I的步骤中，抗蚀图案R3随同抗蚀开口R3A一起形成于前述SiN膜470上，从而使抗蚀开口R3A具有与将要形成于层间绝缘膜46中的互连图案的形状相对应的形状，并且在利用抗蚀图案R3作为掩模的同时，SiN膜470在图4J的步骤中被图案化。由此，对应于抗蚀开口R3A的开口470A形成于SiN膜470中。
接着，在图4K的步骤中，抗蚀图案R3被去除，并且另一抗蚀图案R4这样形成，使得抗蚀图案R4具有与将要形成于层间绝缘膜46中的通孔相对应的抗蚀开口44A。此外，在利用抗蚀图案R4作为掩模的同时，将SiO2膜45c和SiO2膜45c下面的SOG膜46b图案化，并且对应于抗蚀图案R4A在层46c和46b中形成开口46A。
此外，在图4L的步骤中，抗蚀图案R4被去除，并且在利用SiN膜470作为掩模的同时，层间绝缘膜46c和46a同时经受干蚀刻工艺，从而使SOG膜46b和SiN膜45露出。由此，以与在SiN膜470中的开口470A的形状相对应的形状，在层间绝缘膜46中形成开口46G。此外，开口46A延伸穿过层间绝缘膜46a。
接着，在图4M的步骤中，通过干蚀刻工艺来去除在开口46A底部露出的SiN膜45，并且由此，在层间绝缘膜46a中形成通孔46A，从而使通孔46A露出下面的铜图案44H。
此外，在图4M的步骤中，在利用保持于层间绝缘膜46c上的SiN膜470作为掩模的同时，将SOG膜46图案化，并且由此，在层间绝缘膜46b中形成互连槽46G。因为SiN膜470形成有大于SiN膜45的厚度的厚度，所以应当注意，SiN膜470在图4M的状态中保持于层间绝缘膜46c上。
此外，尽管图中未示出，互连槽46G和通孔46A经由阻挡金属膜以铜层来填充，并且层间绝缘膜46c上的过量铜层和SiN膜470通过CMP工艺被除去。
图5和图6表示通过这样的双镶嵌工艺而形成的本实施例的互连结构100的实例，其中应当注意，与前述部分相对应的图5和6的这些部分由相同标号来标识，并且将省略其描述。
参考图5，对应于通路塞44P和44Q，铜通路塞44P1和44Q1从形成于层间绝缘膜44中的铜互连图案44H延伸到铜互连图案42A，并且铜通路塞44P2和44Q2延伸到铜互连图案42B。随后，铜通路塞44P1、44Q1、44P2、44Q2共同地标识为44P。
应当注意，图5的状态对应于图4M的状态，并且对应于通孔46A形成有露出铜互连图案44H的通孔46A1-46A5。
如前所述，本发明的发明人已经发现这样的问题，即，在图5的状态下，换而言之，在通孔46A1-46A5形成于层间绝缘膜46中的状态下，如图中虚线所表示，在铜互连图案42A或42B与铜通路塞44P1、44Q1或44P2、44Q2之间相接触的部分会产生剥离。当互连槽46G和通孔44P1、44Q1、44P2、44Q2以铜来填充并且形成铜塞46P时，该剥离问题变得更大。
尽管尚未很好地了解在该接合点的剥离问题的原因，但是本发明的发明人通过改变通路塞44P和44Q的密度，已经对造成该剥离的条件的探求进行了研究。
图7A至7C表示该探求中所用通路塞46P的图案，同时，图8A至8C表示前述探求中所用通路塞44P的图案。
参考图7A至7C和8A至8C，每个通路塞46P和44P具有每个边为0.22微米长度的正方形横截面，并且塞46P和44P形成有0.4微米的设计规则，即具有0.4微米的最小间距。
这里，应当注意，图7A表示通路塞46P的密度设定为80％的情况，同时，图7B表示相同通路塞46P的密度设定为70％的情况。此外，图7C表示通路塞46P的密度设定为53％的情况。另一方面，图8A表示通路塞44P的密度设定为50％的情况，同时，图8B表示通路塞44P的密度设定为25％的情况。此外，图8C表示通路塞44P的密度设定为33％的情况。
在前述探求中，应当注意，这些实验是通过不同地组合图7A至7C的图案和图8A至8C的图案来进行的。
图9是表示本发明中所用的通路塞密度的定义图。
参考图9，通路塞密度定义为对于每个边长度为X[微米]的区域，并且通过公式(1)给出：
密度＝[实际存在的总面积s]/{(通路直径×通路直径)×(X/间距)×(X/间距)}                                                    公式(1)其中公式(1)将通路塞密度定义为在前述区域中实际排列的通路塞的总面积除以按照设计规则具有最大可能数量的、在前述区域中设置的通路塞的总面积。
图10表示这样进行的探求结果，其中应当注意，图10表示对于通路塞44P的各种密度值NC，在形成通孔46A1-46A5(其露出图5的结构中的铜图案44H)时出现剥离的次数，该次数作为通路塞46P密度值ND的函数。
在图10中，应当注意，图10的密度值ND和NC是在X[微米]×X[微米]的区域具有50微米×50微米(50平方微米)的大小的情况下得到的。此外，如前所述，通路塞46P和44P具有每个边长度为0.2微米的正方形形状，并且对应于0.4微米的设计规则，设置有0.18微米的最小间隔。
参考图10，能够看出，假设ND的值小于80％，比如70％或更小，对于NC和ND的任一组合都不会出现剥离。另一方面，当ND的值已到达80％时，能够看出剥离问题会在NC为25％、33％或50％的任一情况下出现。
图11是表示在NC和ND所定义的平面中以直方图的形式对图10的观察的图。
参考图11，能够看出在ND小于80％比如70％或更小的情况下，不出现剥离。
从这能够看出，图5和6的剥离问题能够这样消除，在设计具有图5和6的互连结构100的半导体器件时，施加拒绝一提供通路塞46密度ND大于70％的布局的设计规则检测(DRC)。
另一方面，在按照公式(1)计算通路塞密度时，有这样的可能性，即，在DRC时用作参考值的前述值70％会根据X[微米]×X[微米]区域的大小而变化。应当注意，该区域X[微米]×X[微米]用作公式(1)的前述计算的基础。因此，本发明的发明人通过观察在各种大小的区域下实际出现的剥离，在基于通路塞密度所对剥离的出现进行的预计下，对于前述区域大小的效果进行研究。
例如，当在利用每个边大小为50微米的区域用作DRC区域的同时，在半导体集成电路中对于通路塞46P的密度ND超过70％的区域(DRC区域)进行研究的情况下，如图12中虚线所示，检测到对应于高速I/O区域的一部分半导体集成电路，作为出现剥离的部分。在这样检测到的区域中，实际上出现剥离。
另一方面，在对于具有10微米边长的DRC区域、在同一半导体集成电路中对通路密度ND为70％或更大的区域进行研究的情况下，即使在仅存在微小图案时仍进行检测，因为所用DRC区域的面积较小。因此，除图12A中虚线所示部分之外，如图12B所示，也检测连续线条所示部分作为造成通路塞剥离的区域。在图12B中，应当注意，连续线条所示部分实际上并不造成剥离问题。
图13A表示以有赖于ND值的DRC参考标准为基础预计的剥离与实际出现的剥离之间的一致性比率，作为DRC区域面积的函数，这时通路塞44P的密度NC和通路塞46P的密度NP为1∶1。而且，图13B表示NC∶ND＝2/3∶1情况下的相似关系。在图13A和13B中，应当注意，在DRC区域分别被限定为具有100平方微米、50平方微米和25平方微米大小的情况下，提供50-90％的ND值的区域被检测作为造成剥离的部分，并且在预计与实际出现的剥离之间进行比较。
参考图13A和3B，能够看出，在任一50％-90％的DRC参考标准中，DRC所检测到的剥离出现率为100％，只要DRC区域的面积较小。另一方面，因为DRC区域的面积太小，在实际上未出现剥离的区域中会出现剥离检测错误。
另一方面，当DR区域的面积增加太多时，会出现DRC未检测出剥离的错误。此外，当利用ND大于90％或ND大于80％的参考标准时，即使在DRC区域具有每个边为20微米的大小的情况下，经由DRC的预计与实际观察并不一致。因此，会有剥离出现被忽略的错误的风险。
因此，基于在ND为80％或更大情况下剥离实际出现之前所述的图10和11的结果，本发明提出将图9中所示DRC区域的大小设定为50-100平方微米，优选为50平方微米，并且将ND值设定为70％用作参考标准，该参考标准能够在最小化错误的同时检测出现剥离的位置。
因此，在本实施例中，半导体集成电路中实际出现的剥离可通过拒绝某些作为会造成剥离问题的布局图案的布局图案来避免，当在具有50微米边大小的DRC区域中观察时，这些布局图案提供超过70％的通路塞46的密度ND。
此外，本实施例提出将对于ND的DRC参考标准设定为60％。在这种情况下，即使在DRC面积设定为50-100平方微米的情况下，仍可检测出100％确信会造成剥离的位置。
因此，在本实施例中，在设计半导体集成电路时，在具有每个边100微米大小的DRC区域中，对通路塞46P提供大于60％的通路塞密度ND、作为潜在地造成剥离的布局图案的布局图案被拒绝。
图14表示对于各种半导体集成电路产品A-I，DRC(DRC错误)预计的剥离出现的区域的面积(错误面积)，这时DRC是对于具有每个边为50微米大小的DRC区域而进行的。这里，应当注意，图14表示互连结构的结果，在该互连结构中，具有每个边为0.22微米大小的通路塞46P以0.40微米的间距来设置。
这里，应当注意，在产品A和B中未出现实际的剥离，因此优选地，DRC参考标准这样设定：它并不检测这些产品中的DRC错误，而是检测会造成实际剥离的其他产品C-I中的DRC错误。
参考图14，能够看出，当利用具有每个边为50微米大小的DRC区域进行分析时，产品A不包括ND＞50％至ND＞90％的区域，因此不会产生DRC检测。此外，产品B包括ND＞60％的区域，而不包括ND＞70％的区域。在这种情况下，也不检测剥离。
另一方面，产品C包括ND＞70％的区域，并且与实际观察保持一致地进行剥离检测。
从此可推断出，通过拒绝提供ND＞70％的布局，能够在其中包括有以0.4微米互连图案间距形成的通路塞46的互连结构中，在通路塞44P避免出现剥离。
图15表示在利用100平方微米的DRC区域的同时将DRC应用于相同产品A-I的情况下的DRC错误。同样，在这种情况下，产品A和B也不会产生实际的剥离。
参考图15，在产品A和B中不存在ND＞50％的区域，并且不会发现清晰的DRC。另一方面，因为DRC区域的面积在图14的情况之上有所增加，所以预计可用于DRC参考标准的通路密度值应当相对于图15的情况有所下降。因此，认为能够通过施行ND＞60％的标准来避免剥离的出现。在图15的实例中，利用ND＞60％的参考标准，在包括实际剥离的产品C中进行DRC错误的检测。
因此，在利用50-100平方微米的DRC面积的情况下，通过应用ND＞60％的参考标准并且因此拒绝对通路塞46P提供超过60％的通路密度的布局，能够在通路塞44P避免剥离问题。此外，关于不会造成剥离的ND/NC比，从图10的结果来看，在NC密度为50％的情况下ND密度应当小于80％，所以ND/NC比优选地设定为小于1.6。
应当注意，尽管对于利用SiO2膜用作层间绝缘膜44a、44c、46a和46c以及SOG膜用于蚀刻阻止膜44b、46b的情况，关于图5和6的互连结构100已经进行前述说明，但是本发明在层间绝缘膜44a、44c、46a和46c由SiC膜、SiOC膜、包括HOSP(注册商标)膜的有机硅氧烷膜、氢化硅酸盐(hydrogensilsesquioxane)膜或者包括SiLK(注册商标)或FLARE(注册商标)的低K介电有机层间绝缘膜形成的情况下也是有效果的。此外，能够利用SiN膜代替SOG膜用于蚀刻停止膜44b和46b。此外，还能够为此目的，使用SiC膜或SiOC膜。
此外，本发明不仅适用于前述的先通路(via-first)工艺，而且适用于后通路(via-after)工艺，在后一种工艺中，通孔在形成互连槽之后形成。
图16表示包括DRC工艺的按照本发明第一实施例的半导体器件的制造工艺。
参考图16，在步骤S1中形成包括多层互连结构(比如如图1所示的一个多层互连结构)的期望半导体器件的布局。
接着，在步骤S2中，DRC应用于这样创建的布局，并且在步骤S3中检测前述DRC是否满足前述多层互连结构。
当步骤S3的检查结果为“是“时，该工艺继续到步骤S4，并且完全地利用该布局进行半导体器件的制造。由此，通过双镶嵌工艺形成期望的多层互连结构。
另一方面，当步骤S3的检查结果为“否”时，在步骤S5中修改该布局，并且在步骤S2中再次应用该DRC。由此，重复步骤S2、S3和S5，直至步骤S3的结果变为“是”。
[第二实施例]
在图6的互连结构100上，以较宽松的设计规则和由此较大的互连图案间距，形成下一多层互连。
例如，包括铜通路塞52P和铜互连图案52H的层间绝缘膜52、包括铜通路塞54P和铜互连图案54H的层间绝缘膜54、以及包括铜通路塞56P和铜互连图案56H的层间绝缘膜56，经由SiN膜53和55，如图17所示层叠于图6的互连结构100上，其中铜互连图案52H通过铜通路塞52P连接于铜互连图案46H，并且铜互连图案54H经由通路塞56H连接于铜互连图案52H。此外，铜互连图案56H经由通路塞56P连接于铜互连图案54H。
层间绝缘膜52-56中的互连图案52H-56H和通路塞52P-56P以双镶嵌工艺形成，因此层间绝缘膜52由SiO2通路层间绝缘膜52a、SiN蚀刻阻止膜52b和SiO2层间绝缘膜52c的叠层形成，同时，层间绝缘膜54由SiO2通路层间绝缘膜54a、SiN蚀刻阻止膜54b和SiO2层间绝缘膜54c的叠层形成。此外，层间绝缘膜56由SiO2通路层间绝缘膜56a、SiN蚀刻阻止膜56b和SiO2层间绝缘膜56c的叠层形成。
在图17的实例中，层间绝缘膜52-56中的每个通路塞52P-56P以0.6微米的设计规则形成，因此具有0.3微米直径的通路塞重复有0.6微米的间距。
现在，将通路塞52P的密度指定为NE，将通路塞54P的密度指定为NF，将通路塞56P的密度指定为NG，通路塞46P的密度ND在图17的实例中变得大于密度NE，并且在通路塞46P与铜互连图案44H之间的界面处不产生剥离。
显然，在上层通路塞的通路塞密度大于下层通路塞的通路塞密度的情况下，相似的剥离会出现在下层通路塞处的层间绝缘膜52-56中。另一方面，因为通路直径和通路间距在层间绝缘膜42-46之上的层间绝缘膜52-56中不同，所以对在50平方微米的DRC区域中的通路塞密度利用参考标准70％的DRC的使用被认为是不合适的。在这种情况下，认为利用参考标准值85％更合适，该值是通过将对应于面积比(＝(0.22×0.22)/(0.4×0.4)/(0.30×0.30)/(0.6×0.6))的校正系数1.21乘以前述参考标准值来获得的。在上述推导中，应当注意，术语0.22×0.22表示单个通路塞46P所占据的面积，同时，术语0.4×0.4表示在利用0.4微米设计规则的情况下分配给单个通路塞的面积，包括未占据的面积。类似地，术语0.3×0.3表示单个通路塞52P(或54P和56P之一)所占据的面积，同时，术语0.6×0.6表示在0.6微米设计规则中分配给通路塞的面积，包括未占据的面积。
图18表示应用于图14和15的产品A-I中的通路塞52P、54P和56P(图17中)的DRC结果，其中应当注意，DRC区域设定为具有图19中50平方微米的大小。
参考图18，在任一产品A-I的层间绝缘膜52-56中不出现实际的剥离，因此能够看出，在应用DRC参考标准为80％的情况下，与实际设备保持一致，检测为没有剥离。另一方面，在应用DRC参考标准为70％的情况下，会出现错误地检测到剥离的出现的情况。
基于前述，能够通过将提供超过85％的通路面积比率的布局排除掉，在互连图案间距为0.6微米的互连结构中避免通路塞剥离的问题。
[第三实施例]
在图5的前述实施例中，如前所述，随着通孔46A1-46A5的形成，在通路塞44P中已出现剥离问题，其中有这样的可能，即这样的通路塞44P的剥离来源于在形成通孔44A和44B时被引入到铜互连图案42B表面的缺陷。
在图4F的步骤中，在形成互连槽44G时，SiN膜43在开口44A和44B底部被去除，因此，在利用保持于层间绝缘膜44c上的SiN膜45作为掩模的同时，铜互连图案42B的表面在图案化SOG膜44b的工艺过程中被暴露于等离子体和伴随等离子体的原子团(radicals)。
这些缺陷在铜互连图案42B表面的存在也可从如下事实中推断出，即，当以大于常规7.5纳米深度的15纳米深度进行活化(activation)溅射工艺时，能够避免剥离问题，该活化溅射工艺在图4F的步骤之后而又在图4G的步骤之前应用于铜互连图案42B的表面。然而，该溅射工艺各向同性地工作，因此不优选作为用于消除剥离的方法，因为当进行这样深度的溅射工艺时，在层间绝缘膜44c中会产生肩部的圆化(round)，导致在形成铜互连图案时的短路的可能等。
另一方面，在本发明的第三实施例中，本发明的发明人已经发现，通过改变干蚀刻在图4F和4M的步骤中的条件也能够避免剥离。
更具体地，在实践中，通过在将2MHz偏置电力作用于保持待处理衬底的下电极的同时，以60Hz的频率将大约1000W的高频电力作用于上电极而引发等离子体，利用并行板式等离子体蚀刻装置，执行图4F和4M步骤的干蚀刻工艺。
另一方面，已发现通过在图4F和4M的步骤中将27MHz和2MHz的高频电力作用于下电极，并且在27MHz高频电力的同时激励等离子体，在等离子体密度减少时能够避免剥离问题。
图19A表示图4F的状态下出现的缺陷，这时这样的新的干蚀刻条件被用于图4F的步骤中，用于ND密度和NC密度的各种组合。此外，图19B表示某状态下出现的缺陷，在该状态下，互连槽44G和通路塞44A以铜来填充。
参照图19A和19B，能够看出，在干蚀刻工艺时通过降低等离子体电力，可相当大地减少缺陷数量。
另一方面，在仅将前述新的干蚀刻条件应用于图4F的步骤的情况下，不能完全避免其缺陷的出现，并且在每个边为50微米的DRC区域中将通路塞44P的密度限制为70％或更小的前述DRC的利用，对于避免出现剥离仍然有效。
前述结果说明，在图4F或图4M的干蚀刻工艺中，一些能量被注入到以较大密度形成的上方通孔，并且该能量被传送到以较小密度形成的下方通孔。由此，在每个下方通路塞中会产生能量集中。然而，对于该现象在此处的具体机制或模型尚未理解。
此外，本发明并不限于前述实施例，并且不背离本发明范围，可做出各种变化和改型。

Claims (21)

1.一种半导体器件，包括：
第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互连图案形成公共的第一平坦化主表面；
第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互连图案，形成于所述第二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及
第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；
所述第二互连图案通过多个通路塞连接于所述第一互连图案，所述多个通路塞延伸穿过所述第二层间绝缘膜并且形成第一通路塞组，
所述第三互连图案通过多个通路塞连接于所述第二互连图案，所述多个通路塞延伸穿过所述第三层间绝缘膜并且形成第二通路塞组，
所述第一通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第一密度值，该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第二通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第二密度值，该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第一密度值小于所述第二密度值，
所述设计规则这样设定，使得所述通路塞以0.4微米的最小间距设置于任一所述第一和第二通路塞组中，
所述第二密度值为70％或更小。
2.如权利要求1所述的半导体器件，其中所述单位面积是每个边具有50微米大小的区域。
3.一种半导体器件，包括：
第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互连图案形成公共的第一平坦化主表面；
第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互连图案，形成于所述第二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及
第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；
所述第二互连图案通过多个通路塞连接于所述第一互连图案，所述多个通路塞延伸穿过所述第二层间绝缘膜并且形成第一通路塞组，
所述第三互连图案通过多个通路塞连接于所述第二互连图案，所述多个通路塞延伸穿过所述第三层间绝缘膜并且形成第二通路塞组，
所述第一通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第一密度值，该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第二通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第二密度值，该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第一密度值小于所述第二密度值，
所述设计规则这样设定，使得所述通路塞以0.4微米的最小间距设置于任一所述第一和第二通路塞组中，
在所述单位面积具有每个边为50-100微米的大小的情况下，所述第二密度值为60％或更小。
4.如权利要求1-3任一项所述的半导体器件，其中所述第一互连图案、所述第二互连图案、所述第三互连图案、形成所述第一通路塞组的所述通路塞、以及形成所述第二通路塞组的所述通路塞由铜形成。
5.如权利要求1-3任一项所述的半导体器件，其中所述第二密度值小于所述第一密度值的1.6倍。
6.如权利要求1-3任一项所述的半导体器件，其中形成所述第一通路塞组的所述通路塞和形成所述第二通路塞组的所述通路塞分别形成于所述第二层间绝缘膜的第一区域和所述第三层间绝缘膜的第二区域中，并且其中当在垂直于所述第三层间绝缘膜的方向上观察时，所述第一区域和第二区域彼此重叠。
7.一种半导体器件，包括：
第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互连图案形成公共的第一平坦化主表面；
第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互连图案，形成于所述第二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及
第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；
所述第二互连图案通过多个通路塞连接于所述第一互连图案，所述多个通路塞延伸穿过所述第二层间绝缘膜并且形成第一通路塞组，
所述第三互连图案通过多个通路塞连接于所述第二互连图案，所述多个通路塞延伸穿过所述第三层间绝缘膜并且形成第二通路塞组，
所述第一通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第一密度值，该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第二通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第二密度值，该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第一密度值小于所述第二密度值，
所述设计规则这样设定，使得所述通路塞以0.6微米的最小间距设置于任一所述第一和第二通路塞组中，
所述第二密度值为85％或更小。
8.如权利要求7所述的半导体器件，其中所述单位面积是每个边具有50微米大小的区域。
9.一种制造具有多层互连结构的半导体器件的方法，包括如下步骤：
在具有第一互连图案的第一绝缘膜上形成第二层间绝缘膜；
通过双镶嵌工艺在所述第二层间绝缘膜中形成第二互连图案，使得所述第二互连图案利用形成第一通路塞组的多个通路塞，与所述第一互连图案发生接触；
在所述第二层间绝缘膜上形成第三层间绝缘膜；以及
通过双镶嵌工艺在所述第三层间绝缘膜中形成第三互连图案，使得所述第三互连图案利用形成第二通路塞组的多个通路塞与所述第二互连图案发生接触；
其中提供一控制步骤，即，在所述通路塞以0.4微米的最小间距形成于所述第一和第二通路塞组中的情况下，将形成所述第二通路塞组的所述通路塞的密度控制为70％或更小。
10.如权利要求9所述的方法，其中所述密度是对于每个边具有50微米大小的区域而获得的。
11.一种制造具有多层互连结构的半导体器件的方法，包括如下步骤：
在具有第一互连图案的第一绝缘膜上形成第二层间绝缘膜；
通过双镶嵌工艺在所述第二层间绝缘膜中形成第二互连图案，使得所述第二互连图案利用形成第一通路塞组的多个通路塞与所述第一互连图案发生接触；
在所述第二层间绝缘膜上形成第三层间绝缘膜；以及
通过双镶嵌工艺在所述第三层间绝缘膜中形成第三互连图案，使得所述第三互连图案利用形成第二通路塞组的多个通路塞与所述第二互连图案发生接触；
其中提供一控制步骤，即，在所述通路塞以0.4微米的最小间距形成于所述第一和第二通路塞组中的情况下，在每个边具有50-100微米大小的区域中，将形成所述第二通路塞组的所述通路塞的密度控制为60％或更小。
12.如权利要求9-11任一项所述的方法，其中所述第二密度值被限制为小于所述第一密度值的1.6倍。
13.一种制造具有多层互连结构的半导体器件的方法，包括如下步骤：
在具有第一互连图案的第一绝缘膜上形成第二层间绝缘膜；
通过双镶嵌工艺在所述第二层间绝缘膜中形成第二互连图案，使得所述第二互连图案利用形成第一通路塞组的多个通路塞与所述第一互连图案发生接触；
在所述第二层间绝缘膜上形成第三层间绝缘膜；以及
通过双镶嵌工艺在所述第三层间绝缘膜中形成第三互连图案，使得所述第三互连图案利用形成第二通路塞组的多个通路塞与所述第二互连图案发生接触；
其中提供一控制步骤，即，在所述通路塞以0.6微米的最小间距形成于所述第一和第二通路塞组中的情况下，将形成所述第二通路塞组的所述通路塞的密度控制为85％或更小。
14.如权利要求13所述的方法，其中所述密度是对于每个边具有50微米大小的区域而获得的。
15.一种具有互连结构的半导体器件的设计方法，所述互连结构包括：
第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互连图案形成公共的第一平坦化主表面；
第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互连图案，形成于所述第二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及
第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；
所述第二互连图案通过多个通路塞连接于所述第一互连图案，所述多个通路塞延伸穿过所述第二层间绝缘膜并且形成第一通路塞组，
所述第三互连图案通过多个通路塞连接于所述第二互连图案，所述多个通路塞延伸穿过所述第三层间绝缘膜并且形成第二通路塞组，
所述第一通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第一密度值，该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第二通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第二密度值，该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，所述第一密度值小于该第二密度值，
所述设计规则这样设定，使得所述通路塞以0.4微米的最小间距设置于任一所述第一和第二通路塞组中，
所述第二密度值被限制为70％或更小。
16.如权利要求15所述的方法，其中所述单位面积是每个边具有50微米大小的区域。
17.一种具有互连结构的半导体器件的设计方法，所述互连结构包括：
第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互连图案形成公共的第一平坦化主表面；
第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互连图案，形成于所述第二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及
第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；
所述第二互连图案通过多个通路塞连接于所述第一互连图案，所述多个通路塞延伸穿过所述第二层间绝缘膜并且形成第一通路塞组，
所述第三互连图案通过多个通路塞连接于所述第二互连图案，所述多个通路塞延伸穿过所述第三层间绝缘膜并且形成第二通路塞组，
所述第一通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第一密度值，该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第二通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第二密度值，该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，所述第一密度值小于该第二密度值，
所述设计规则这样设定，使得所述通路塞以0.4微米的最小间距设置于任一所述第一和第二通路塞组中，
在所述单位面积具有每个边为50-60微米大小的情况下，所述第二密度值被限制为60％或更小。
18.如权利要求15-17任一项所述的方法，其中所述第二密度值被限制为小于所述第一密度值的1.6倍。
19.如权利要求15-17任一项所述的方法，其中形成所述第一通路塞组的所述通路塞和形成所述第二通路塞组的所述通路塞分别形成于所述第二层间绝缘膜的第一区域和所述第三层间绝缘膜的第二区域中，当在垂直于所述第三层间绝缘膜的方向上观察时，所述第一区域和第二区域彼此重叠。
20.一种具有互连结构的半导体器件的设计方法，所述互连结构包括：
第一互连层，包括：第一层间绝缘膜；以及第一互连图案，形成于所述第一层间绝缘膜中，以在所述第一层间绝缘膜的表面露出，所述第一层间绝缘膜和所述第一互连图案形成公共的第一平坦化主表面；
第二互连层，包括：第二层间绝缘膜，形成于所述第一层间绝缘膜上；以及第二互连图案，形成于所述第二层间绝缘膜中，以在所述第二层间绝缘膜的表面露出，所述第二层间绝缘膜和所述第二互连图案形成公共的第二平坦化主表面；以及
第三互连层，包括：第三层间绝缘膜，形成于所述第二层间绝缘膜上；以及第三互连图案，形成于所述第三层间绝缘膜中，以在所述第三层间绝缘膜的表面露出，所述第三层间绝缘膜和所述第三互连图案形成公共的第三平坦化主表面；
所述第二互连图案通过多个通路塞连接于所述第一互连图案，所述多个通路塞延伸穿过所述第二层间绝缘膜并且形成第一通路塞组，
所述第三互连图案通过多个通路塞连接于所述第二互连图案，所述多个通路塞延伸穿过所述第三层间绝缘膜并且形成第二通路塞组，
所述第一通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第一密度值，该通路塞密度被定义为：形成所述第一通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第一通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，
所述第二通路塞组包括一定数量的所述多个通路塞，使得通路塞密度取第二密度值，该通路塞密度被定义为：形成所述第二通路塞组并且包括于单位面积中的所述通路塞的总面积与按照设计规则具有最大可能数量的、形成所述第二通路塞组并且设置于所述单位面积中的所述通路塞的总面积之比，所述第一密度值小于所述第二密度值，
所述设计规则这样设定，使得所述通路塞以0.6微米的最小间距设置于任一所述第一和第二通路塞组中，
所述第二密度值被限制为85％或更小。
21.如权利要求20所述的方法，其中所述单位面积是每个边具有50微米大小的区域。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101079078B (zh) * 2006-05-23 2011-08-03 瑞萨电子株式会社 设计半导体器件的方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7391107B2 (en) * 2005-08-18 2008-06-24 Infineon Technologies Ag Signal routing on redistribution layer
JP4731456B2 (ja) 2006-12-19 2011-07-27 富士通セミコンダクター株式会社 半導体装置
JP5583332B2 (ja) * 2008-06-06 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル スルーホール配置装置およびスルーホール配置方法
US8647977B2 (en) * 2011-08-17 2014-02-11 Micron Technology, Inc. Methods of forming interconnects
US8575026B2 (en) * 2011-11-03 2013-11-05 Infineon Technologies Ag Method of protecting sidewall surfaces of a semiconductor substrate
US9177910B2 (en) 2012-04-18 2015-11-03 Micron Technology, Inc. Interconnect structures for integrated circuits and their formation
CN103543365B (zh) * 2012-07-10 2015-12-16 中芯国际集成电路制造(上海)有限公司 互连结构最小间距的测试结构及测试方法
US9269747B2 (en) * 2012-08-23 2016-02-23 Micron Technology, Inc. Self-aligned interconnection for integrated circuits
KR20160139420A (ko) 2015-05-27 2016-12-07 삼성전자주식회사 반도체 소자의 제조 방법
US9899297B1 (en) * 2016-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a through-silicon via and manufacturing method thereof
US11424205B2 (en) * 2018-06-29 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor interconnect structure and method

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3102281B2 (ja) * 1994-09-28 2000-10-23 川崎製鉄株式会社 半導体集積回路チップのレイアウト設計方法及び半導体集積回路チップ
JP3890722B2 (ja) 1998-02-16 2007-03-07 ソニー株式会社 半導体装置の銅配線
US6265308B1 (en) * 1998-11-30 2001-07-24 International Business Machines Corporation Slotted damascene lines for low resistive wiring lines for integrated circuit
US6483176B2 (en) 1999-12-22 2002-11-19 Kabushiki Kaisha Toshiba Semiconductor with multilayer wiring structure that offer high speed performance
JP2001267323A (ja) 2000-03-21 2001-09-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
JP4050876B2 (ja) * 2001-03-28 2008-02-20 富士通株式会社 半導体集積回路装置とその製造方法
JP3561747B2 (ja) 2001-03-30 2004-09-02 ユーディナデバイス株式会社 高周波半導体装置の多層配線構造
JP2003142485A (ja) 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6650010B2 (en) * 2002-02-15 2003-11-18 International Business Machines Corporation Unique feature design enabling structural integrity for advanced low K semiconductor chips
JP2004228111A (ja) * 2003-01-20 2004-08-12 Nec Electronics Corp 半導体装置及びその製造方法
JP2005064226A (ja) * 2003-08-12 2005-03-10 Renesas Technology Corp 配線構造
JP4230334B2 (ja) * 2003-10-31 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101079078B (zh) * 2006-05-23 2011-08-03 瑞萨电子株式会社 设计半导体器件的方法

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