CN1124407A - 半导体集成电路器件及其制造方法 - Google Patents

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津国和之
児岛雅之
野尻一男
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Abstract

一种用以形成存贮电极的上层翅片和下层翅片的工艺方法，以及由此方法制造的半导体集成电路器件。当用第1掩模由干法腐蚀依次刻蚀成两层的多晶硅膜以形成上层翅片和下层翅片时，首先把上层多晶硅膜刻成图形，以便按DRAM存储单元最小加工尺寸形成两上层翅片的间隙，形成上层翅片。再利用具有以自对准方式由第1掩模图形扩大了的图形的第2掩模，由干法腐蚀形成下层翅片，使下翅片的水平尺寸大于上层翅片。

Description

半导体集成电路器件及其制造方法
本发明涉及半导体集成电路器件及制造此器件的技术，更详细说，涉及可应用到装有带多层翅片结构的信息存贮电容性元件(或电容器)的DRAM(即，动态随机存取存储器)的半导体集成电路器件时有效的技术。
近年来的大容性DRAM已采用叠层结构，其中将信息存贮容性元件配置在存储单元选择MISFET上，以便补偿那种信息存贮容性元件中由于存储单元的翅片结构而出现的存贮电荷量(Cs)的减小。首先是，在信息存贮容性元件的存贮电极中，有多层翅片结构的DRAM有其促进从16兆位起的较大容量的应用，因为其表面积可被明显增大。
日本专利公开号53262/1992的现有技术已举例说明了具有上述分成多层的翅片结构的信息存贮容性元件的DRAM。如该公开所披露的那样，此DRAM是由在信息存贮容性元件的存贮电极内的三层翅片构成的。而且，在此DRAM中，该存贮电极和相邻存储单元的存贮电极之间的间隙，在下层翅片处做得较狭，而在上层翅片处做得较宽，以便清除在间隙中所淀积的任何空洞中的层间绝缘膜，以改进DRAM的可靠性。
为形成上述的三层翅片，把光刻胶盖在跨层间，绝缘膜淀积的三层多晶硅膜上以及在该部位形成一个孔，再用蚀刻液各向同性地蚀刻露出此孔底部的最上层的多晶硅膜，形成最上层翅片。
接着，在最上层翅片和第2层多晶硅膜之间形成具有一个孔的层间绝缘膜，再用蚀刻液各向同性地蚀刻露出了此孔底部的第2层多晶硅膜，形成第2层翅片。
随后，通过类似于上述的一种方法，在第2层翅片和最上层多晶硅膜之间的层间绝缘层上形成一个孔，再用蚀刻液各向同性地蚀刻露出此孔底部的最下层多晶硅膜。此后，蚀刻除去各独立翅片间留下来的层间绝缘膜，于是形成带有三层翅片的存贮电极。
根据上述工艺，最上层多晶硅膜(或翅片)比较下层多晶硅膜(或翅片)曝露于蚀刻液中的时间要长，因而其侧面被蚀刻得较多。结果，所得到的存贮电极，其较上层的翅片在相邻存储单元的翅片间间隙较宽。
随着DRAM集成度推进到更微细的元件最小加工尺寸，就需要一种增大叠层结构的信息存贮容性元件表面积的技术。以上述多层翅片结构的信息存贮容性元件来说，增加表面积的有效措施是增加翅片层数或使翅片水平方向变宽。
然而，增加翅片层数不只会增加形成信息存贮容性元件的工艺步骤(数)，而且会扩大有、无翅片部位之间的台阶，从而难以加工在信息存贮容性元件上形成的布线。
另外，对翅片的水平展宽也有一个限制。如上所述，通过在多晶硅膜上的光刻胶(或层间绝缘膜)中形成孔，再用湿法蚀刻露出孔底的多晶硅膜而形成带有多层翅片的存贮电极。但是此孔的直径不可能做得比DRAM设计规则(亦即元件最小加工尺寸)还小，因而相邻存储单元的翅片间的间隙也就不可能比最小加工尺寸小。
根据上述形成翅片的工艺，加之湿法蚀刻的蚀刻可控性要比干法蚀刻差，用它来蚀刻多晶硅膜以形成翅片就难以形成高尺寸精度的翅片。
本发明的目的是提供一利可以增加带有多层翅片结构的信息存贮容性元件表面积、即使在将DRAM制造得更微细的情况下也可以保持足够的存贮电荷量的技术。
本发明的另一个目的是提供一种可实现上述目的并以高尺寸精度形成具有多层翅片结构的信息存贮容性元件的技术。
本发明的上述和其他目的以及新颖的特点，通过参照附图而进行的下述描绘将变得更清楚。
下面将简短地概述本发明有代表性的技术方案。
根据本发明的一个方案，在于提供一种半导体集成电路器件，该器件包括：多条字线、与各字线交叉的多条数据线以及与各字线和数据线连接的多个存储单元，每个存储单元包括：
一个存储单元选择MISFET，包括形成在半导体衬底主表面上的源和漏区，和经过一绝缘膜在半导体衬底上方形成在源和漏区之间的栅极；以及
一个信息存贮容性元件，包括：一存贮电极，具有形成在栅电极上的第1导电膜和与第1导电膜电连接且位于第1导电膜之上的第2导电膜，所述第1导电膜具有第2图形，所述第2导电膜具有第1图形；与存贮单元选择MISFET的源和漏区之一电连接的存贮电极；一覆盖存贮电极表面的介质膜；以及介于该介质膜形成在存贮电极上的板电极；
其中，在相邻的一对存贮单元中，第1导电膜的间隙比第2导电膜的间隙小，以及
其中，沿字线延伸方向上互相邻接的两个存储单元中，第2导电膜的间隙实质上等于半导体集成电路器件的最小加工尺寸。
根据本发明的另一个方案，在于提供一种有多个存储单元的半导体集成电路器件的制造方法，每个存贮单元包括：一个存储单元选择MISFET和一个信息存贮容性元件，所述存储单元选择MIS-FET包括栅电极和形成在半导体衬底上的源区、漏区；信息存贮容性元件包括一存贮电极、一介质膜和一板电极，所述存贮电极具有在栅电极上形成的第1导电膜和与第1导电膜电连接且位于第1导电膜之上的第2导电膜，并与存储单元选择MISFET的源漏之一电连接；所述介质膜覆盖此存贮电极表面；所述板电极介于此介质膜形成在存贮电极之上，该方法包括下列步骤：
在半导体衬底上形成存储单元选择MISFET；
在存储单元选择MISFET的栅电极上形成绝缘膜；
在绝缘膜上形成第1导电膜；
在第1导电膜上形成第2导电膜，使第2导电膜除至少一部分外均与第1导电膜隔开；
在第2导电膜上形成具有第1图形的第1掩模；
用第1掩模自对准地除去第2导电膜没有被第1掩模覆盖的部分；
用第1掩模的第1图形自对准地形成具有扩大的第2图形的第2掩模；
用第2掩模自对准地除去第1导电膜中没有被第2掩模覆盖的那部分；
形成覆盖存贮电极表面的介质膜；
在存贮电极上通过介质层形成板电极。
根据本发明的又一个方案，在于提供一种制造半导体集成电路器件的工艺，该集成电路器件在一个存储单元选择MISFET上形成一个信息存贮容性元件，该元件包括有一多层翅片的存贮电极、一覆盖存贮电极表面的介质膜，以及通过介质膜覆盖存贮电极形成的板电极，该工艺包括下列步骤：
(a)在存储单元选择MISFET上淀积一第1绝缘膜，然后蚀刻第1绝缘膜，以形成延伸到存储单元选择MISFET的一个半导体区域的第1连接孔；
(b)在第1绝缘膜上淀积一第1导电膜，使第1导电膜通过第1连接孔与存储单元选择MISFET的一个半导体区城相连接；
(c)在第1导电膜上淀积一第2绝缘膜，然后蚀刻第2绝缘膜，以形成引向第1导电膜的第2连接孔；
(d)在第2绝缘膜上淀积一第2导电膜，使第2导电膜通过此第2连接孔与第1导电膜电连接；
(e)利用形成在第2导电膜上具有第1图形的第1掩模，把第2导电膜刻成图形，以形成一个上层翅片；
(f)把第2绝缘膜刻成图形，以使此第2绝缘膜具有用第1图形自对准扩展的第2图形，来形成一个第2掩模；
(g)用第2掩模自对准地把形成在第2绝缘膜之下的第1导电膜刻成图形，以形成下层翅片；以及
(h)蚀刻掉留在上层翅片与下层翅片之间的第2绝缘膜，形成具有上层翅片和下层翅片的信息存储容性元件的存贮电极。
根据本发明的还有一个方案，在于提供一种制造半导体集成电路器件的工艺，该集成电路器件在一个存储单元选择MISFET上形成一个信息存贮容性元件，该元件包括具有多层翅片的存贮电极、一覆盖存贮电极表面的介质膜，以及通过介质膜覆盖形成在存贮电极上的板电极，它包括下列步骤：
(a)在存储单元选择MISFET上淀积第1绝缘膜，然后蚀刻第1绝缘膜，以形成延伸到存储单元选择MISFET的一个半导体区域的第1连接孔：
(b)在第1绝缘膜上淀积第1导电膜，使第1导电膜通过第1连接孔与存储单元选择MISFET的一个半导体区域连接；
(c)在第1导电膜上淀积第2绝缘膜，然后蚀刻第2绝缘膜，以形成引向第1导电膜的第2连接孔；
(d)在第2绝缘膜上淀积第2导电膜，使第2导电膜通过此第2连接孔与第1导电膜电连接；
(e)利用在第2导电膜上形成的第1掩模将第2导电膜和第2绝缘膜刻成图形，以形成上层翅片；
(f)在第1掩模上淀积第3绝缘膜，然后，蚀刻第3绝缘膜，以留下第2绝缘膜和上层翅片的各侧壁上的第3绝缘膜；
(g)用第3绝缘膜自对准地把第1导电膜刻成图形，以形成下层翅片；以及
(h)蚀刻掉在上层翅片和下层翅片之间留下的第2绝缘膜，形成具有上层翅片和下层翅片的信息存贮容性元件的存贮电极。
根据本发明还有一个方案，在于提供一种制造集成电路器件的工艺，该集成电路器件在一个存储单元的选择MISFET上形成一个信息存贮容性元件，该元件包括具有多层翅片的存贮电极、一覆盖存贮电极表面的介质膜，以及介以介质膜覆盖形成存贮电极上的板电极，它包括下列步骤：
(a)在存储单元选择MISFET上依次淀积第1绝缘膜、第1导电膜和第2绝缘膜，然后蚀刻第2绝缘膜、第1导电膜和第1绝缘膜，形成伸到一个存储单元选择MISFET的半导体区域的一个连接孔；
(b)在第2绝缘膜上淀积第2导电膜，以通过该连接孔使第2导电膜与存储单元选择MISFET的一个半导体区电连接；
(c)利用在第2导电膜上形成的第1掩模，把第2导电膜刻成图形，以形成上层翅片；
(d)蚀刻掉在上层翅片之下的第2绝缘膜，然后在第1掩模上淀积第3绝缘膜，接着蚀刻第3绝缘模，留下第1掩模和上层翅片各侧壁上的第3绝缘膜；以及
(e)用第3绝缘膜自对准地把第1导电膜刻成图形，在光刻胶和上层翅片各侧壁上留下第1导电膜，以形成下层翅片。
根据本发明的再一个方案，提供了一种制造集成电路器件的工艺，所述集成电路器件在一个存储单元的选择MISFET上形成一个信息存贮容性元件，该元件包括具有多层翅片的存贮电极、一覆盖在存贮电极表面上的介质膜，以及介于该介质膜覆盖形成在存贮电极之上的板电极，该工艺包括下列步骤：
(a)在存贮单元选择MISFET上淀积第1绝缘膜，然后蚀刻第1绝缘膜，形成伸到一个存储单元选择MISFET的半导体区域的第1连接孔；
(b)在第1绝缘膜上淀积第1导电膜，通过第1连接孔使第1导电膜与一个存贮单元选择MISFET的半导区域电连接；
(c)在第1导电膜上淀积第2绝缘膜，然后蚀刻第2绝缘膜，形成引向第1导电膜的第2连接孔；
(d)在第2绝缘膜上淀积第2导电膜，使第2导电膜通过第2连接孔与第1导电膜电连接；
(e)利用在第2导电膜上形成的第1掩模，把第2导电膜刻成使其侧壁逐渐变细的图形，形成上层翅片；
(f)用第1掩模自对准地把在上层翅片之下形成的第2绝缘膜刻成图形，使其侧壁逐渐变细；
(g)用第1掩模和第2绝缘膜作为掩模，把第2绝缘膜之下形成的第1导电膜刻成图形，以形成下层翅片；以及
(h)蚀刻掉在上层翅片和下层翅片间留下的第2绝缘模，以形成具有上层翅片和下层翅片的信息存贮容性元件的存贮电极。
根据本发明的还有一个方案，在于提供一种制造具有多个存储单元的半导体集成电路器件的工艺，每个单元包括：一个信息存贮容性元件和一个存储单元选择MISFET，而信息存贮容性元件包括具有至少两个电互连的导电层存贮电极、一覆盖存贮电极的介质膜和介于介质膜形成在存贮电极上的公用电极，包括下列步骤：
(a)在半导体衬底的表面和形成存储单元选择MISFET的源区和漏区的第1与第2半导体区域形成存储单元选择MISFET的栅电极，所述第1与第2半导体区域位于栅电极两侧的半导体衬底中；
(b)在半导体衬底上形成第1导电膜，以形成存贮电极；
(c)在第1导电膜上淀积第1绝缘膜；
(d)在第1绝缘膜上淀积第2导电膜；
(e)利用在第2导电膜上形成的第1掩模，把第2导电膜刻成图形，以形成多个最上层导电层；
(f)利用第1掩模把第1绝缘膜刻成图形；
(g)在刻成图形的第1绝缘膜的侧壁上形成第2绝缘膜；以及
(h)用第2绝缘膜以自对准方式把第1导电膜刻成图形。
其中，以最小的加工尺寸来加工多个最上层的导电层。
根据本发明的还有一个方案，借助于利用第1和第2掩模的蚀刻方法，形成存贮电极的下层翅片，以使它可以达到比只用第1掩模形成的上层翅片的水平尺寸要大。此外，由于相邻存储单元的上层翅片的间隙基本上等于DRAM的存储单元的最小加工尺寸，所以在相邻存储单元的各下层翅片之间的间隙要小于此最小加工尺寸。
根据本发明的又一个方案，通过用干式蚀刻方法把多晶硅膜刻成图形而形成存贮电极的翅片，以使这些翅片可以以比用湿式蚀刻方法高的尺寸精度把多晶硅膜刻成图形而形成翅片。
根据本发明的再一个方案，由于在下层翅片与其下的存储单元选择MISFET之间形成的绝缘膜难以用氢氟酸腐蚀液进行蚀刻，故能避免半导体衬底表面被形成存贮电极步骤中所用的腐蚀液削平的缺点。
图1是半导体衬底主要部分的剖面图，表示出根据本发明一个实施例的DRAM的存储单元；
图2是表示根据本发明一个实施例的DRAM的存储单元的各导电层布局的顶视图；
图3是表示根据本发明的一个实施例的DRAM存储单元的存贮电极布局顶视图；
图4是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图5是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图6是表示根据本发明一个实施例的DRAM存储单元的栅电极布局顶视图；
图7是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图8是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图9是表示根据本发明一个实施例的DRAM存储单元的连接孔布局的顶视图；
图10是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图11是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图12是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图13是表示根据本发明一个实施例的DRAM存储单元的下层翅片布局的顶视图；
图14是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图15是根据本发明一个实施例的半导体衬底主要部分的放大剖面图，表示出DRAM存储单元的制造工艺；
图16是表示根据本发明一个实施例的DRAM存储单元的上层翅片和下层翅片的布局顶视图；
图17是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图18是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图19是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图20是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图21是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图22是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图23是表示根据本发明一个实施例的DRAM存储单元的位线布局顶视图；
图24是根据本发明一个实施例的半导体衬底主要部分的部面图，说明DRAM存储单元的制造工艺；
图25是根据本发明一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图26是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图27是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图28是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图29是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图30是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图31是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图32是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图33是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图34是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图35是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图36是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图37是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图38是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图39是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺；
图40是根据本发明另一个实施例的半导体衬底主要部分的剖面图，说明DRAM存储单元的制造工艺。
下面将参照附图、结合实施例详细描述本发明。
具有相同功能的部件均以共同的标号表示，从而避免重复描述。〔实施例〕
图1是根据本发明的一个实施例的半导体衬底主要部分的剖面图，表示出DRAM的(约两个)存储单元，而图2是表示图1所示存储单元的各导电层的顶视图。图1是沿图2的线I—I′切开的剖面图。
半导体衬底1由p-型单晶硅制造，其主表面有p型阱2，阱2的无源区域用由二氧化硅制作的元件隔离场绝缘膜3在其主表面上形成。此外，在场绝缘膜3底下的p型阱2中，还形成一p型沟道截断区4。
DRAM存储单元被形成在p型阱2的有源区主表面上，由上述场绝缘膜3将其隔绝。此存储单元结构包括：一个n沟道型存储单元选择MISFET Qt；以及设置在存储单元选择MISFET上的一个信息存贮容性元件(或电容器)C。
此存储单元选择MISFET Qt由栅绝缘膜5、栅电极6和一对n型半导体区域7和7(亦即，源区和漏区)构成。栅电极6由第1成层的多晶硅膜形成，起字线WL作用。形成栅电极6(和字线WL)的这种多晶硅膜掺以n型杂质(如p型)使其电阻降低。顺便说一下，此栅电极6(和字线WL)还可以由多硅化物(polycide)膜制造，而多硅化物由在多晶硅膜上层叠难熔金属硅化物(诸如WSix、MoSix、TiSix或TaSix等)的膜制成。
在上述栅电极6的侧壁上形成侧壁分隔层8，如在栅方向得到的。此外，在此栅电极6上还形成绝缘膜9。这些侧壁分隔层8和绝缘膜9还叠以绝缘膜10，其上形成绝缘膜38。这些侧壁分隔层8、绝缘膜9和绝缘膜10全都由二氧化硅制成。另一方面，绝缘膜38由氮化硅制成并且起抗蚀刻膜的作用。使存储单元选择MISFET Qt不受在形成存贮电极步骤所用的蚀刻液的蚀刻，下面将加以说明。
在上述绝缘膜38上，形成作为信息存贮容性元件C的存贮电极11。此存贮电极11的构成为：延伸覆盖存储选择MISFET Qt的栅电极6的第1分层的(或下层)翅片12a；以及在前者的翅片12a上形成且延伸覆盖此翅片12a的第2分层的翅片12b。下层翅片12a由第2成层的多晶硅膜制成，而上层则由第3成层的多晶硅膜制成。这些多晶硅硅膜都掺以n型杂质(例如P)，使其电阻降低。
至于形成存贮电极11构件的两层翅片12a和12b，下层翅片通过在绝缘膜38、绝缘膜10和绝缘膜(在与栅绝缘膜5同一步骤中形成此膜)中形成的连接孔13和存储单元选通MISFET Qt的一个半导体区域7相连接。如图所示，该翅片12a的水平尺寸比上层翅片12b的水平尺寸大。换句话说，使此存贮电极11与相邻存储单元的存贮电极11形成具有这样的一种间隙，通常是下层翅片12a处较小，而上层翅片12b处较大。
另外，如图3所示，这样形成上述的存贮电极11，使其上层翅片12b和与其相邻存储单元的存贮电极11的上层翅片12b之间的间距(L)，在字线WL延伸的方向，实质上等于此DRAM存储单元的最小加工尺寸。如上所述，由于下层翅片所得的水平尺寸比上层翅片12b的水平尺寸大，所以使在考虑之中的存贮电极11的下层翅片12a与相邻存贮电极11的下层翅片12a之间的间距(L′)小于最小加工尺寸。
而且，在本发明的DRAM中，把存贮电极11在下层翅片12a的水平尺寸制成比上层翅片12b的尺寸大，而把此翅片12a和相邻存贮电极11的下层翅片12a之间的间距做得小于此DRAM存储单元的最小加工尺寸。多亏这种结构，可使存贮电极11具有随下层翅片12a的水平尺寸的增大而增大其面积，从而增加信息存贮容性元件C的存贮的电荷量(Cs)。
在上述存贮电极11上形成一个跨越介质膜14的信息存贮容性元件C的板电极15。该介质14由氮化硅膜制成，而板电极15则由第4成层的多晶硅膜制成。为降低其电阻，此多晶硅膜掺以n型杂质(例如磷)。
覆盖在上述信息存贮容性元件C上，经过二氧化硅绝缘膜16和叠加的层间BPSG绝缘膜17，形成为构成位线BL的第1布线层18。此第1布线层18由W层(上层)18a、TiN层(中间层)18b和Ti层(下层)18c组成，且通过在层间绝缘膜17和绝缘膜16中形成的连接孔19与存储单元选择MISFET Qt的一个n型半导体区域7相连接。由于此连接孔19有较大纵模比，(即，孔高与直径比)，孔中埋入多晶硅20，以改善第1布线层18与n型半导体区域7之间的连接可靠性。
在上述第1布线层18(或位线BL)上，介于层间绝缘膜21形成有一第2布线层22。此层间绝缘膜21是由二氧化硅膜、旋涂玻璃和二氧化硅的叠层膜构成的。第2布线层22形成主字线，由TiN层(上层)22a、Al层(中间层)22b和Ti层(下层)22c的叠层膜构成。
在上述第2布线层22上，介于层间绝缘膜23形成第3布线层24。此层间绝缘膜23由二氧化硅、旋涂玻璃和二氧化硅的叠层膜构成。此第3布线层24形成列选通线，且由较下的Ti层24d、叠加的TiN层24c、叠加的At层24b以及最上的TiN层24a叠层膜构成。覆盖在第3布线层24，亦即，在半导体衬底1的最上层上形成由二氧化硅与氮化硅的叠层模构成的钝化膜25。
参照图4列24描述根据本实施例这种结构的DRAM存储单元制造工艺的一个具体例子。
首先，如图4所示，用众所周知的方法，使半导体衬底1依次在其主表面上形成p型阱2、场绝缘膜3及栅绝缘膜5。此后，p型阱2用p型杂质离子掺入，使之伸展与扩入，形成p—型沟道截断区域4。
其次，用CVD法，在半导体衬底1上，依次淀积第1成层的多晶硅膜(厚度为150到250nm)和二氧化硅膜(厚度为200到300nm)，并且利用光刻胶作为掩模，用干式蚀刻法刻成图形，形成上述第1成层的多晶硅膜的存储单元选择MISFEI的栅电极6(和字线WL)，如图5和6所示。
接着，如图7所示，将p型阱2掺以n—型杂质(例如磷)离子，剂量为2到5×1013/cm2，形成存储单元选通MISFET Qt的n型半导体区域7和7(用做源区和漏区)。此后，用RIE(反应离子蚀刻)法，各向异性蚀刻通过CVD法在半导体衬底1上淀积的二氧化硅膜(厚度为100到200nm)，形成在栅电极6的栅极长边侧壁上的侧壁分隔层8。
然后，用CVD法依次在半导体衬底1上淀积二氧化硅绝缘膜10(厚度为50nm)、氮化硅绝缘膜38(厚度为50nm)，以及二氧化硅绝缘膜30(厚度为50到100nm)。此后，对这些绝缘膜10、38与30绝缘膜(即在与栅绝缘膜5的同一步骤中形成的绝缘膜)进行干式蚀刻，形成引到存储单元选择MISFET Qt的一个半导体区域7的连接孔13，如图8和9所示。
接着，如图10所示，用CVD法，在包括上述连接孔13在内的整个半导体衬底1的表面上淀积第2成层多晶硅膜31(厚度为100到200nm)。把此多晶硅膜31形成为信息存贮容性元件C的存贮电极11的部件，而且掺以剂量为2—3×1020/cm3的n型杂质(如磷)，直到透过上述连接孔13使其与存储单元选择MISFET Qt的一个半导体区域7相连接为止。
此后，如图11所示，用CVD法，在整个半导体衬底1的表面上，淀积由二氧化硅制成的绝缘膜32(具有100nm的厚度)，且利用光刻胶作为掩模，通过干法蚀刻法，在该部分形成连接孔33。此后，用CVD法，在整个半导体衬底1的表面淀积第3成层多晶硅膜34(具有5(到100nm)。此多晶硅膜34形成信息存贮容性元件C的存贮电极的另一部件，且掺以剂量为2—3×1020/cm3的n型杂质(例如磷)，直到透过上述连接孔33使其与第2成层多晶硅膜31相连接为止。
接着，如图12和13所示，利用光刻胶35(即，具有第1图形的第1掩模)作为掩模，通过干式蚀刻，把上述第3成层多晶硅膜34刻圆形成上层翅片12b。此时，如果按DRAM存储单元的最小加工尺寸(例如，0.5μm)，把多晶硅膜31刻成图形。那末，沿字线WL延伸的方向彼此相邻的翅片12b和12b之间的间距则基本上等于那个最小加工尺寸。
接着，如图14所示，利用上述光刻胶35作为掩模，通过干法蚀刻把翅片12b底下的绝缘膜32刻成图形。选择干法蚀刻条件，使聚合物36被施加到刻成图形的绝缘膜32的整个侧壁的周边。结果形成具有其以自对准方式由第1掩模的第1图形扩大的第2图形的第2掩模。此时，第二掩模由第1掩模35和聚合物36构成。
为了将此聚合物36加到绝缘膜32的侧壁上，借助于把半导体衬底1的温度下降到0℃或较低水平(例如，0℃到-50℃)进行干法蚀刻。另外，也可以通过优化所用工艺气体的气体〔分压〕比来控制聚合物36的施加量。例如对工业气体用(CHF3＋CF4)的情形，可通过将CHF3的比提高到比普通干式蚀刻法中的更高的比例就能增添聚合物36的施加量。
在本实施例中，虽没有特别限制，可在下列蚀刻条件下把绝缘膜32刻图，将聚合物36施加到绝缘膜32的侧壁：
工艺气体：CHF3＋CF4＋Ar
气体流量：10ml/min，CHF3
          10ml/min，CF4
          100ml/min，Ar
场所温度：-30℃
工艺气压：250m Torr
RF功率：60W
此时，所施加的聚合物36的宽度(或水平厚度)最大约0.1μm，而最小约0.05μm(平均为0.08μm)。
接着，如图15和16所示，利用上述光刻胶35和聚合物36作为掩模，用干法蚀刻把上述绝缘膜32下方的多晶硅膜31刻成图形，形成下层翅片12a。
由于下层翅片12a是利用光刻胶35和聚合物36作掩模通过蚀刻法形成的，故可以得到比只用光刻胶35作为掩模形成的下层翅片12b大的水平尺寸。由于把聚合物36施加到绝缘膜32侧壁的整个周边，故下层翅片12a的水平尺寸约为聚合物36宽度的两倍。而且由于相邻存储单元的上层翅片12b之间的间距基本上等于DRAM的最小加工尺寸。所以相邻存储单元的下层翅片之间的间距远小于上述最小加工尺寸。
此外，在本实施例中，还把多晶硅膜(31和34)刻成图形，通干式蚀刻法形成翅片12a和12b，结果，可使翅片12a和12b的尺寸精度要比通过湿式蚀刻法把多晶硅膜刻成图形所形成的要高。
接着，使上述光刻胶35灰化掉。此后，利用氢氟酸蚀刻溶液，通过湿式蚀刻法，同时除去在上层翅片12b和下层翅片12a之间留下的绝缘膜32与在下层翅片12a下的绝缘膜30，形成具有双层翅片结构的存贮电极11，如图17所示。
在本实施例中，由于在上述绝缘膜30之下形成耐氢氟酸蚀刻液蚀刻的氮化硅的绝缘膜38，这就可能确实防止不设置氮化硅膜使二氧化硅之类的绝缘膜10会被此腐蚀液蚀刻，以致损坏半导体衬底1的表面。
接着，如图18所示，通过CVD法在存贮电极11的表面淀积约10nm以下的氮化硅膜，形成介质膜14。此后，如图19所示，用CVD法，在整个半导体衬底1的表面淀积第4成层的多晶硅膜37(具有50—100nm的厚度)。用以掺入多晶硅膜37的n型杂质(例如，磷)的用量是5×1020/cm3。
接着，如图20所示，利用光刻胶为掩模，以干式蚀刻法将上述多晶硅膜37刻成图形，形成信息存贮容性元件C的板电极15。此后，通过CVD法，在整个半导体衬底1的表面上依次淀积绝缘膜16(厚度为100—200nm的二氧化硅膜)和层间绝缘膜17(厚度为500—600nm的BPSG膜)在900到950℃下对此层间绝缘膜17进行处理，使表面平坦化。
接着，如图21所示，利用光刻胶作为掩模，干式蚀刻层间绝缘膜17、绝缘膜16、绝缘膜38以及绝缘膜(即，在形成栅绝缘膜5的同一步骤中形成的绝缘膜)，形成引向一个存储单元选择MISFETQt的半导体区域7的连接孔19。随后，通过CVD法，在整个包括连接孔19内部的半导体衬底1的表面上淀积第5成层的多晶硅膜20(具有400—500nm的厚度)。此后，对多晶硅膜20进行内蚀刻。从整个层间绝缘膜17上除去多晶硅20，而留下连接孔19里的多晶硅膜20。用来给此多晶硅膜20掺杂的n型杂质(例如，磷)的剂量为2—3×1020/cm3。
接着，如图22和23所示，通过溅射法，在整个半导体衬底1表面淀积Ti膜(厚度为10—20nm)和TiN膜(厚度为100—150nm)，以及随后用CVD法在TiN膜上淀积W膜(厚度为200—300nm)。此后，利用光刻胶作为掩模，通过干式蚀刻法将这些膜刻成图形，在层间绝缘膜17上形成第1布线层18(即，位线BL)。顺便说一下，图23中省略了板电极15。
接着，如图24所示，在整个半导体衬底1表面上依次淀积二氧化硅膜(厚度为400—500nm)、旋涂玻璃膜和二氧化硅膜(厚度为400—500nm)，形成由这些叠层膜构成的层间绝缘膜21。关于此，以CVD法淀积二氧化硅膜、以旋涂法淀积旋涂玻璃膜。随后，通过溅射法，依次在整个半导体衬底1表面淀积Ti膜(厚10—20nm)、Al膜(厚400—500nm)和TiN膜(厚50—100nm)，然后以光刻胶为掩模，用干式蚀刻法，将它刻成图形，在层间绝缘膜21上形成第2布线层22。此第2布线层22形成与字线线WL相连接的主字线。
接着，如图25所示，在整个半导体衬底1表面依次淀积二氧化硅膜(厚为500—600nm)、旋涂玻璃膜和二氧化硅膜(厚为500—600nm)，形成这些叠层膜的层间绝缘膜23。随后，在整个半导体衬底1表面，通过溅射法，依次淀积Ti膜(厚10—20nm)、TiN膜(厚100—150nm)、Al膜(厚600—800nm)及TiN膜(厚50—100nm)，然后，利用光刻胶作为掩模，用干法腐蚀将其刻出图形，在层间绝缘膜23上形成第3布线层24。此第3布线层24形成列选择线，每个列选择线用于4条位线BL。
此后，通过CVD法，在半导体衬底1的最上层依次淀积二氧化硅膜和氮化硅膜，层叠而构成钝化膜25，从而完成图1所示的本实施例的DRAM存储单元。
因而，在本实施例的DRAM单元中，存贮电极11具有其所给的下层翅片12a，水平尺寸大于上层翅片12b的水平尺寸，使相邻存贮电极11的那个翅片12a与下翅片12a之间的间距小于DRAM存储单元的最小加工尺寸。其结果是，该存贮电极11的表面面积能够其随下层翅片12a水平尺寸的增大而增大，从而扩大了信息存贮容性元件C的存贮电荷量(Cs)。
此外，在本实施例的DRAM存储单元中，存贮电极11具有其由干法腐蚀形成的翅片12a和12b，因而可使翅片12a和12b的尺寸精度提高。〔实施例2〕
这里将参照图26—31描述上述实施例1的存贮电极11的另一种制造方法。
首先，如图26所示，利用光刻胶作为掩模，用干式蚀刻法把第3成层的多晶硅膜(34)刻成图形，形成存贮电极11的上层翅片12b。至此的工艺步骤与前述实施例1的制造方法是相同的，而且相邻存储单元两翅片12b和12b间的间距也基本上等于DRAM存储单元的最小加工尺寸。
接着，如图27所示，利用上述光刻胶(或有着第1图形的第1掩膜)，通过干式蚀刻法，把翅片12b下的绝缘膜32刻成图形。在普通的蚀刻条件下，即不在刻成了图形的绝缘膜32的侧壁上施加聚合物的条件下，进行此种干法腐蚀。
如图28所示，在整个半导体衬底1包括上述光刻胶35表面的表面上，淀积厚度约为100—200nm的聚合物36。聚合物36要在不使光刻胶35变坏的温度下淀积，它还可以用诸如氮化硅或二氧化硅膜之类绝缘膜来替换，而这种绝缘膜应在低温下淀积。结果，所形成为第2掩模，它具有其由第1掩模的第1图形自对准地扩大的第2图形。此处，第2掩模是由第1掩模35和聚合物36构成。在下列的实施例中，保持类似的第1掩模和第2掩模之间的此种关系。
本实施例使用ECR(即，电子回旋共振)型干式蚀刻设备，在下列蚀刻条件下淀积聚合物36，对此虽然没有特别限制：
工艺气体：C2F6(气体流量：10ml/min)
场所温度：-40℃
工艺压力：5m Torr
RF功率：60W
微波：300mA
接着，如图29所示，对上述聚合物进行深蚀刻。留下在光刻胶35、翅片12b和绝缘膜32各侧壁上的聚合物36。随后，如图30所示，利用光刻胶35和聚合物36作为掩模，通过干法腐蚀，把绝缘膜32下的多晶硅膜31刻成图形，形成下层翅片12a。
由于利用光刻胶35和聚合物36作为掩模，通过蚀刻法形成上述下层翅片12a如上述实施例1，所得到的下层翅片12a的水平尺寸比之只利用光刻胶35作为掩模所形成的上层翅片12b的尺寸要宽。另外，由干相邻存储单元的上层翅片12b之间的间距基本上等于DRAM的最小加工尺寸，所以，在相邻的存储单元的下层翅片12a与12a间的间距可被制成小于此最小加工尺寸。
接着，使上述光刻胶35和聚合物36灰化掉。此后，用氢氟酸蚀刻液。通过湿式蚀刻法，除去上层翅片12b和下层翅片12a之间留下的绝缘膜32与在下层翅片12a下的绝缘膜30，从而形成双层翅片结构的存贮电极11，如图31所示。〔实施例3〕
参照图32和37，此处将描述根据本发明的另一个实施例的DRAM存储单元的制造方法。
首先，如图32所示，通过与前述实施例1和2的工艺相同的工艺，形成存储单元选择MISFET Qt。此后，通过CVD法，在MIS-FET Qt上依次淀积二氧化硅的绝缘膜10、多晶硅膜40，以及二氧化硅的绝缘膜41。
接着，如图33所示，利用光刻胶作为掩模，干式蚀刻上述绝缘膜41、多晶硅膜40和绝缘膜10，以及绝缘膜(亦即，在形成栅绝缘膜5同一个步骤形成绝缘膜)，形成具有约0.6μm的直径和伸向存储单元选通MISFET Qt的一个半导体区域7的连接孔13。工艺气体氟化碳用于蚀刻绝缘膜41和10，工艺气体氯用于蚀刻多晶硅膜40。随后，通过CVD法，在整个半导体衬底1表面，淀积多晶硅膜42。此多晶硅膜42经过连接孔13与存储单元选择MISFET Qt相连接。
接着，如图34所示，用光刻胶35作为掩模，通过干式蚀刻法把上述多晶硅膜42刻成图形，形成上层翅片12b。此时，以DRAM存储单元的最小加工尺寸，把多晶硅膜42刻成图形，因此在相邻存储单元的翅片43b和43b之间的间距等于此最小加工尺寸。随后，利用氢氟酸蚀刻液，通过湿法腐蚀除去翅片43b下的绝缘膜41，而留下光刻胶35。
接着，如图35所示，通过与上述实施例2相同的方法，在整个包括上述光刻胶35表面的半导体衬底1的表面上，淀积聚合物36。此后，对聚合物36进行深蚀刻，而被留在光刻胶35和翅片43b的各侧壁上。
接着，如图36所示，利用上述光刻胶35和聚合物36，通过干式蚀刻法，把它们下方的多晶硅膜40刻成图形，形成下层翅片43a。此后，如图37所示，使这些光刻胶35和聚合物36灰化掉，就完成了存贮电极44。
由于利用光刻胶35和聚合物36作为掩模，通过蚀刻法形成下层翅片43a，如上述实施例1和2那样，所得的水平尺寸比只用光刻变35作为掩模而形成上层翅片43b的水平尺寸要大。此外，由于相邻存储单元的上层翅片43b之间的间距基本上等于该DRAM的最小加工尺寸，所以相邻存储单元的下层翅片43a和43a之间的间距小于最小加工尺寸。〔实施例4〕
下面将参照图38到40描述根据本发明的另一个实施例的DRAM存储单元的制造工艺。
首先，如图38所示，用光刻胶35作为掩模，通过干法腐蚀把第3成层的多晶硅膜刻成图形，形成存贮电极11的上层翅片12b。进行这利干法腐蚀的蚀刻条件是要使翅片12b的侧壁形成斜坡。为了使翅片12b的侧壁形成斜坡，例如，当在蚀刻设备的工艺室内将第3成层的多晶硅膜刻成图形时，要逐渐改变工艺气体的组分。
接着，如图39所示，利用上述光刻胶35和翅片12b作为掩模，通过干式蚀刻方，把翅片12b底下的绝缘膜32刻成图形。此干式蚀刻方在这样的蚀刻条件下进行，使侧壁如上述第3成层的多晶硅膜的刻图步骤一样，形成斜坡。
接着，如图40所示，利用上述光刻胶35和绝缘膜32作为掩模，把其下的多晶硅31刻制形成下层翅片43a。由于利用光刻胶35和有斜坡的侧壁的绝缘膜32，通过蚀刻法，形成此下层翅片43a，所得翅片43a的水平尺寸比通过只用光刻胶35作为掩模形成上层翅片43b的尺寸要大。此外，由于相邻存储单元的上层翅片43b间的间距基本上等于DRAM的最大加工尺寸，而相邻存储单元的下层翅片43a和43a间的间距则小于最小加工尺寸。
顺便说说，在本实施例中，上层翅片43b和在下面的绝缘膜32都有各自带斜坡的侧壁，但也可以仅其中之一的侧壁为斜坡形。而且当利用光刻胶35和绝缘膜32作为掩模，通过干式蚀刻法，形成下层翅片43a时，就可使侧壁又形成斜坡。
虽然结合各实施例对本发明进行了详细描述，但不应限于此，在本范围内可以作出各种各样的修改。
虽然上述实施例针对将本发明用于其中具有两层翅片结构构成信息存贮电容元件的存贮电极的DRAM进行了描述，但本发明不应用限于此，也可应用于具有三层以上的翅片结构构成存贮电极的DRAM。对于存贮电极由三层翅片结构组成的情况下，在相邻存储单元的最上层翅片之间的间距基本上等于DRAM存储单元最小加工尺寸，而第2层翅片间的间距则小于最小尺寸。此外，最下层翅片之间的间距还变得更小。
虽然上述实施例是将本发明应用于DRAM，其中将位线安排在信息存贮容性元件之上来进行描述，但本发明不应限于此，还可用于电容器覆盖在位线结构之上的DRAM中，其中将信息存贮容性元件安排在位线上。
下面将简要说明通过本文所披露的本发明一种代表性的所获得的效果。
根据本发明，可使所制成的DRAM的存贮电极的下层翅片水平尺寸大于上层翅片，而且可使制成的相邻存贮电极的下层翅片与下层翅片间的间距小于DRAM存储单元的最小加工尺寸。其结果是，此存贮电极可能具有随下层翅片水平尺寸增大而增大其表面面积，从而扩大信息存贮容性元件存贮电荷的容量。
根据本发明，通过干式蚀刻法，用于形成翅片，还可以改进存贮电极翅片的尺寸精度。

Claims (11)

1.一种半导体集成电路器件，该器件包括：多条字线；多条与所说的字线交叉的数据线；以及多个与所说字线和所说数据线连接的存储单元，每个所说存储单元包括：
一个存储单元选择MISFET，包含形成在一半导体衬底主表面上的源、漏区以及介于一绝缘膜形成在所说半导体衬底上的所说源和漏区之间的一个栅电极；以及
一个信息存贮容性元件，包含一个存贮电极、一介质膜和一板电极，所说存贮电极具有在所说栅电极上方形成的第1导电膜和与所说第1导电膜电连接的第2导电膜，且所说第1导电膜具有第2图形，第2导电膜位于所说第1导电膜之上且具有第1图形，所说存贮电极与所说存储单元的源和漏区之一电连接；所说个质膜覆盖在所说存贮电极的表面上；所说板电极介于所说介质膜形成在所说存贮电极上，
其中，在毗邻的所说存储单元的两个导电膜中，所说第1导电膜的间隙小于所说第2导电膜的间隙，
其中，在两个沿所说字线的延伸方向彼此相邻的存储单元中，所说第2导电膜的间隙基本上等于所说集成电路器件的最小加工尺寸。
2.一种具有多个存储单元的半导体集成电路器件的制造工艺方法，每个存储单元包括：一个存储单元选择MISFET和一个信息存贮容性元件；所述MISFET包含形成在半导体衬底上的源区、漏区以及一栅电极；所述信息存贮容性元件包含一存贮电极、一介质膜以及一板电极，所述存贮电极具有在所说栅电极上方形成的第1导电膜和与所说第1导电膜电连接且位于所说第1导电膜上的第2导电膜，并与所说存储单元选择MISFET的源或漏区之一电连接：所述介质膜覆盖在所说存贮电极表面上；所述板电极介于所说介质膜形成在存贮电极上，该方法包括下列步骤：
在所说半导体衬底上形成所说存储单元选择MISFET；
在所说存储单元选择MISFET的栅电极上形成绝缘膜；
在所说绝缘膜上形成所说第1导电膜；
在所说第1导电膜上形成第2导电膜，使所说第2导电膜除至少一部分外均与所说第1导电膜隔开；
在所说第2导电膜上形成具有所说第1图形的第1掩模；
用第1掩模以自对准方式除去所说第2导电膜没有被所说第1掩模覆盖住的部分；
用所说第1掩模的第1图形形成具有以自对准方式扩大的所说第2图形的所说第2掩模；
用所说第2掩膜以自对准方式除去所说第1导电膜上没有被所说第2掩膜覆盖住的部分；
形成所说的介质膜，以覆盖所说存贮电极表面；以及
介于所说介质膜，在所说存贮电极上形成所说板电极。
3.一种半导体集成电路器件的制造工艺方法，该集成电路器件在一个存储单元选择MISFET上形成一个信息存贮容性元件，该元件包含具有多个成层的翅片的存贮电极、覆盖在所说存贮电极表面上的介质膜以及介于所说介质膜在所说存贮电极上形成的板电极，该工艺包括下列步骤：(a)在所说存储单元选择MISFET上淀积一第1绝缘膜，然后蚀刻所说第1绝缘膜，以形成一延伸到所说存储单元选择MISFET的一个半导体区域的第1连接孔；(b)在所说第1绝缘膜上淀积一第1导电膜，使所说第1导电膜通过所说第1连接孔与所说存储单元选择MISFET的一个半导体区域电连接；(c)在所说第1导电膜上淀积第2绝缘膜，然后蚀刻所说第2绝缘膜，以形成一个引到所说第1导电膜的第2连接孔；(d)在所说第2绝缘膜上淀积一第2导电膜，通过所说第2连接孔使所说第2导电膜与第1导电膜电连接；(e)用具有形成在所说第2导电膜上的第1图形的第1掩膜，把所说第2导电膜刻成图形，以形成上层翅片；(f)把所说第2绝缘膜刻成图形，以使所说第2绝缘膜可具有一由所说第1图形的自对准方式扩展的第2图形，以形成一个第2掩模：(g)用所说第2掩模以自对准方式把形成在所说第2绝缘膜之下的第1导电膜刻成图形，以形成下层翅片；以及(h)蚀刻掉在所说上层翅片与所说下层翅片间留下的所说第2绝缘膜，形成一个具有所说上层翅片和所说下层翅片的所说信息存贮容性元件的存贮电极。
4.根据权利要求3的半导体集电路器件的制造工艺方法，还包括步骤：
形成一层蚀刻速率与在所说第1绝缘膜与所说存储单元选择MISFET之间的所说第1绝缘膜不同的耐蚀刻膜。
5.根据权利要求3的半导体集成电路器件的制造工艺方法，其中，所说第1导电膜和所说第2导电膜都由干法腐蚀刻成图形。
6.根据权利要求3的半导体集成电路器件的制造工艺方法，其中，当利用在所说上层翅片上形成的光刻胶作为掩模，通过干法腐蚀将所说第2绝缘膜刻出图形时，把所说半导体衬底的温度设定为0℃或更低。
7.一种半导体集成电路器件的制造工艺方法，该器件在一个存储单元选择MISFET上形成一个信息存贮容性元件，该元件包含具有多个成层的翅片存贮电极、覆盖在所说存贮电极表面上的介质膜以及介于所说介质膜在所说存贮电极上形成的板电极，该工艺方法包括下列步骤：(a)在所说存储单元选择MISFET上淀积一第1绝缘膜，然后蚀刻所说第1绝缘膜，以形成一个引到所说存储单元选择MISFET的一个半导体区域的第1连接孔；(b)在所说第1绝缘膜上淀积一第1导电膜，通过所说第1连接孔使所说第1导电膜与所说存储单元选择MISFET的一个半导体区域电连接；(c)在所说第1导电膜上淀积第2绝缘膜，然后蚀刻所说第2绝缘膜，以形成一个引到所说第1导电膜的第2连接孔；(d)在所说第2绝缘膜上淀积一第2导电膜，通过所说第2连接孔使所说第2导电膜与第1导电膜电连接；(e)利用在所说第2导电膜上形成的一个第1掩模把所说第2导电膜的所说第2绝缘膜刻成图形，形成一上层翅片；(f)在所说第1掩模上淀积一第3绝缘膜，然后蚀刻所说第3绝缘膜，在所说上层翅片和所说第2绝缘膜的各自侧壁上留下所说第3绝缘膜；(g)用所说第3绝缘膜以自对准方式把所说第1导电膜刻成图形，形成一上层翅片；以及(h)蚀刻掉在所说上层翅片和所说下层翅片间留下的所说第2绝缘膜，形成一个具有所说上层翅片和下层翅片的信息存贮容性元件的存贮电极。
8.一种半导体集成电路器件的制造工艺方法，该集成电路器件在一个存储单元选择MISFET上形成一个信息存贮容性元件，该元件包含具有多个成层的翅片存贮电极、覆盖在所说存贮电极表面上的介质膜以及介于所说介质膜形成在所说存贮电极上方的板电极，该工艺方法包括下列步骤：(a)在所述存储单元选择MISFET上依次淀积一第1绝缘膜、一第1导电膜和第2绝缘膜，然后刻蚀所说第2绝缘膜、所说第1导电膜和所说第1绝缘膜，以形成一延伸到所说存储单元选择MIS-FET的一个半导体区域的连接孔；(b)在所说第2绝缘膜上淀积一第2导电膜，通过所说连接孔使所说第2导电膜与所说存储单元选择MISFET的一个半导体区域电连接；(c)利用一在所说第2导电膜上形成的第1掩模把所说第2导电模刻成图形，以形成一上层翅片；(d)刻蚀掉在所说上层翅片之下的所说第2绝缘膜，然后在所说第1掩模上淀积一第3绝缘膜，随后蚀刻所说第3绝缘膜，以在所说第1掩模和所说上翅片的各自侧壁上留下所说第3绝缘膜；以及(e)用在所说光刻胶和所说上层翅片的各自侧壁上留下的第3绝缘膜，以自对准方式把所说第1导电膜刻成图形，以形成下层翅片。
9.一种半导体集成电路器件的制造工艺方法，该集成电路器件在一个存储单元选择MISFET上形成一个信息存贮容性元件，该元件包含具有多个成层的翅片存贮电极、覆盖在所说存贮电极表面上的介质膜以及介于所说介质膜形成在所说存贮电极上的板电极，该工艺方法包括下列步骤：(a)在所说存储单元选择MISFET上淀积一第1绝缘膜；然后蚀刻所说第1绝缘膜，以形成一延伸到所说存储单元选择MISFET的一个半导体区域的第1连接孔；(b)在所说第1绝缘膜上淀积一第1导电膜，通过所说第1连接孔使所说第1导电膜与所说存储单元选择MISFET的一个半导体区域电连接；(c)在所说第1导电膜上淀积一第2绝缘膜，然后蚀刻所说第2绝缘膜，以形成一个引到所说第1导电膜的第2连接孔；(d)在所说第2绝缘膜上淀积一第2导电膜，通过所说第2连接孔使所说第2导电膜与所说第1导电膜电连接；(e)利用一在所说第2导电膜上形成的第1掩模把所说第2导电膜刻成图形，使其侧壁形成斜坡；(f)用所说第1掩模以自对准方式把在所说上层翅片下形成的所说第2绝缘膜刻成图形，使其侧壁形成斜坡；(g)利用所说第1掩模和所说第2绝缘膜作为掩模，把在所说第2绝缘膜下形成的第1导电膜刻成图形，以形成一下层翅片；以及(h)刻蚀掉在所说上层翅片和所说下层翅片间留下的所说第2绝缘膜，以形成一个具有所说上层翅片和所说下层翅片的所说存贮容性元件的存贮电极。
10.根据权利要求9的半导体集成电路器件制造工艺方法，其中，把所说第1导电膜刻出图形，使其侧壁形成斜坡，以形成所说下层翅片。
11.一种具有多个存储单元的半导体集成电路器件的制造工艺方法，每个存储单元包括一个信息存贮容性元件以及一个存储单元选择MISFET，该容性元件包含至少具有两个彼此电连接的导电层的存贮电极、一覆盖所说存贮电极的介质膜以及介于所说介质膜形成在所说存贮电极上方的一公用电极；该工艺方法包括下列步骤：(a)在一半导体衬底的表面和第1与第2半导体区域上形成所说存储单元选择MISFET的一个栅电极，所说第1和第2半导体区域在所说栅电极两侧的所说半导体衬底内形成所说存储单元选择MISFET的源区和漏区；(b)在所说半导体衬底上形成一第1导电膜，形成一存贮电极；(c)在所说第1导电膜上淀积一第1绝缘膜；(d)在所说第1绝缘膜上淀积一第2导电膜；(e)利用一在所说第2导电膜上形成的第1掩模把所说第2导电膜刻成图形，以形成多个最上层导电层；(f)利用所说第1掩模把所说第1绝缘膜刻成图形；(g)在所说已刻成图形的第1绝缘膜的侧壁上形成一第2绝缘膜；以及(h)用所说第2绝缘膜、以自对准方式，把所说第1导电膜刻成图形，
其中，所说多个最上层的导电层以最小加工尺寸来加工。
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