CN1181554C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。半导体器件包括：第一晶体管，具有在半导体衬底上形成的第一栅极、在该第一栅极周围形成的第一低浓度扩散层、在该第一低浓度扩散层的周围形成的第一高浓度扩散层、在该第一栅极周围形成的第一栅极侧壁；第二晶体管，具有在半导体衬底上形成的第二栅极、在该第二栅极周围形成的第二低浓度扩散层、在该第二低浓度扩散层的周围形成的第二高浓度扩散层、在该第二栅极周围形成的厚度与第一晶体管的第一栅极侧壁相同的第二栅极侧壁，第二低浓度扩散层从第二栅极至第二高浓度扩散层的尺寸大于第一低浓度扩散层从第一栅极至第一高浓度扩散层的尺寸。

Description

半导体器件及其制造方法
技术领域
本申请基于2000年10月11日提交的日本专利申请No.2000-310155，并要求以其作为本申请的优先权。
本发明涉及具有高压晶体管的半导体器件，特别是涉及高集成化的半导体器件及其制造方法。
背景技术
使用图21和图22来说明现有技术的非易失性半导体存储器件的结构。图21是表示NOR型高速存储器的存储器单元部分和周边电路部分的结构的截面图。
在图21中，在NOR型高速存储器中，除了由具有存储保持能力的浮动栅极200和控制栅极201的层叠结构的堆叠晶体管的存储器单元202之外，还存在用于存储器单元202中的信息的写入、读出、删除等的高压晶体管203和低压晶体管204。
存储器单元202在源极/漏极扩散层214之间具有栅极结构。该栅极结构具有由形成在半导体衬底223上的隧道氧化膜218、形成在其上的浮动栅极200、形成在其上的中间多层绝缘膜219、形成在其上的控制栅极201所构成的层叠结构。而且，在该层叠结构的周围形成栅极侧壁209b。而且，该存储器单元202通过浅沟道隔离层221而与高压晶体管等的存储器周边元件相分离。
高压晶体管203在形成于基板223表面区域上的两个N-扩散层206之间具有栅极结构，该栅极结构具有形成在半导体衬底223上的厚的栅极氧化膜205和形成在其上的栅极电极211。在该栅极结构的周围形成与存储器单元202的栅极侧壁209b相同厚度的栅极侧壁209，N-扩散层206的表面区域由栅极氧化膜205和栅极侧壁209所覆盖。而且，在N-扩散层206外侧的半导体衬底223的表面上，在从栅极结构离开的方向上形成N+扩散层207。
此外，相对于高压晶体管203，介以浅沟道隔离层221而形成低压晶体管204。该低压晶体管204在N-扩散层216之间是栅极电极，栅极在半导体衬底223上具有薄的栅极氧化膜220、其上的栅极电极212。在栅极周围形成与存储器单元相同厚度的侧壁209a。而且，在从N-扩散层216的栅极结构向外侧离开的方向上形成N+扩散层215。
高压晶体管203用于在进行信息的写入、删除等的动作时给存储器单元202提供十几V的高压。在高压晶体管203中，不仅要使栅极氧化膜205厚达例如20nm以免被高压造成绝缘破坏，而且还必须提高源极·漏极扩散层206、207的结耐压，使其具有十几V的耐压。
为此，在使低浓度的N-(或者P-)扩散层206深入扩散的同时，增大从衬底223表面上的高浓度的N+(或者P+)扩散层207和N-(或者P-)扩散层206的边界到延伸至栅极氧化膜205下的末端的距离(以下称为LDD长度)208，在N-(或P-)扩散层206中，耗尽层易于延伸，而提高了结耐压。
特别是，在高压PMOS晶体管203中，在作为P型杂质的硼通过在扩散层206、207形成后至半导体器件完成之间所进行的各种加热工序而易于在半导体衬底中进行扩散，因此，当没有把决定LDD长度208的栅极侧壁209的厚度保持在某种程度以上时，存在着靠从高浓度区域207向低浓度区域206的硼扩散而在栅极氧化膜205和栅极侧壁209之下形成的低浓度区域206的LDD长度208变短或者变没有的危险。
与此相对，虽然未图示，但在高压NMOS晶体管中，作为N型杂质的砷与作为P型杂质的硼相比，由于加热工序中的扩散的程度较低，则与高压PMOS 203相比，能够较薄地形成栅极侧壁厚度。
但是，在图21所示的现有的LDD结构中，栅极侧壁209的厚度为例如0.2μm厚。该栅极侧壁209的厚度与要求耐压高的高压PMOS晶体管203相配合而决定，其他的存储器202、晶体管204的栅极侧壁209b、209a具有与其相配合而形成的厚度。
高压晶体管203中的P-离子注入，在加工栅极电极211之后，以自对准方式进行，然后，形成栅极侧壁205。此后，把栅极侧壁205作为掩模来进行形成P+扩散层206的P离子注入，能够增大该LDD长度208。在现有技术中，此时，形成的低压晶体管204的侧壁209a和存储器单元202的侧壁209b与高压晶体管203的相同，为0.2μm厚。现有的各个存储器单元202、晶体管203和204的侧壁209b、209、209a之所以一律为相同的厚度，是为了在制造工序中同时对各个存储器单元202、晶体管203，204形成侧壁，以便减少工序数量。
此时，各个存储器单元202、晶体管203，204的接触孔210与同它们相邻的各个栅极电极201、211、212的距离为，例如，高压晶体管203的侧壁厚度224与侧壁209和接触孔210之间的对准余量225之和。该对准余量由接触孔210和栅极电极211的对准偏差的精度以及各个接触孔210本身、栅极电极211本身的尺寸的精度所决定。在其他的存储器单元202、晶体管204中是同样的。
而且，作为与本申请相同的受让人的日本申请是日本专利申请特愿平11-46728。使用图22来说明该专利申请。在图22中，与图21相对应的部分使用相同的标号，而省略其详细说明。
在该在先申请中，使用两种存储器单元和晶体管的栅极侧壁结构。一种是用于高压晶体管203的厚的栅极侧壁112，另一种是具有用于存储器单元202和低压晶体管204的预定厚度115的薄的栅极侧壁114。高压晶体管203的第一栅极侧壁112具有比存储器单元202、低压晶体管204的栅极侧壁114的预定厚度115厚的预定厚度120，而且，具有在其上部形成的第二侧壁111。
如果使用该图22的技术，在高压晶体管203中，能够确保为了得到必要的结耐压的足够的LDD长度116，另一方面，在存储器单元202和低压晶体管204中，能够使用比现有技术薄的侧壁114，在低压晶体管中，LDD长度117比高压晶体管203的LDD长度116短，因此，能够减小栅极电极212与接触孔210的距离119。
在此，距离119是侧壁厚度115和对准余量225之和。高压晶体管203的栅极电极211与接触孔210的距离118是高压晶体管203的侧壁厚度120和对准余量225之和，大于存储器单元202和低压晶体管204中的栅极200、201、212与接触孔210的距离119。
在日本专利公开特开平8-23031号公报的图1中，为了谋求高压MOS晶体管的高压化和低压MOS晶体管的高驱动能力化，揭示了使栅极侧壁为双重的半导体集成电路。其中，在高压MOS晶体管侧，在双重栅极侧壁的外侧的侧壁方形成浓的扩散层，使低压MOS晶体管侧在双重栅极侧壁的内侧的侧壁方形成浓的扩散层。
在图21所示的现有的半导体器件的制造方法中，产生了以下问题：
在接触孔210形成时，由于掩模未对准而产生了以下缺陷：接触孔210靠近各个栅极电极201、211、212而形成，或者，因孔的尺寸变大而骑到了栅极侧壁209b、209、209a上。此时，当形成该栅极侧壁的材料是难于被腐蚀的材料时，接触孔210的底面按照设计是不与半导体衬底223的表面相接触的，由于其接触面积变小，则接触电阻变大。
另一方面，在设计成足够的距离，例如，0.2μm以免接触孔210接触到栅极侧壁209b、209、209a的情况下，接触孔210与各个栅极电极201、211、212的距离成为0.4μm这样大的值，结果是使芯片面积增加。
而且，对于存储器单元202，为了在浮动栅极200中形成作为源极/漏极区域的N+扩散层214，以使一部分重叠，原来是不需要LDD栅极侧壁209b的。只是，在制造工序中形成周边的晶体管时，存储器单元202中也同时形成了栅极侧壁209b，因此，在存储器单元202中也存在栅极侧壁。
但是，若要把存储器单元202细微化而使字线间隔变窄，则当产生未对准时，如上述那样，由于厚的栅极侧壁209b而使接触孔210的底面面积变得非常小或者完全变无，因此，不能实现在字线间形成接触的设计。
因此，为了在字线间设置接触孔，由于侧壁较厚，而必然使存储器单元尺寸过大。这是妨碍细微化的非常大的问题。
而且，在周边电路的低压NMOS晶体管204中，随着侧壁209a变厚，N-扩散层216的LDD长度217变长，因此，寄生电阻变大，而存在晶体管204的电流驱动能力降低的问题。
因此，在低压晶体管204中，由于不需要高的结耐压，则存在电路图形变大并且性能变差的缺陷。
为了解决图21所示的现有技术的问题，而提出了具有图22的构成的在先申请的现有技术，但是，在该在先申请中采用了仅高压晶体管203具有较厚的栅极侧壁112的结构。因此，和图21的现有例子相比，追加了分别制作栅极侧壁112、114的1～2个光刻工序。因此，与图21的现有技术相比，栅极侧壁形成工序变长，变得复杂化，从而存在制造工序数量增加的问题。
发明内容
本发明的一个方案是提供一种半导体器件，包括：第一N型晶体管，具有在半导体衬底上形成的第一栅极、在该第一栅极周围的上述半导体衬底表面上形成的第一N型低浓度扩散层、在该第一N型低浓度扩散层的周围的上述半导体衬底表面上形成的第一N型高浓度扩散层、在该第一栅极周围形成的第一栅极侧壁；第二P型晶体管，具有在上述半导体衬底上形成的第二栅极、在该第二栅极周围的上述半导体衬底表面上形成的第二P型低浓度扩散层、在该第二P型低浓度扩散层的周围的上述半导体衬底表面上形成的第二P型高浓度扩散层、在该第二栅极周围形成的具有与上述第一N型晶体管的第一栅极侧壁相同厚度的第二栅极侧壁；其中，从上述半导体衬底表面上的上述第二栅极至第二P型高浓度扩散层的第二P型低浓度扩散层的尺寸大于从上述半导体衬底表面上的上述第一栅极至第一N型高浓度扩散层的第一N型低浓度扩散层的尺寸。
本发明的另一个方案是提供一种半导体器件的制造方法，包括下列步骤：在半导体衬底上形成元件分离区域，在上述半导体衬底上形成高压晶体管用的第一栅极绝缘膜，形成膜厚比上述第一栅极绝缘膜薄的低压晶体管用的第二栅极绝缘膜，层叠成为栅极电极的导电材料，通过腐蚀有选择地进行刻图，向第一MOS晶体管区域的半导体衬底导入第二导电类型的杂质，淀积第一侧壁材料，通过各向异性腐蚀来有选择地腐蚀上述第一侧壁材料，而在上述栅极电极的侧面上形成第一侧壁，以上述第一侧壁作为掩模、向半导体衬底的第二MOS晶体管区域中导入第一导电类型的杂质，向半导体衬底的第一MOS晶体管区域中导入浓度比上述第二导电类型杂质扩散层高的杂质，淀积第二侧壁和与第二侧壁材料不同的第三侧壁材料，通过各向异性腐蚀来有选择地腐蚀第三侧壁材料，在上述第二侧壁的侧面形成第三侧壁，向半导体衬底的第二MOS晶体管区域中导入浓度比上述第一导电类型杂质扩散层高的第一导电类型杂质，除去第三侧壁，在上述半导体衬底整个表面上淀积层间绝缘膜，以及在上述层间绝缘膜中有选择地形成接触孔。
附图说明
本发明的这些和其他的目的、优点及特征将通过结合附图对本发明的实施例的描述而得到进一步说明。在这些附图中：
图1是表示本发明的第一实施例的主要构成的截面图；
图2是表示第一实施例的全体构成的概要的半导体器件的截面图；
图3是表示第一实施例的一部分的构成的截面图；
图4A是说明第一实施例的主要构成的制造方法的一个工序的截面图；
图4B是说明第一实施例的部分构成的制造方法的一个工序的截面图；
图5A是接着图4A来说明第一实施例的主要构成的制造方法的一个工序的截面图；
图5B是接着图4B来说明第一实施例的部分构成的制造方法的一个工序的截面图；
图6A是接着图5A来说明第一实施例的主要构成的制造方法的一个工序的截面图；
图6B是接着图5B来说明第一实施例的部分构成的制造方法的一个工序的截面图；
图7A是接着图6A来说明第一实施例的主要构成的制造方法的一个工序的截面图；
图7B是接着图6B来说明第一实施例的部分构成的制造方法的一个工序的截面图；
图8A是接着图7A来说明第一实施例的主要构成的制造方法的一个工序的截面图；
图8B是接着图7B来说明第一实施例的部分构成的制造方法的一个工序的截面图；
图9A是接着图8A来说明第一实施例的主要构成的制造方法的一个工序的截面图；
图9B是接着图8B来说明第一实施例的部分构成的制造方法的一个工序的截面图；
图10是表示第一实施例的第一变形例的制造方法的一个工序的截面图；
图11是接着图10来表示第一变形例的制造方法的一个工序的截面图；
图12是表示第一实施例的第二变形例的主要构成的截面图；
图13是表示第二实施例的主要构成的截面图；
图14是说明第二实施例的主要构成的制造方法的一个工序的截面图；
图15是接着图14来说明第二实施例的主要构成的制造方法的一个工序的截面图；
图16是接着图15来说明第二实施例的主要构成的制造方法的一个工序的截面图；
图17是接着图16来说明第二实施例的主要构成的制造方法的一个工序的截面图；
图18是接着图17来说明第二实施例的主要构成的制造方法的一个工序的截面图；
图19是接着图18来说明第二实施例的主要构成的制造方法的一个工序的截面图；
图20是接着图19来说明第二实施例的主要构成的制造方法的一个工序的截面图；
图21是表示现有的半导体器件的一例的截面图；
图22是表示现有的半导体器件的另一例的截面图。
具体实施方式
下面参照附图来说明本发明的实施例。在以下的附图的记载中，对相同或类似的部分赋予相同或类似的符号。只是，这些附图是模式地表示的图，厚度与平面尺寸的关系、各层的厚度的比例等与实际情况不同。因此应参照以下的说明来判断具体的厚度和尺寸。而且，在附图相互之间也包含着相互的尺寸关系和比例不同的部分。
第一实施例
使用图1所示的截面图来说明本发明的第一实施例。图1是适应于NOR型高速存储器的例子。在图1中，在半导体衬底1上的存储器单元晶体管2、高压PMOS晶体管3、高压NMOS晶体管4中，形成例如厚度为80nm的氮化硅，作为薄的第一侧壁。而且，虽然以下的说明针对的是形成在半导体衬底上的情况，实际上也包含形成在半导体衬底上所形成的阱中的情况。
其中，在图1中的存储器单元晶体管2中，夹在作为源极/漏极扩散层的N+扩散层5a、5b中的是栅极9。栅极9在半导体衬底1上具有跨过N+扩散层5a、5b而形成的隧道氧化膜31、其上的浮动栅极16、其上的中间多层绝缘膜32、其上的控制栅极17。而且，在栅极9的周围形成有氧化硅膜29、第一侧壁7和第二侧壁82。而且，由浅沟道隔离30把存储器单元晶体管2与其他元件分离开来。
高压PMOS晶体管3有被P扩散层35a、35b夹住的栅极，该栅极具有在半导体衬底1上跨过P扩散层35a、35b而形成的厚的栅极氧化膜33和其上的栅极电极13。在栅极周围形成厚度与存储器单元2的侧壁29、7、82的合计厚度相等的氧化硅膜29、第一侧壁10、第二侧壁82。而且，在P-扩散层35a，35b的上方，在与栅极隔开的方向上形成P+扩散层11a，11b。
高压NMOS晶体管4有被N-扩散层36a，36b夹住的栅极，该栅极具有在半导体衬底1上跨过N-扩散层36a、36b而形成的厚的栅极氧化膜34和其上的栅极电极18。在栅极周围形成厚度与存储器单元2相同厚度的氧化硅膜29、第一侧壁47、第二侧壁82。而且，在与N-扩散层36a，36b隔开的方向上形成N+扩散层6a，6b。
高压NMOS晶体管4的N+扩散层6a，6b是以氧化硅膜29和第一侧壁47作为掩模分别渗入N型掺杂剂而得到的，只有从氧化硅膜29和第一侧壁47的外侧热扩散进去的那部分N型掺杂剂到达氧化硅膜29和第一侧壁47之下的半导体衬底1内形成了N+扩散层6a、6b。
存储器单元晶体管2的N+区域5a，5b是以栅极9作为掩模而渗入N型掺杂剂而得到的，只有从栅极边缘即隧道氧化膜31的端部热扩散进入的那部分N型掺杂剂到达隧道的内侧形成了N+区域5a、5b。
在高压PMOS晶体管3中，图1所示的氧化硅膜29、第一侧壁10和第二侧壁82具有与存储器单元晶体管2、高压NMOS晶体管4相同的结构、厚度。但是，P+扩散层区域11a，11b是越过在制造过程中出现的第二侧壁82以及在后面说明的制造过程中所使用的掩模即第三侧壁(在图1中未图示)而渗入形成的，相对于栅极13比高压NMOS晶体管4的N+区域6a，6b向外侧形成。
在高压PMOS晶体管3中，在与薄的第一侧壁10外侧的第二侧壁82的表面相对应的位置上形成P+扩散层11a，11b。即，LDD长度14比高压NMOS晶体管4的长。该第一侧壁10的厚度约为80nm，包括氧化硅膜29的厚度约20nm和第二侧壁82的厚度约40nm的合计厚度为约140nm。该厚度比图21所示的现有技术的侧壁膜厚200nm更薄。
由于接触孔15与栅极电极13的距离也能小于现有技术，因此，与周边电路的低压NMOS晶体管和存储器单元2相同，能够缩小图形面积。
也就是说，与现有技术的例子相比，能够使晶体管在保持同样的高压的同时把面积缩小百分之十几，从而达到高集成化。而且，由于减小了侧壁厚度，即使扩散层全体的体积变小，向半导体衬底表面的露出面积不会变小，因此，能够把将要获得扩散层与布线的接触的扩散层面积维持在必要的程度上。
此外，在高压NMOS晶体管4中，由于N-扩散层36a，36b的半导体衬底1的表面上的区域(即LDD长度)的部分变短，则寄生电阻也变小。
这样，能够形成例如耐11V高的电压的高压晶体管。
在此，在高压PMOS晶体管3中，把氧化硅膜29、第一侧壁10和第二侧壁82称为LDD侧壁。它们是为了在形成作为LDD区域的P扩散层35a，35b之后被作为掩模、留下LDD长度14而形成P+扩散层11a、11b用的。
而在高压NMOS晶体管4中，则意味着为了在形成LDD区域的N-扩散层36a，36b之后形成N+扩散层6a，6b，把氧化硅膜29和第一侧壁47作为掩模使用。
在现有技术中，特别是在存储器单元区域中，存储器单元晶体管相互间的距离小于其他周边区域中的晶体管间距，在设置接触的空间上没有余量。在本实施例中，通过使所有的晶体管的侧壁都相同且薄膜化，能够使设置扩散层的接触的空间进一步变大。
其中，在图2中表示了存储器单元区域50和周边晶体管区域51的配置截面图。在此，对应于P型半导体衬底1中形成的存储器单元区域50和周边晶体管区域51分别设置了N阱52、53。
在存储器单元区域50的N阱52中设置了P阱49。在该P阱49中构成了多个存储器单元54。
在周边晶体管区域51中设置高压晶体管群55和低压晶体管群56。高压晶体管群55具有设在P阱57中的多个NMOS晶体管(在此仅图示了一个栅极58)和设在N阱53中的多个PMOS晶体管(在此仅图示了一个栅极61)。
低压晶体管群56具有设在P阱60中的多个NMOS晶体管61和设在N阱53中的多个PMOS晶体管62。
低压晶体管的截面结构表示在图3中。在此，低压PMOS晶体管62和低压NMOS晶体管61分别为与高压PMOS晶体管和高压NMOS晶体管相同的栅极结构。
在低压PMOS晶体管62中，P-扩散层63a，63b的一端分别从侧壁10而形成在隧道内侧，P+扩散层64a，64b形成在侧壁10的外侧的第二侧壁82的外侧。
低压PMOS晶体管62的栅极氧化膜67和低压NMOS晶体管61的栅极氧化膜68比图1所示的高压PMOS晶体管3的栅极氧化膜33和高压NMOS晶体管4的栅极氧化膜34的厚度更薄而形成。
而且，高压PMOS晶体管3的栅极电极13和氧化硅膜29、第一侧壁10及第二侧壁82下的P扩散层35a，35b从栅极电极13下向P扩散层11a，11b方向延伸的LDD长度14形成得长于高压NMOS晶体管4的栅极电极18、氧化硅膜29、第一侧壁47及第二侧壁82下的N-扩散层36a，36b从栅极电极18下向N+扩散层6a，6b方向延伸的长度。其中，存储器单元晶体管2的隧道氧化膜31的厚度与低压晶体管61、62的栅极氧化膜67、68厚度相同。
在高压PMOS晶体管3中，由于作为P型杂质的硼离子的扩散率高于作为N型杂质的砷离子的扩散率，因此，当LDD长度14较短时，在其后直至半导体器件完成之间的热工序中，来自P+扩散层11a，11b的P+离子深入到LDD区域35a，35b中，LDD长度变短，难于得到必要的耐压。但是，在本实施例中，如后面详细说明的那样，把在第二侧壁82的外侧所形成的第三侧壁用作为掩模，来形成P+扩散层11a，11b，由此，来确保在维持耐压中所需要的LDD长度14。
该第三侧壁部分在P+扩散层11a，11b形成之后被除去，而把除去之后的空间作为接触孔15用的空间来使用，由此，能够在栅极电极13附近形成接触孔15，因此，来谋求高集成化。
下面参照图4A～图9B来详细说明图1所示的第一实施例中的半导体器件的制造方法。
首先，如图4A所示的那样，在半导体衬底1上由元件分离区域30所分离的区域中，形成存储器单元2的隧道氧化膜31、浮动栅极16、中间多层绝缘膜32和控制栅极17、高压PMOS晶体管3的栅极氧化膜33。同时，形成高压NMOS晶体管4的栅极氧化膜34、高压PMOS晶体管3的栅极电极13、高压NMOS晶体管4的栅极电极18，然后，对各个栅极电极16(17)、13、18自对准地进行所希望的离子注入、扩散。由此，形成高压PMOS晶体管3的源极/漏极(P-区域)35a，35b和高压NMOS晶体管4的源极/漏极(N-区域)36a，36b。
另一方面，在存储器单元晶体管2中，在存储器单元的控制栅极电极17的源极/漏极区域中形成N+扩散层5a，5b。不用说，这些N型掺杂剂、P型掺杂剂不能同时渗入，因此，当各个N、P型离子注入时，通过光致抗蚀剂来区别所渗入的区域。
接着，如图4B所示的那样，形成低压PMOS晶体管37的栅极氧化膜39和低压NMOS晶体管38的栅极氧化膜40，形成低压PMOS晶体管37的栅极电极41和低压NMOS晶体管38的栅极电极42。
然后，对各个栅极电极41，42，自对准地进行所希望的离子注入、扩散，在形成低压PMOS晶体管37的源极/漏极(P-区域)43a，43b的同时，形成低压NMOS晶体管38的源极/漏极(N-区域)44a，44b。
而且，该低压PMOS晶体管37的源极/漏极(P-区域)43a，43b与高压PMOS晶体管3的源极/漏极(P-区域)35a，35b同时进行离子注入。而低压NMOS晶体管38的源极/漏极(N-区域)44a，44b与高压NMOS晶体管4的源极/漏极(N-区域)36a，36b同时进行离子注入。
其中，低压PMOS晶体管37和低压NMOS晶体管38的栅极氧化膜39、40的膜厚薄于高压PMOS晶体管3和高压NMOS晶体管4的栅极氧化膜33、34。
然后，在各个晶体管的栅极电极的表面和源极/漏极区域表面上形成膜厚约为10nm的后氧化膜45。
接着，如图5A和图5B所示的那样，在后氧化膜45上淀积约10～20nm厚的氧化硅膜29来作为侧壁加工的限制部，然后，为了形成第一侧壁，把氮化硅膜46淀积到约80nm。在此，在图5A，5B中仅表示了氧化硅膜29，但是，该氧化硅膜29包含上述后氧化膜45。
接着，如图6A和图6B所示的那样，通过各向异性腐蚀有选择地腐蚀氮化硅膜46，而在各个栅极电极的侧面上进行侧壁遗留处理，分别形成相同厚度的第一侧壁47。
接着，如图7A所示的那样，在高压NMOS晶体管4中，越过第一侧壁47而进行N+离子的渗入，形成N+扩散层6a，6b。此时，为了不受掺入的影响，在高压PMOS晶体管3和存储器单元部2上由未图示的光致抗蚀剂进行覆盖。
此时，如图7B所示的那样，同时在低压NMOS晶体管38中，越过第一侧壁47而进行N+的渗入，形成N+扩散层66a，66b。此时，为了不受掺入的影响，同样在低压PMOS晶体管37上由未图示的光致抗蚀剂进行覆盖。即，低压NMOS晶体管38的N+扩散层66a，66b与高压NMOS晶体管4的N+扩散层6a，6b同时进行离子注入。
接着，在整个表面上淀积约40nm的氮化硅膜82。该膜82成为以后的接触加工时的限制部，同时，也成为以后进行的P+离子渗入时的第二侧壁。
再在其上的整个表面上淀积约50nm的成为第三侧壁的氧化硅膜12。
接着，如图8A和图8B所示的那样，对氧化硅膜12的整个表面进行相对于氮化硅膜82取得选择比的各向异性腐蚀，来进行氧化硅膜12的侧壁遗留处理，形成第三侧壁19。此时，氮化硅膜82与由进行了侧壁遗留的氧化硅膜12所产生的第三侧壁19的厚度之和能够形成具有足够的高压PMOS晶体管3的结耐压的LDD长度14。
接着，把由该侧壁材料的氧化硅膜12所构成的第三侧壁19作为掩模，向高压PMOS晶体管3和低压PMOS晶体管37进行P+离子注入，分别形成P+扩散层区域11a，11b和P+扩散层区域48a，48b。此时，由光致抗蚀剂覆盖存储器单元晶体管2、高压NMOS晶体管4和低压NMOS晶体管38，以防P型离子渗入。
接着，如图9A和图9B所示的那样，用例如氟化氨来腐蚀除去氮化硅膜82上的由氧化硅膜构成的第三侧壁19。由此，存储器单元晶体管2、高压PMOS晶体管3、高压NMOS晶体管4、低压PMOS晶体管37、低压NMOS晶体管38的栅极侧壁的形状都成为氧化硅膜29、47合在一起的膜厚相同的侧壁。
然后，如图1所示的那样，在整个表面上通过CVD等方式覆盖层间绝缘膜85之后，在该层间绝缘膜85上开出到达各个晶体管的源极/漏极扩散层的接触孔，在此埋入钨等导电材料，形成接触销15，按图1所示的那样连接所希望的布线层81，得到包含构成存储器单元晶体管2和周边电路的晶体管3、4的NOR型高速存储器。
在图9A、图9B的制造工序的说明中，在通过P型离子渗入而形成PMOS晶体管3，37的P型高浓度扩散层11a，11b，48a，48b之后，除去了第三侧壁19，但是，在该阶段中也可以不除去而留下第三侧壁19。这是因为：如果该第三侧壁19由在接触腐蚀时没有选取选择比的物质所形成，在其后的接触腐蚀工序中，能够部分地除去该第三侧壁19。在此情况下，能够减小接触孔与各个晶体管的栅极电极的间隔。
如上述那样，在本实施例中，制作3种LDD侧壁。其中的两种是作为高压PMOS晶体管3、37的LDD长度而起作用的成为高掺杂的掩模的第三侧壁19。即，PMOS(低压、高压两者)晶体管3，37的P+扩散层11a，11b，48a，48b从第三侧壁19的外侧进行离子注入，从而延长了沿着P-扩散层35a，35b，43a，43b的衬底1的表面的长度(LDD长度)、提高了结耐压，同时，在NMOS区域的NMOS晶体管4，38中，通过从第一侧壁47的外侧离子注入N+杂质，缩短了低浓度扩散层6a，6b，44a，44b的沟道长度方向的表面长度即LDD长度，从而防止了寄生阻抗的上升。
根据该实施例，在制造工序过程中栅极侧壁成为三层的高压PMOS晶体管3中，从P+扩散层11a，11b至P扩散层35a，35b的前端的LDD长度14长于高压NMOS晶体管4的LDD长度。
另一方面，由于侧壁17，29的合计厚度比现有技术的薄，则存储器单元晶体管2的栅极电极16，17与接触销15之间的距离能缩短相应的程度，从而能够减小单元面积。
同样由于侧壁17，29的合计厚度比现有技术薄，高压NMOS晶体管4的N-扩散层36a，36b的部分能够比现有技术的短，抑制了寄生电阻，不会使电流驱动能力降低。
而且，第三侧壁19可以仅通过氧化硅膜的淀积和其侧壁遗留腐蚀而形成，与现有技术相比，不会追加平版印刷工序，从而把工序数量的增加抑制在最小限度上。
作为第三侧壁19的材料，并不仅限于氧化硅膜，如果是能取得与在侧壁除去时其他的不应除去的材料的选择比的材料，就不仅限于氧化硅膜。
此外，在高压NMOS晶体管4中，虽然高浓度扩散层6a，6b不是以第二侧壁47作为掩模来形成的，当使用砷之外的杂质来形成时，也可以与高压PMOS晶体管3一样，把第二侧壁47作为掩模来形成高浓度掺杂层6a，6b。在此情况下，与高压PMOS晶体管3相同，能够在高压NMOS晶体管4中实现高压化。
第一实施例的第一变形例
也有如图10所示的情况：相邻存储器单元70，71的具有各个浮动栅极16、绝缘膜32、控制栅极17的层叠结构的栅极90，91的间隔较小，作为第三侧壁的氧化硅膜12无间隙地埋入在多个存储器单元的栅极之间。
在此情况下，在图8A所示的工序中进行了形成P+扩散层11a，11b的离子注入之后，不除去氮化硅膜82上的氧化硅膜的第三侧壁19，如图11所示的那样，在氧化硅膜12上厚厚地淀积一层CVD绝缘膜8。
在此情况下，由于在栅极90，91之间没有间隙地埋入了氧化硅膜12，因此，在氧化硅膜12中不产生空间，在以后的开接触孔的工序中，仅腐蚀必要接触的部分。
此时，由于在存储器单元部中栅极之间狭窄，侧壁中使用的氧化膜12成为埋入在栅极·栅极之间的形状，因此，之后在埋入淀积在栅极电极上的CVD绝缘膜时没有障碍。
而且，侧壁12、CVD绝缘膜8是氧化硅膜，因此，在后续工序的接触RIE中，也能够在相同条件下执行RIE。
第一实施例的第二变形例
在第一实施例中，如图1所示的那样，表示了高压PMOS晶体管3和高压NMOS晶体管4的栅极13，18的高度形成为低于作为存储器单元2的层叠16，17的栅极9的高度的情况。
其中，如图12所示的那样，以与存储器单元部2的栅极9的高度大致相等的高度，来设定高压PMOS晶体管3的栅极20的高度和高压NMOS晶体管4的栅极21的高度。
在此情况下，除了存储器单元晶体管2的栅极9之外，相当于浮动栅极16的多晶硅层和相当于控制栅极17的多晶硅层之间不夹着绝缘膜而被层叠在一起。
第二实施例
在图13中表示了本发明的第二实施例。图13是与第一实施例相同而适合于NOR型高速存储器的例子。形成例如80nm的薄的氮化硅层作为存储器单元2的侧壁7和高压晶体管75的第一侧壁10。
高压NMOS晶体管4的N+扩散层区域6a，6b是由越过薄的第一侧壁47的N型掺杂剂离子渗入而得到的，只由从第一侧壁47的外侧进行热扩散而伸入到沟道内侧的那部分形成。存储器单元晶体管2的高浓度扩散层区域5a，5b使用栅极9通过自对准渗入进去，仅由从栅极边缘进一步通过热扩散而延伸到沟道内侧的那部分形成。
在高压PMOS晶体管75中，使用的侧壁10的结构、厚度与存储器单元的侧壁7、NMOS晶体管4的侧壁47相同。P+扩散层76a，76b是越过第二侧壁82和与图8A的第三侧壁19相对应的未图示的第三侧壁渗入而得到的，与高压NMOS晶体管4的N+扩散层6a，6b相比，相对于栅极电极13而更宽地延伸到外侧。由此，形成在比第二侧壁82更外侧的地方。
另一方面，高压NMOS晶体管4的N-扩散层区域36a，36b在栅极电极18加工后，使用栅极电极18自对准地进行渗入，只是由从栅极边缘18热扩散的那部分伸到沟道区域内形成的。与此相对，在高压PMOS晶体管75中，P+扩散层区域77a，77b是越过第一侧壁10渗入而得到的，只是由从由氮化硅层所形成的第一侧壁10的内侧边缘热扩散的那部分向着沟道方向延伸形成的。
因此，和第一实施例相比，高压PMOS晶体管75的P+扩散层区域77a，77b向栅极13下的沟道内伸入得少一些，衬底1的表面区域中的P+扩散层区域77a，77b的LDD长度94短于第一实施例中的高压PMOS晶体管3中的LDD长度14。
即，与第一实施例相比，有效沟道长度只延长了这个变短的部分，击穿耐压和短沟道效应特性上升了。或者，由于能够缩小栅极电极13的长度，与现有的高压PMOS晶体管相比，能够缩小面积。而且，对于高压晶体管4的结构，与第一实施例相同。
下面参照图14～图20来详细说明图13所示的第二实施例的结构中的非易失性半导体存储器件的制造方法。
首先，如图14所示的那样，在半导体衬底1上形成元件分离区域30和存储器单元晶体管2的隧道氧化膜31、浮动栅极16和中间多层绝缘膜32及高压PMOS晶体管75的氧化膜33、高压NMOS晶体管4的氧化膜34、存储器单元晶体管2的控制栅极电极17、高压PMOS晶体管75的栅极电极13、高压NMOS晶体管4的栅极电极18。接着，相对于存储器单元晶体管2、高压NMOS晶体管4的各个栅极9、18自对准地进行所希望的离子注入、扩散，形成源极/漏极5a，5b，36a，36b。
接着，在各个控制栅极17、13、18的表面和包含源极/漏极区域的衬底1的表面上形成膜厚约10nm的后氧化膜45。作为高压NMOS晶体管4的源极/漏极而形成N-扩散层36a，36b。
另一方面，在存储器单元晶体管2的源极/漏极区域中形成N+扩散层5a，5b。它们在各离子注入时由光致抗蚀剂进行区别，以便仅注入到所需渗入的区域中。
接着，如图15所示的那样，在栅极后氧化膜45上淀积约10～20nm的氧化硅膜29作为侧壁加工的限制部，然后，为了形成第一侧壁10，而淀积约80nm的氮化硅膜46。在图15中，为了简化图面，省略了栅极后氧化膜45，而仅表示了氧化硅膜29，但是，实际上，这是膜45、29的两层结构。
接着，如图16所示的那样，通过各向异性腐蚀而有选择地腐蚀氮化硅膜46，在各个浮动栅极16、17、13、18的侧面上进行侧壁遗留，以便于分别残留相同厚度的侧壁7、10、47。
然后，如图17所示的那样，在高压PMOS晶体管75中，越过第一侧壁10而进行P+掺杂剂的渗入，形成P型低浓度扩散层区域77a，77b。此时，在存储器单元晶体管2和高压NMOS晶体管4上用光致抗蚀剂进行覆盖，以防渗入。
接着，在存储器单元晶体管2和高压NMOS晶体管4中，越过各自的第一侧壁7、47来进行N+掺杂剂的渗入，分别形成N+扩散层5a，5b，6a，6b。此时，在高压PMOS晶体管75上用光致抗蚀剂进行覆盖，以防渗入。
接着，如图18所示的那样，在衬底1的整个表面上淀积约40nm的氮化硅膜82。该膜82成为加工用于在图13的层间绝缘膜85中形成接触销15的接触孔时的限制部，同时，也作为后面进行的P+渗入时的第二侧壁来使用。
再在该膜82上的整个表面上淀积约50nm厚的用于形成第三侧壁的氧化硅膜12。
接着，如图19所示的那样，对氧化硅膜12的整个表面进行对氮化硅膜82取选择比的各向异性腐蚀，由氧化硅膜12形成第三侧壁19。此时，氮化硅膜82和由氧化硅膜12形成的第三侧壁19的厚度之和能够形成高压PMOS晶体管75的具有足够结耐压的P+扩散层区域77a，77b的LDD长度94。
然后，把作为该侧壁遗留的氧化硅膜的第三侧壁19作为掩模，进行形成P+扩散层76a，76b的离子注入。此时，在存储器单元晶体管2和高压NMOS晶体管4上用光致抗蚀剂进行覆盖，以防渗入。
接着，如图20所示的那样，通过例如氟化氨来腐蚀除去氮化硅膜82上的氧化硅膜形成的第三侧壁19。由此，存储器单元、NMOS晶体管、PMOS晶体管所有的这些晶体管的栅极侧壁的形状都成为与氮化硅的大致相同膜厚的侧壁。
然后，如图13所示的那样，在衬底1的整个表面上通过CVD等方式来覆盖层间绝缘膜85，然后，开出接触孔，在其中埋入钨等导电材料，由此而形成接触销15，连接所希望的布线电极81，而得到NOR型高速存储器。
而且，低压PMOS晶体管和低压NMOS晶体管用与第一实施例相同的制造方法来制造，因此，在此省略了用图进行的说明。
根据该实施例，在制造工序过程中侧壁为三层的高压PMOS晶体管75中，从P+扩散层76a，76b至P+扩散层区域77a，77b的前端的LDD长度94比高压NMOS晶体管4的长。另一方面，存储器单元晶体管2的栅极9与接触销15之间的距离薄于现有技术中的侧壁的厚度，因此，存储器单元晶体管2的栅极9与接触销15之间的距离变短，能够减小存储器单元面积。而且，高压NMOS晶体管4的N-扩散层36a，36b的部分因薄的侧壁47、82的合计厚度能够比现有技术还短，因此，能抑制寄生电阻，而不会使电流驱动能力降低。
而且，高压PMOS晶体管75的有效沟道长度比现有技术的长，与现有技术相比，能够提高击穿耐压和短沟道效应特性。或者，由于能够缩小栅极电极13的长度，因此，与现有例子的高压PMOS晶体管相比，能够缩小面积。
而且，与现有技术相比，不需要追加平版印刷工序，因此，工序数量的增加仅限于氧化硅膜的淀积及其侧壁遗留腐蚀。与具有同样效果的公知例子相比，在能把工序数量抑制在最小限度上等方面，本实施例也具有与第一实施例相同的效果。
此外，本实施例能够原样地用于第一实施例的变形例子。
在上述各个实施例中，以非易失性半导体存储器件为例来进行了说明，但是，本发明并不仅限于此，如果是具有高压晶体管的半导体器件，在逻辑LSI和存储器混合的逻辑LSI等器件中也能适用。
根据本发明的实施例，能够维持高压PMOS晶体管的结耐压，并且，能够减小NMOS晶体管和存储器单元晶体管中的接触部与栅极的距离，从而能够缩小图形尺寸。
此外，能够抑制高压PMOS晶体管的短沟道效应、延长沟道长度。
而且，与其他的两层侧壁工艺相比，能够在不增加平版印刷工序的情况下制造设有双层侧壁的半导体器件。
虽然已经对本发明的优选实施例进行了描述和说明，但是，应当知道，本领域的技术人员可以在不背离本发明的精神的条件下进行变化和变型，本发明的范围由权利要求书限定。

Claims (7)

1.一种半导体器件，包括：
第一N型晶体管，具有在半导体衬底上形成的第一栅极、在该第一栅极周围的上述半导体衬底表面上形成的第一N型低浓度扩散层、在该第一N型低浓度扩散层的周围的上述半导体衬底表面上形成的第一N型高浓度扩散层、在该第一栅极周围形成的第一栅极侧壁；
第二P型晶体管，具有在上述半导体衬底上形成的第二栅极、在该第二栅极周围的上述半导体衬底表面上形成的第二P型低浓度扩散层、在该第二P型低浓度扩散层的周围的上述半导体衬底表面上形成的第二P型高浓度扩散层、在该第二栅极周围形成的具有与上述第一N型晶体管的第一栅极侧壁相同厚度的第二栅极侧壁；
其中，从上述半导体衬底表面上的上述第二栅极至第二P型高浓度扩散层的第二P型低浓度扩散层的尺寸大于从上述半导体衬底表面上的上述第一栅极至第一N型高浓度扩散层的第一N型低浓度扩散层的尺寸。
2.根据权利要求1所述的半导体器件，其特征在于，进一步包括第三N型晶体管和第四P型晶体管，上述第一、第二晶体管为高压晶体管，上述第三、第四晶体管为低压晶体管。
3.根据权利要求1所述的半导体器件，其特征在于，进一步包括存储器单元晶体管，该存储器单元晶体管具有在上述半导体衬底上形成的第三栅极、在该第三栅极周围的上述半导体衬底中形成的第三高浓度扩散层、在该第三栅极周围形成的与上述第一、第二栅极侧壁厚度相等的第三栅极侧壁。
4.根据权利要求2所述的半导体器件，其特征在于，进一步包括存储器单元晶体管，该存储器单元晶体管具有在上述半导体衬底上形成的第三栅极、在该第三栅极周围的上述半导体衬底中形成的第三高浓度扩散层、在该第三栅极周围形成的与上述第一、第二栅极侧壁厚度相等的第三栅极侧壁。
5.根据权利要求4所述的半导体器件，其特征在于，上述存储器单元晶体管的第三栅极具有：起电荷蓄积层作用的浮动栅极、在该浮动栅极上形成的控制栅极、在上述浮动栅极与控制删极之间形成的绝缘层。
6.一种半导体器件的制造方法，包括下列步骤：
在半导体衬底上形成元件分离区域，
在上述半导体衬底上形成高压晶体管用的第一栅极绝缘膜，
形成膜厚比上述第一栅极绝缘膜薄的低压晶体管用的第二栅极绝缘膜，
层叠成为栅极电极的导电材料，通过腐蚀有选择地进行刻图，
向第一MOS晶体管区域的半导体衬底导入第二导电类型的杂质，
淀积第一侧壁材料，
通过各向异性腐蚀来有选择地腐蚀上述第一侧壁材料，而在上述栅极电极的侧面上形成第一侧壁，
以上述第一侧壁作为掩模、向半导体衬底的第二MOS晶体管区域中导入第一导电类型的杂质，
向半导体衬底的第一MOS晶体管区域中导入浓度比上述第二导电类型杂质扩散层高的杂质，
淀积第二侧壁和与第二侧壁材料不同的第三侧壁材料，
通过各向异性腐蚀来有选择地腐蚀第三侧壁材料，在上述第二侧壁的侧面形成第三侧壁，
向半导体衬底的第二MOS晶体管区域中导入浓度比上述第一导电类型杂质扩散层高的第一导电类型杂质，
除去第三侧壁，
在上述半导体衬底整个表面上淀积层间绝缘膜，以及
在上述层间绝缘膜中有选择地形成接触孔。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，还包括下列步骤：
在上述半导体衬底上形成元件分离区域、存储器单元用的隧道氧化膜、浮动栅极电极和中间多层绝缘膜，
在上述接触孔上形成至少一层金属布线，以及
在上述金属布线上形成绝缘膜。
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