JP2002118177A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002118177A JP2000310155A JP2000310155A JP2002118177A JP 2002118177 A JP2002118177 A JP 2002118177A JP 2000310155 A JP2000310155 A JP 2000310155A JP 2000310155 A JP2000310155 A JP 2000310155A JP 2002118177 A JP2002118177 A JP 2002118177A
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浩 渡部
Kiyomi Naruge
清実 成毛
Kazunori Masuda
和紀 増田
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Abstract

(57)【要約】 【課題】 高耐圧ＰＭＯＳトランジスタの耐圧を確保し
た高集積化された半導体装置を提供することを目的とす
る。 【解決手段】 第１ゲート１８と、この第１ゲート周囲
に形成されたＮ型低濃度拡散層３６と、このＮ型低濃度
拡散層の周囲に形成されたＮ型高濃度拡散層６と、この
第１ゲート周囲に形成された第１ゲート側壁２９，４
７，８２とを有するＮ型トランジスタ４と、第２ゲート
１３と、この第２ゲート周囲に形成されたＰ型低濃度拡
散層３５と、このＰ型低濃度拡散層の周囲に形成された
Ｐ型高濃度拡散層１１と、このゲート周囲に形成された
第２ゲート側壁１０，２９，８２とを有するＰ型トラン
ジスタ３とを備え、Ｐ型低濃度拡散層は前記第２ゲート
下方向へ延出している長さがＮ型低濃度拡散層が前記第
１ゲート下方向へ延出している長さより長く形成されて
いることを特徴とする半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高耐圧トランジスタ
を備えた半導体装置、特に高集積化された半導体装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】従来技術の不揮発性半導体記憶装置の構
造を、 図２１及び図２２を用いて説明する。図２１
は，ＮＯＲ型フラッシュメモリのセル部と周辺回路部の
構造を示す断面図である。
【０００３】ＮＯＲ型フラッシュメモリは, 記憶保持能
力を持つフローティングゲート２００とコントロールゲ
ート２０１の積層構造からなるスタックトランジスタの
メモリセル２０２のほかに、高耐圧系トランジスタ２０
３と、低電圧トランジスタ２０４が存在する。
【０００４】ここで、図２１におけるメモリセル２０２
中にはソース／ドレイン拡散層２１４にはさまれてゲー
トがあり、ゲートは半導体基板２２３上にトンネル酸化
膜２１８、その上のフローティングゲート２００、その
上のインターポリ絶縁膜２１９、その上のコントロール
ゲート２０１を有している。さらにゲートの周囲には側
壁２０９ｂが形成されている。
【０００５】シャロートレンチアイソレーション２２１
によって、メモリセル２０２は他の素子から分離されて
いる。
【０００６】高耐圧トランジスタ２０３は、Ｎマイナス
拡散層２０６にはさまれてゲート電極があり、ゲートは
半導体基板２２３上に厚いゲート酸化膜２０５、その上
のゲート電極２１１を有している。ゲート周囲にはメモ
リセルと同じ厚さの側壁２０９が形成されている。さら
にＮマイナス拡散層２０６の、ゲートから離間した方向
にＮプラス拡散層２０７が形成されている。
【０００７】低電圧トランジスタ２０４は、Ｎマイナス
拡散層２１６にはさまれてゲート電極があり、ゲートは
半導体基板２２３上に薄いゲート酸化膜２２０、その上
のゲート電極２１２を有している。ゲート周囲にはメモ
リセルと同じ厚さの側壁２０９ａが形成されている。さ
らにＮマイナス拡散層２１６のゲートから離間した方向
にＮプラス拡散層２１５が形成されている。
【０００８】高耐圧トランジスタは書き込み、消去など
の動作の際に十数Ｖの高電圧を発生、転送する為に使用
される。高耐圧トランジスタにおいては、ゲート酸化膜
２０５が高電圧で絶縁破壊しないように、 たとえば２
０ｎｍと厚くなっているだけでなく、ソース・ドレイン
拡散層のジャンクション耐圧も十数Ｖ持つように高くす
る必要がある。
【０００９】そのため、低濃度のＮ又はＰ(以下Ｎ／Ｐ
という)マイナス拡散層２０６が深く拡散されると同時
に、高濃度のＮ／Ｐプラス拡散層２０７とＮ／Ｐマイナ
ス拡散層２０６の先端までの距離(以下ＬＤＤ長という)
２０８が大きくとられており、空乏層が伸びやすくなっ
てジャンクション耐圧を上げている。
【００１０】特に高耐圧ＰＭＯＳトランジスタにおいて
は、Ｐ型不純物であるホウ素が加熱工程によって半導体
基板中に拡散しやすいため、ＬＤＤ長を決めている側壁
厚さをある程度以上に保たないと、高濃度領域の拡散に
より低濃度領域が無くなってしまう恐れがある。
【００１１】これに対して、高耐圧ＮＭＯＳトランジス
タにおいては、Ｎ型不純物であるヒ素はＰ型不純物であ
るホウ素に比べて加熱工程における拡散の程度が低いた
め、高耐圧ＰＭＯＳに比べて、側壁厚さを薄く形成する
ことが可能である。
【００１２】このためには、いわゆるＬＤＤ構造におい
て側壁２０９の厚さを例えば０．２μｍと厚くしてい
る。この側壁の厚さは、耐圧の厳しい高耐圧ＰＭＯＳト
ランジスタで制限されている。
【００１３】Ｐマイナスイオン注入は、ゲート電極を加
工後、自己整合的に行い、後に側壁を形成後、Ｐプラス
拡散層を形成するイオン注入を行えば、その距離を大き
くとることができる。このとき、低電圧用トランジスタ
の側壁２０９ａも、メモリセルの側壁２０９ｂも、高耐
圧トランジスタと同じく０．２μｍ程度の厚い側壁が形
成される。このように各トランジスタの側壁が一律に同
じ厚さとなっているのは、製造工程中で同時に各トラン
ジスタに対して、側壁を形成して、工程数を減らすため
である。
【００１４】このとき、各トランジスタのコンタクトホ
ール２１０とこれらに隣接する各ゲート電極２０１、２
１１、２１２との距離は、側壁厚さ２２４と、側壁−コ
ンタクトの余裕２２５の和となる。この余裕は、コンタ
クトホールとゲート電極の合わせずれの精度と、それぞ
れの寸法の精度によって決められる。
【００１５】また、出願人による先願として、特願平１
１−４６７２８がある。これを、図２２を用いて説明す
る。
【００１６】この先願においては、ＬＤＤの側壁を二種
類用意し、高耐圧トランジスタ部２０３には厚い側壁１
１２が用いられ、メモリセル部２０２と低電圧トランジ
スタ部２０４には薄い側壁１１４が用いられている。
【００１７】ここで、図２２におけるメモリセル２０２
中にはソース／ドレイン拡散層２１４にはさまれてゲー
トがあり、ゲートは半導体基板２２３上にトンネル酸化
膜２１８、その上のフローティングゲート２００、その
上のインターポリ絶縁膜２１９、その上のコントロール
ゲート２０１を有している。さらにゲートの周囲には所
定厚さ１１５である側壁１１４が形成されている。
【００１８】シャロートレンチアイソレーション２２１
によって、メモリセル２０２は他の素子から分離されて
いる。
【００１９】高耐圧トランジスタ２０３は、Ｎマイナス
拡散層２０６にはさまれてゲートがあり、ゲートは半導
体基板２２３上に厚いゲート酸化膜２０５、その上のゲ
ート電極２１１を有している。ゲート周囲にはメモリセ
ルの側壁の所定厚さ１１５よりも厚い所定厚さ１２０の
第１の側壁１１２とその上部に形成された第２の側壁１
１１とが形成されている。さらにＮマイナス拡散層２０
６の、ゲートから離間した方向にＮプラス拡散層２０７
が形成されている。
【００２０】低電圧トランジスタ２０４は、Ｎマイナス
拡散層１１３にはさまれてゲート電極があり、ゲートは
半導体基板２２３上に薄いゲート酸化膜２２０、その上
のゲート電極２１２を有している。ゲート周囲にはメモ
リセルと同じ厚さの側壁１１４が形成されている。さら
にＮマイナス拡散層１１３のゲートから離間した方向に
Ｎプラス拡散層２１５が形成されている。
【００２１】この技術を用いれば、高耐圧トランジスタ
では必要なジャンクション耐圧が得られるような十分な
ＬＤＤ長１１６が確保でき、一方メモリセル部及び低電
圧トランジスタでは、従来よりも薄い側壁１１４を用い
ることができ、低電圧トランジスタではＬＤＤ長１１７
は高耐圧トランジスタのＬＤＤ長１１６よりも短くなっ
ているので、ゲートとコンタクトホールとの距離１１９
を小さくすることができる。
【００２２】ここで、距離１１９は側壁厚さ１１５と合
わせ余裕２２５の和である。高耐圧トランジスタではゲ
ートとコンタクトホールとの距離１１８は高耐圧トラン
ジスタの側壁厚さ１２０と合わせ余裕２２５の和であっ
て、メモリセルや低電圧トランジスタにおけるゲートと
コンタクトホールとの距離１１９よりも大きくなってい
る。
【００２３】また、特開平８−２３０３１号公報の図１
などには、高耐圧ＭＯＳトランジスタの高耐圧化と、低
耐圧ＭＯＳトランジスタの高駆動能力化を図るために、
ゲート側壁を二重にして、高耐圧ＭＯＳトランジスタ側
を二重ゲート側壁の外側の側壁の方に濃い拡散層を形成
し、低耐圧ＭＯＳトランジスタ側を二重ゲート側壁の内
側の側壁の方に濃い拡散層を形成した半導体集積回路が
記載されている。
【００２４】
【発明が解決しようとする課題】図２１に示された従来
の半導体装置の製造方法では、以下の課題が生じる。
【００２５】コンタクトホール２１０がゲート電極に合
わせずれで接近するか、それぞれのサイズが大きくなる
ことでコンタクトホールが側壁材に乗り上げると、側壁
材がエッチングされにくい材料である場合には、コンタ
クトホールの底面の面積が小さくなるため、コンタクト
抵抗が大きくなる。
【００２６】一方、側壁にコンタクトホールが接触しな
いように十分の距離、例えば０．２μｍ離した場合は、
コンタクトホールとゲート電極の距離は、０．４μｍと
大きな値になり、結果としてチップ面積の増大につなが
る。
【００２７】また、メモリセル部２０２については、フ
ローティングゲート２００にオーバーラップする部分ま
でソース/ドレイン領域としてＮプラス拡散層２１４が
形成されているため、ＬＤＤ側壁構造２０９ｂは本来な
ら必要ない。ただ、製造工程中の周辺トランジスタのＬ
ＤＤを形成する際に、メモリセル部にも同時に側壁が形
成されてしまうためにメモリセル部にも側壁が存在して
いる。
【００２８】しかし、メモリセルが微細化されて、メモ
リセル部のトランジスタのゲート間距離に相当するワー
ド線間隔が狭くなってくると、厚い側壁２０９ｂによっ
てコンタクトホールの底面の面積が非常に小さく、ある
いは全く無くなってしまう為、ワード線間にコンタクト
が落とせなくなってしまう。
【００２９】そのため、ワード線間にコンタクトを設け
るためには、側壁が厚い為に、セルサイズを大きくせざ
るを得なくなってしまう。 これは、微細化を妨げる非
常に大きな問題である。
【００３０】また、周辺回路のＮＭＯＳ低電圧トランジ
スタにも、側壁２０９ａが厚く付いてしまうことによっ
て、ソース/ドレイン拡散層のＮプラス拡散層端２１５
からＮマイナス拡散層端２１６のＮマイナスだけの部分
２１７が長くなるので、寄生抵抗が大きくなり、トラン
ジスタの電流駆動能力が低下する問題がある。
【００３１】低電圧トランジスタにおいては、高いジャ
ンクション耐圧は不要であるので、回路パターンが大き
くなった上、性能が劣化するということで、副作用だけ
であった。
【００３２】上記の従来の技術の課題を解決しているの
が上記の先願であるが、この先願においては、高耐圧ト
ランジスタのみ厚い側壁を用いる為、フォトリソグラフ
ィーの工程を１〜２工程追加して側壁を作り分けてい
る。このため、従来技術に比べて側壁形成工程が長く、
複雑化しており、製造工程数が増加してしまう問題があ
った。
【００３３】本発明の目的は以上のような従来技術の課
題を解決することにある。
【００３４】特に、本発明の目的は、高耐圧ＰＭＯＳト
ランジスタのジャンクション耐圧を維持し、かつＮＭＯ
Ｓトランジスタやメモリセルトランジスタにおけるコン
タクトとゲートとの距離を小さくしてパターンサイズの
縮小を図ることにある。
【００３５】また、本発明の別の目的は高耐圧ＰＭＯＳ
トランジスタの短チャネル効果を抑制でき、チャネル長
を長くすることである。
【００３６】また、本発明の別の目的は他の二重側壁プ
ロセスに比較して、リソグラフィー工程の追加を抑えて
二重側壁を設けた半導体装置を製造できることである。
【００３７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は, 半導体基板上に形成された第１ゲート
と、この第１ゲート周囲の前記半導体基板中に形成され
たＮ型低濃度拡散層と、このＮ型低濃度拡散層の周囲の
前記半導体基板中に形成されたＮ型高濃度拡散層と、こ
の第１ゲート周囲に形成された第１ゲート側壁とを有す
るＮ型トランジスタと、前記半導体基板上に形成された
第２ゲートと、この第２ゲート周囲の前記半導体基板中
に形成されたＰ型低濃度拡散層と、このＰ型低濃度拡散
層の周囲の前記半導体基板中に形成されたＰ型高濃度拡
散層と、この第２ゲート周囲に形成され、前記Ｎ型トラ
ンジスタの第１ゲート側壁と同じ厚さを有する第２ゲー
ト側壁とを有するＰ型トランジスタとを備え、前記第２
ゲート及び前記第２ゲート側壁下のＰ型低濃度拡散層は
前記第２ゲート下方向へ延出している長さが前記第１ゲ
ート及び前記第１ゲート側壁下のＮ型低濃度拡散層が前
記第１ゲート下方向へ延出している長さより長く形成さ
れている半導体装置である。
【００３８】さらに本発明の別の特徴は半導体基板上に
形成された第１ゲートと、この第１ゲート周囲の前記半
導体基板中に形成された第１導電型低濃度拡散層と、こ
の第１導電型低濃度拡散層の周囲の前記半導体基板中に
形成された第１導電型高濃度拡散層と、この第１ゲート
周囲に形成された第１ゲート側壁とを有する第１導電型
トランジスタと、前記半導体基板上に形成された第２ゲ
ートと、この第２ゲート周囲の前記半導体基板中に形成
され、前記第２ゲート下方向へ延出している長さが前記
第１ゲート及び前記第１ゲート側壁下の第１導電型低濃
度拡散層が前記第１ゲート下方向へ延出している長さよ
り長く形成されている第２導電型低濃度拡散層と、この
第２導電型低濃度拡散層の周囲の前記半導体基板中に形
成された第２導電型高濃度拡散層と、この第２ゲート周
囲に形成された第２ゲート側壁とを有する第２導電型ト
ランジスタと、前記半導体基板上に形成され、前記半導
体基板上に形成された第３ゲートと、この第３ゲート周
囲の前記半導体基板中に形成された第１導電型高濃度拡
散層と、この第３ゲート周囲に形成された第３ゲート側
壁とを有するメモリセルトランジスタとを備え、前記第
１乃至第３ゲート側壁はそれぞれの厚さが等しい半導体
装置である。
【００３９】さらに本発明の別の特徴は、電荷蓄積層を
有する不揮発性メモリ素子と、ＬＤＤ側壁を有するＮ型
ＭＯＳトランジスタと、ＬＤＤ側壁を有するＰ型ＭＯＳ
トランジスタを備えた半導体装置において、前記Ｎ型Ｍ
ＯＳトランジスタは前記ＬＤＤ側壁下に形成されたＬＤ
Ｄ拡散層と、前記ＬＤＤ側壁の内側に一部オーバーラッ
プされて形成され、前記ＬＤＤ拡散層よりも濃度の濃い
拡散層とを有し、前記Ｐ型ＭＯＳトランジスタは前記Ｌ
ＤＤ側壁下に形成されたＬＤＤ拡散層と、前記ＬＤＤ側
壁の外側に形成され、前記ＬＤＤ拡散層よりも濃度の濃
い拡散層とを有している半導体装置である。
【００４０】さらに本発明の別の特徴は、半導体基板上
に高耐圧ＰＭＯＳトランジスタのゲート及び高耐圧ＮＭ
ＯＳトランジスタのゲートを形成する工程と、前記高耐
圧ＮＭＯＳトランジスタのゲートをマスクとして前記半
導体基板中にＮマイナス拡散層を形成する工程と、前記
高耐圧ＰＭＯＳトランジスタのゲートをマスクとして前
記半導体基板中にＰマイナス拡散層を形成する工程と、
前記高耐圧ＰＭＯＳトランジスタ及び高耐圧ＮＭＯＳト
ランジスタの各ゲートに第１側壁を形成する工程と、前
記高耐圧ＮＭＯＳトランジスタの第１側壁をマスクとし
てＮプラス拡散層を前記半導体基板中に形成する工程
と、前記高耐圧ＰＭＯＳトランジスタ及び前記高耐圧Ｎ
ＭＯＳトランジスタの第１側壁に第２の側壁を形成する
工程と、前記高耐圧ＰＭＯＳトランジスタの第２側壁を
マスクとしてＰプラス拡散層を前記半導体基板中に形成
する工程とを有する半導体装置の製造方法である。
【００４１】さらに本発明の別の特徴は、半導体基板上
に高耐圧ＰＭＯＳトランジスタのゲート及び高耐圧ＮＭ
ＯＳトランジスタのゲートを形成する工程と、前記高耐
圧ＮＭＯＳトランジスタのゲートをマスクとして前記半
導体基板中にＮマイナス拡散層を形成する工程と、前記
高耐圧ＰＭＯＳトランジスタ及び高耐圧ＮＭＯＳトラン
ジスタの各ゲートに第１側壁を形成する工程と、前記高
耐圧ＮＭＯＳトランジスタの第１側壁をマスクとしてＮ
プラス拡散層を前記半導体基板中に形成する工程と、前
記高耐圧ＰＭＯＳトランジスタの第１の側壁をマスクと
して前記半導体基板中にＰマイナス拡散層を形成する工
程と、前記高耐圧ＰＭＯＳトランジスタ及び前記高耐圧
ＮＭＯＳトランジスタの第１側壁に第２の側壁を形成す
る工程と、前記高耐圧ＰＭＯＳトランジスタの第２側壁
をマスクとしてＰプラス拡散層を前記半導体基板中に形
成する工程とを有する半導体装置の製造方法である。
【００４２】さらに本発明の別の特徴は、半導体基板に
素子分離領域を形成する工程と、半導体基板上に高耐圧
トランジスタ用の第１のゲート絶縁膜を形成する工程
と、前記第１のゲート絶縁膜よりも膜厚が薄い低電圧ト
ランジスタ用の第２のゲート絶縁膜を形成する工程と、
ゲート電極となる導電材料を積層し、順次エッチングに
より選択的にパターニングする工程と、半導体基板に第
２導電型の不純物を導入する工程と、第１の側壁材を堆
積する工程と、第１の側壁材を異方性エッチングにより
選択的にエッチングして前記ゲート電極の側面に第１の
側壁材を側壁残しする工程と、半導体基板の第１ＭＯＳ
トランジスタ領域に前記第２導電型不純物拡散層よりも
高濃度の不純物を導入する工程と、第２の側壁材及び第
２の側壁材とは異なる第３の側壁材を堆積する工程と、
第３の側壁材を異方性エッチングにて選択的にエッチン
グして、前記第２の側壁材の側面に第３の側壁材を側壁
残しする工程と、半導体基板の第２ＭＯＳトランジスタ
領域に前記第３の側壁材をマスクとして第１導電型不純
物を導入する工程と、第３の側壁を除去する工程と、前
記半導体基板全面に絶縁膜を堆積する工程と、前記絶縁
膜にコンタクトホールを選択的に形成する工程とを具備
する半導体装置の製造方法である。
【００４３】さらに本発明の別の特徴は、半導体基板に
素子分離領域を形成する工程と、メモリセル用のトンネ
ル酸化膜，フローティングゲート電極及びインターポリ
絶縁膜とを形成する工程と、半導体基板上に高耐圧トラ
ンジスタ用の第１のゲート絶縁膜を形成する工程と、前
記第１のゲート絶縁膜よりも膜厚が薄い低電圧トランジ
スタ用の第２のゲート絶縁膜を形成する工程と、コント
ロールゲート電極及びゲート電極となる導電材料を積層
し、前記のコントロールゲート電極とインターポリ絶縁
膜とフローティングゲートを順次エッチングにより選択
的にパターニングする工程と、周辺回路領域のゲート電
極を選択的にパターニングする工程と、メモリセル領
域、周辺回路領域の半導体基板に第２導電型の不純物を
導入する工程と、第１の側壁材を堆積する工程と、第１
の側壁材を異方性エッチングにより選択的にエッチング
して前記ゲート電極の側面に第１の側壁材を側壁残しす
る工程と、半導体基板の第１ＭＯＳトランジスタ領域に
前記第２導電型不純物拡散層よりも高濃度の不純物を導
入する工程と、第２の側壁材及び第２の側壁材とは異な
る第３の側壁材を堆積する工程と、第３の側壁材を異方
性エッチングにて選択的にエッチングして、前記第２の
側壁材の側面に第３の側壁材を側壁残しする工程と、半
導体基板の第２ＭＯＳトランジスタ領域に前記第３の側
壁材をマスクとして第１導電型不純物を導入する工程
と、第３の側壁を除去する工程と、前記半導体基板全面
に絶縁膜を堆積する工程と、前記絶縁膜にコンタクトホ
ールを選択的に形成する工程と、金属配線を形成する工
程と、金属配線上に絶縁膜を形成する工程とを具備する
半導体装置の製造方法である。
【００４４】さらに本発明の別の特徴は、半導体基板に
素子分離領域を形成する工程と、前記半導体基板上に高
耐圧トランジスタ用の第１のゲート絶縁膜を形成する工
程と、前記第１のゲート絶縁膜よりも膜厚が薄い低電圧
トランジスタ用の第２のゲート絶縁膜を形成する工程
と、ゲート電極となる導電材料を積層し、エッチングに
より選択的にパターニングする工程と、第１ＭＯＳトラ
ンジスタ領域の半導体基板に第２導電型の不純物を導入
する工程と、第１の側壁材を堆積する工程と、第１の側
壁材を異方性エッチングにより選択的にエッチングして
前記ゲート電極の側面に第１の側壁材を側壁残しする工
程と、半導体基板の第２ＭＯＳトランジスタ領域に前記
第１の側壁材をマスクとして第１導電型の不純物を導入
する工程と、半導体基板の第１ＭＯＳトランジスタ領域
に前記第２導電型不純物拡散層よりも高濃度の不純物を
導入する工程と、第２の側壁材及び第２の側壁材とは異
なる第３の側壁材を堆積する工程と、第３の側壁材を異
方性エッチングにて選択的にエッチングして、前記第２
の側壁材の側面に第３の側壁材を側壁残しする工程と、
半導体基板の第２ＭＯＳトランジスタ領域に前記第１導
電型不純物拡散層よりも高濃度の第１導電型不純物を導
入する工程と、第３の側壁を除去する工程と、基板全面
に絶縁膜を堆積する工程と、前記絶縁膜にコンタクトホ
ールを選択的に形成する工程とを具備する半導体装置の
製造方法である。
【００４５】さらに本発明の別の特徴は、半導体基板に
素子分離領域、メモリセル用のトンネル酸化膜、フロー
ティングゲート電極及びインターポリ絶縁膜とを形成す
る工程と、半導体基板上に高耐圧トランジスタ用の第１
のゲート絶縁膜を形成する工程と、前記第１のゲート絶
縁膜よりも膜厚が薄い低電圧トランジスタ用の第２のゲ
ート絶縁膜を形成する工程と、コントロールゲート電極
及びゲート電極となる導電材料を積層し、前記のコント
ロールゲート電極とインターポリ絶縁膜とフローティン
グゲートを順次エッチングにより選択的にパターニング
する工程と、周辺回路領域のゲート電極を選択的にパタ
ーニングする工程と、メモリセル領域、周辺回路の第１
ＭＯＳトランジスタ領域の半導体基板に第２導電型の不
純物を導入する工程と、第１の側壁材を堆積する工程
と、第１の側壁材を異方性エッチングにより選択的にエ
ッチングして前記ゲート電極の側面に第１の側壁材を側
壁残しする工程と、半導体基板の第２ＭＯＳトランジス
タ領域に第１導電型の不純物を導入する工程と、半導体
基板の第１ＭＯＳトランジスタ領域に前記第２導電型不
純物拡散層よりも高濃度の不純物を導入する工程と、第
２の側壁材及び第２の側壁材とは異なる第３の側壁材を
堆積する工程と、第３の側壁材を異方性エッチングにて
選択的にエッチングして、前記第２の側壁材の側面に第
３の側壁材を側壁残しする工程と、半導体基板の第２Ｍ
ＯＳトランジスタ領域に前記第１導電型不純物拡散層よ
りも高濃度の不純物を導入する工程と、第３の側壁を除
去する工程と、基板全面に絶縁膜を堆積する工程と、前
記絶縁膜にコンタクトホールを選択的に形成する工程
と、少なくとも一層の金属配線を形成する工程と、金属
配線上に絶縁膜を形成する工程とを具備する半導体装置
の製造方法である。
【００４６】さらに本発明の別の特徴は、半導体基板に
第１導電型の不純物を導入する工程と、メモリセル領域
にトンネル酸化膜、フローティングゲートを形成する工
程と、 周辺回路領域に高耐圧用トランジスタの第１の
ゲート絶縁膜を形成する工程と、 前記第１のゲート絶
縁膜よりも膜厚が薄い低電圧トランジスタ用の第２のゲ
ート絶縁膜を形成する工程と、メモリセル用のインター
ポリ絶縁膜を形成する工程と、コントロールゲート電極
及びゲート電極となる導電材料を積層し、前記コントロ
ールゲート電極、インターポリ絶縁膜、及びフローティ
ングゲートを順次エッチングにより選択的にパターニン
グする工程と、周辺回路領域のゲート電極を選択的にパ
ターニングする工程と、メモリセル領域、周辺回路領域
の半導体基板中に第２導電型の不純物を導入する工程
と、第１の側壁材を堆積する工程と、第１の側壁材を異
方性エッチングにより選択的にエッチングして前記ゲー
ト電極の側面に第１の側壁材を側壁残しする工程と、半
導体基板の第１ＭＯＳトランジスタ領域に前記第２導電
型不純物拡散層よりも高濃度の不純物を導入する工程
と、第２の側壁材及び第２の側壁材とは異なる第３の側
壁材を堆積する工程と、第３の側壁材を異方性エッチン
グにて選択的にエッチングして、前記第２の側壁材の側
面に第３の側壁材を側壁残しする工程と、半導体基板の
第２ＭＯＳトランジスタ領域に前記第３の側壁材をマス
クとして第１導電型不純物を導入する工程と、第３の側
壁を除去する工程と、前記半導体基板全面に絶縁膜を堆
積する工程と、前記絶縁膜にコンタクトホールを選択的
に形成する工程と、金属配線を形成する工程と、金属配
線上に絶縁膜を形成する工程とを具備する半導体装置の
製造方法である。
【００４７】さらに本発明の別の特徴は、半導体基板に
第１導電型の不純物を導入する工程と、メモリセル領域
にトンネル酸化膜、フローティングゲートを形成する工
程と、 周辺回路領域に高耐圧用トランジスタの第１の
ゲート絶縁膜を形成する工程と、 前記第１のゲート絶
縁膜よりも膜厚が薄い低電圧トランジスタ用の第２のゲ
ート絶縁膜を形成する工程と、メモリセル用のインター
ポリ絶縁膜を形成する工程と、 コントロールゲート電
極及びゲート電極となる導電材料を積層し、前記コント
ロールゲート電極、インターポリ絶縁膜、及びフローテ
ィングゲートを順次エッチングにより選択的にパターニ
ングする工程と、周辺回路領域のゲート電極を選択的に
パターニングする工程と、メモリセル領域、周辺回路の
第１ＭＯＳトランジスタ領域の半導体基板に第２導電型
の不純物を導入する工程と、第１の側壁材を堆積する工
程と、第１の側壁材を異方性エッチングにより選択的に
エッチングして前記ゲート電極の側面に第１の側壁材を
側壁残しする工程と、半導体基板の第２ＭＯＳトランジ
スタ領域に第１導電型の不純物を導入する工程と、半導
体基板の第１ＭＯＳトランジスタ領域に前記第２導電型
不純物拡散層よりも高濃度の不純物を導入する工程と、
第２の側壁材及び第２の側壁材とは異なる第３の側壁材
を堆積する工程と、第３の側壁材を異方性エッチングに
て選択的にエッチングして、前記第２の側壁材の側面に
第３の側壁材を側壁残しする工程と、半導体基板の第２
ＭＯＳトランジスタ領域に前記第１導電型不純物拡散層
よりも高濃度の不純物を導入する工程と、第３の側壁を
除去する工程と、基板全面に絶縁膜を堆積する工程と、
前記絶縁膜にコンタクトホールを選択的に形成する工程
と、少なくとも一層の金属配線を形成する工程と、金属
配線上に絶縁膜を形成する工程とを具備する半導体装置
の製造方法である。
【００４８】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり、厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
【００４９】（第１の実施の形態）本発明による第１の
実施の形態を、図1に示した断面図を用いて説明する。
図1はＮＯＲ型フラッシュメモリに適応した例である。
図１では、半導体基板１中にメモリセルトランジスタ２
と、高耐圧ＰＭＯＳトランジスタ３と、高耐圧ＮＭＯＳ
トランジスタ４とにおいては、薄い第１の側壁として例
えば厚さ８０ｎｍのシリコンナイトライドが形成されて
いる。なお、以下の説明において、半導体基板中に形成
されるとあっても、実際には半導体基板中に形成された
ウエル中に形成されることをも含まれる。
【００５０】ここで、図１におけるメモリセルトランジ
スタ２中にはソース／ドレイン拡散層であるＮプラス拡
散層５にはさまれてゲート９があり、ゲート９は半導体
基板１上にトンネル酸化膜３１、その上のフローティン
グゲート１６、その上のインターポリ絶縁膜３２、その
上のコントロールゲート１７を有している。さらにゲー
トの周囲にはシリコン酸化膜２９、第１側壁７及び第２
側壁８２が形成されている。
【００５１】シャロートレンチアイソレーション３０に
よって、メモリセルトランジスタ２は他の素子から分離
されている。
【００５２】高耐圧ＰＭＯＳトランジスタ３は、Ｐマイ
ナス拡散層３５にはさまれてゲートがあり、ゲートは半
導体基板１上に厚いゲート酸化膜３３、その上のゲート
電極１３を有している。ゲート周囲にはメモリセルの側
壁の所定厚さと等しい厚さとなっているシリコン酸化膜
２９、第１側壁１０、第２側壁８２とが形成されてい
る。さらにＰマイナス拡散層１１の上方で、ゲートから
離間した方向にＰプラス拡散層１１が形成されている。
【００５３】高耐圧ＮＭＯＳトランジスタは、Ｎマイナ
ス拡散層３６にはさまれてゲート電極があり、ゲートは
半導体基板１上に厚いゲート酸化膜３４、その上のゲー
ト電極１８を有している。ゲート周囲にはメモリセルと
同じ厚さのシリコン酸化膜２９、第１側壁４７、第２側
壁８２とが形成されている。さらにＮマイナス拡散層３
６のゲートから離間した方向にＮプラス拡散層６が形成
されている。
【００５４】高耐圧ＮＭＯＳトランジスタ４のＮプラス
領域６は、シリコン酸化膜２９及び第１側壁４７をマス
クとしてそれぞれインプラされたものであり、シリコン
酸化膜２９及び第１側壁４７の外側から熱拡散した分だ
けシリコン酸化膜２９及び第１側壁４７の下の半導体基
板１内まで形成されている。
【００５５】メモリセルトランジスタ２のＮプラス領域
５は、ゲート９をマスクとしてインプラされたものであ
り、ゲートエッジから熱拡散した分だけ内側まで形成さ
れている。
【００５６】高耐圧ＰＭＯＳトランジスタ３において
は、図１に図示されているシリコン酸化膜２９、第１側
壁１０及び第２側壁８２はメモリセルトランジスタ２、
高耐圧ＮＭＯＳトランジスタ４と同じ構造、厚さである
が、Ｐプラス拡散層領域１１は製造過程中に現れる第２
側壁８２、及び製造過程中に現れる第３の側壁(図示せ
ず)越しにインプラされたものであり、ＮＭＯＳトラン
ジスタ４のＮプラス領域６よりはゲート１３に対して外
側に形成されている。
【００５７】高耐圧ＰＭＯＳトランジスタ３において
は、薄い第１側壁１０よりも外側にＰプラス拡散層１１
は形成されている。すなわち、高耐圧ＮＭＯＳトランジ
スタ４よりも、ＬＤＤ長１４が長くなっている。この第
１の側壁の厚さは約８０ｎｍであり、シリコン酸化膜２
９の厚さ約２０ｎｍと、第２側壁の厚さ約４０ｎｍを含
めて約１４０ｎｍであるので、図２１に示された従来技
術の側壁膜厚２００ｎｍに比べて薄くなっている。
【００５８】そのため、コンタクトホール１５とゲート
電極１３の距離も従来技術より小さくできるので、周辺
回路の低電圧ＮＭＯＳトランジスタとメモリセル２にお
いては、パターン面積の縮小が可能である。
【００５９】すなわち、従来例に比べて同じ高耐圧であ
りながら、その面積を１０数パーセント縮小することが
可能であり、高集積化が図られる。さらに側壁厚さを小
さくしたので、たとえ拡散層全体の体積が小さくなって
も、半導体基板表面への露出面積が小さくなることはな
く、拡散層と配線とのコンタクトをとるべき拡散層面積
を維持することができる。
【００６０】また，高耐圧ＮＭＯＳトランジスタ４にお
いては、Ｎマイナスだけの領域(すなわちＬＤＤ長)の部
分が短くなるので、寄生抵抗も小さくなる。
【００６１】このように高耐圧トランジスタの耐圧とし
て例えば１１Ｖの高電圧に耐えるトランジスタが形成で
きる。
【００６２】ここで、ＬＤＤ側壁とは、高耐圧ＰＭＯＳ
トランジスタ３においては、ＬＤＤ領域であるＰマイナ
ス拡散層３５を形成した後に、Ｐプラス拡散層１１を形
成するためにマスクとして使用されたシリコン酸化膜２
９、第１側壁１０、及び第２側壁８２を意味する。ま
た、高耐圧ＮＭＯＳトランジスタ４においては、ＬＤＤ
領域であるＮマイナス拡散層３６を形成した後に、Ｎプ
ラス拡散層６を形成するためにマスクとして使用された
シリコン酸化膜２９及び第１側壁４７を意味する。
【００６３】従来は特にメモリセル領域において、トラ
ンジスタ間の距離が他の領域のトランジスタ間距離に比
べて小さく、コンタクトを設けるスペースに余裕が無か
った。その点を、本実施の形態では、トランジスタの側
壁を薄膜化することにより、拡散層上のコンタクトを設
けるスペースをより大きくすることが可能となった。
【００６４】ここで、メモリセル領域と周辺トランジス
タ領域の配置の断面図が図２に示される。ここではＰ型
半導体基板１中にメモリセル領域５０と周辺トランジス
タ領域５１それぞれに対応してＮウエル５２、５３が設
けられている。
【００６５】メモリセル領域５０のＮウエル５２中には
Ｐウェル４９が設けされている。このＰウエル４９中に
複数個のメモリセルが構成されている（図２では複数個
のメモリトランジスタ５４を図示）。
【００６６】周辺トランジスタ領域５１中には高耐圧ト
ランジスタ群５５と、低電圧トランジスタ群５６とが設
けられている。高耐圧トランジスタ群５５はＰウエル５
７中に設けられた複数個のＮＭＯＳトランジスタ（ここ
ではゲートのみを図示）５８と、Ｎウエル５３中に設け
られた複数個のＰＭＯＳトランジスタ５９（ここではゲ
ートのみを図示）を有している。
【００６７】低電圧トランジスタ群５６はＰウエル６０
中に設けられた複数個のＮＭＯＳトランジスタ６１と、
Ｎウエル５３中に設けられて複数個のＰＭＯＳトランジ
スタ６２とを有している。
【００６８】低電圧トランジスタの断面構造は図３に示
される。ここで、低電圧ＰＭＯＳトランジスタ６２及び
低電圧ＮＭＯＳトランジスタ６１は、高耐圧トランジス
タと同一のゲート構造となっている。低電圧ＰＭＯＳト
ランジスタ６２では、Ｐマイナス拡散層６３が側壁１０
より内側に形成されていて、Ｐプラス拡散層６４は側壁
１０の外側に形成されている。低電圧ＰＭＯＳトランジ
スタ６２のゲート酸化膜６７及び低電圧ＮＭＯＳトラン
ジスタ６１のゲート酸化膜６８は高耐圧ＰＭＯＳトラン
ジスタのゲート酸化膜３３及び高耐圧ＮＭＯＳトランジ
スタのゲート酸化膜３４の厚さよりも薄く形成されてい
る。
【００６９】また、高耐圧ＰＭＯＳトランジスタ３のゲ
ート１３及び、シリコン酸化膜２９、第側壁１０及び第
２側壁８２下のＰマイナス拡散層１４はゲート１３下方
向へ延出している長さが高耐圧ＮＭＯＳトランジスタ４
のゲート１８、シリコン酸化膜２９、第１側壁２９及び
第２側壁８２下のＮマイナス拡散層３６がゲート１８下
方向へ延出している長さより長く形成されているここ
で、メモリセルのトランジスタのゲート酸化膜は低電圧
トランジスタのゲート酸化膜厚と同程度の厚さとなって
いる。
【００７０】高耐圧ＰＭＯＳトランジスタにおいては、
Ｐ型不純物であるボロンイオンの拡散率がＮ型不純物で
ある砒素イオンに比べて高いので、側壁を薄くした場合
には、ＰプラスイオンがＬＤＤ領域中に深く伸びてしま
い、ＬＤＤ長が短くなり、必要な耐圧を得ることが困難
であった。本実施の形態では、第３の側壁をマスクに用
いてＰプラス拡散層を形成することで、耐圧維持に必要
なＬＤＤ長を確保している。さらに第３の側壁部分をも
コンタクトホールとして使用することで、コンタクトホ
ールをゲートに近づけて形成できるので、高集積化が図
られる。
【００７１】次に、図1に示した第１の実施の形態にお
ける半導体装置の製造方法を図４〜図９に示す。
【００７２】まず、図４（Ａ）に示されるように半導体
基板１上に素子分離領域３０とメモリセル２のトンネル
酸化膜３１、フローティングゲート１６、インターポリ
絶縁膜３２及びコントロールゲート１７と高耐圧ＰＭＯ
Ｓトランジスタ３のゲート酸化膜３３と、高耐圧ＮＭＯ
Ｓトランジスタ４のゲート酸化膜３４と、高耐圧ＰＭＯ
Ｓトランジスタ３のゲート電極１３、高耐圧ＮＭＯＳト
ランジスタ４のゲート電極１４を形成した後、それぞれ
のゲート電極に対して自己整合的に所望のイオン注入、
拡散を行い高耐圧ＰＭＯＳトランジスタ３のソース/ド
レイン(Ｐマイナス領域)３５及び高耐圧ＮＭＯＳトラン
ジスタ４のソース／ドレイン（Ｎマイナス領域）３６を
形成する。
【００７３】一方、メモリセルトランジスタ２ではメモ
リセルのコントロールゲート電極１７のソース/ドレイ
ン領域にはＮプラス拡散層５が形成されている。これら
は、各イオン注入時に、フォトレジストによってインプ
ラされる領域を区別している。
【００７４】さらに同時に図４（Ｂ）に示されるように
低電圧ＰＭＯＳトランジスタ３７のゲート酸化膜３９
と、低電圧ＮＭＯＳトランジスタ３８のゲート酸化膜４
０と、低電圧ＰＭＯＳトランジスタ３７のゲート電極４
１と、低電圧ＮＭＯＳトランジスタ３８のゲート４２を
形成した後、それぞれのゲート電極に対して自己整合的
に所望のイオン注入、拡散を行い低電圧ＰＭＯＳトラン
ジスタ３７のソース／ドレイン（Ｐマイナス領域）４３
及び低電圧ＮＭＯＳトランジスタ３８のソース／ドレイ
ン（Ｎマイナス領域）４４を形成する。
【００７５】この低電圧ＰＭＯＳトランジスタ３７のソ
ース／ドレイン（Ｐマイナス領域）４３は高耐圧ＰＭＯ
Ｓトランジスタ３のソース/ドレイン(Ｐマイナス領域)
３５と同時にイオン注入がなされている。さらに低電圧
ＮＭＯＳトランジスタ３８のソース／ドレイン（Ｎマイ
ナス領域）４４は高耐圧ＮＭＯＳトランジスタ４のソー
ス／ドレイン（Ｎマイナス領域）３６と同時にイオン注
入がなされている。
【００７６】ここで、低電圧ＰＭＯＳトランジスタ３７
及び低電圧ＮＭＯＳトランジスタ３８の酸化膜３９、４
０は高耐圧ＰＭＯＳトランジスタ３及び高耐圧ＮＭＯＳ
トランジスタ４の酸化膜３３、３４よりも膜厚が薄く形
成されている。
【００７７】各トランジスタのゲート電極の表面及びソ
ース/ドレイン領域には後酸化膜４５が膜厚約１０ｎｍ
程度で形成されている。
【００７８】次に、図５（Ａ）及び図５（Ｂ）に示され
るように後酸化膜４５上に側壁加工のストッパーとして
例えばシリコン酸化膜２９を約１０〜２０ｎｍ程度の厚
さで堆積した後、第１側壁として形成するために例えば
シリコンナイトライド膜４６を約８０ｎｍの厚さで堆積
する。
【００７９】次に、図６（Ａ）及び図６（Ｂ）に示され
るようにシリコンナイトライド膜４６を異方性エッチン
グで選択的にエッチングして各ゲート電極の側面に側壁
残しを行い、第１側壁４７を形成する。
【００８０】次に、図７（Ａ）に示されるように、高耐
圧ＮＭＯＳトランジスタ４に, 第１側壁４７越しにＮプ
ラスのインプラを行い、Ｎプラス拡散層６を形成する。
このとき、ＰＭＯＳトランジスタ部３及びメモリセル部
２にはインプラが打たれないようにフォトレジストによ
ってカバーする。
【００８１】この際、同時に図７（Ｂ）に示されるよう
に、低電圧ＮＭＯＳトランジスタ部３８に、第１側壁４
７越しにＮプラスのインプラを行い、Ｎプラス拡散層６
を形成する。このとき、低電圧ＰＭＯＳトランジスタ部
３７にはインプラが打たれないようにフォトレジストに
よってカバーする。すなわち、低電圧ＮＭＯＳトランジ
スタ部３８のＮプラス拡散層６は高耐圧ＮＭＯＳトラン
ジスタ４のＮプラス拡散層６と同時にイオン注入がなさ
れる。
【００８２】次に, 全面にシリコンナイトライド膜８２
を例えば約４０ｎｍ堆積する。この膜は、後のコンタク
ト加工時のストッパーになると同時に、後で行うＰプラ
スインプラ際の、第２側壁となる。
【００８３】さらにその上の全面に, 第３側壁となるシ
リコン酸化膜１２を約５０ｎｍ程度の厚さで堆積する。
【００８４】次に、図８（Ａ）及び図８（Ｂ）に示され
るように、シリコンナイトライド膜８２と選択比のとれ
るような異方性エッチングを全面に対して行い、シリコ
ン酸化膜１２の側壁残しを行い、第３側壁１９を形成す
る。このとき、シリコンナイトライド膜８２と側壁残し
されたシリコン酸化膜１２との厚さの和が、高耐圧ＰＭ
ＯＳトランジスタ３のジャンクション耐圧を十分持たせ
るようなＬＤＤ長を形成できる厚さになるようにする。
【００８５】次に、この側壁残しされたシリコン酸化膜
１２をマスクとして、Ｐプラスの拡散層を形成するイオ
ン注入を行い、Ｐプラス拡散層領域１１を形成する。こ
のとき、メモリトランジスタ２、高耐圧ＮＭＯＳトラン
ジスタ４、及び低電圧ＮＭＯＳトランジスタ３８にはイ
ンプラが打たれないようにフォトレジストによってカバ
ーする。
【００８６】次に図９（Ａ）及び図９（Ｂ）に示される
ように、シリコンナイトライド膜８２上のシリコン酸化
膜である第３側壁１９を、例えば弗化アンモニウムでエ
ッチングして除去する。これにより、ゲート側壁の形状
は、メモリセル、高耐圧ＮＭＯＳトランジスタ、高耐圧
ＰＭＯＳトランジスタ、低電圧ＮＭＯＳトランジスタ、
低電圧ＰＭＯＳトランジスタともに、シリコンナイトラ
イド膜の同一膜厚の側壁となる。
【００８７】その後、全面にＣＶＤ等により絶縁膜を被
覆した後、コンタクトホールを開孔し、そこに導電膜を
埋め込み、所望の電極を接続して図1に示したＮＯＲ型
フラッシュメモリを得る。
【００８８】第３側壁は、除去しても良いし、残ってい
てもコンタクトエッチングの際に選択比が取れない物質
であれば、コンタクトエッチングの際に部分的に除去で
きるので、コンタクトホールとゲート電極の間隔を小さ
くすることができる。
【００８９】本実施の形態においては、ＬＤＤ側壁を三
種類作成する。そのうち二種類は、高耐圧系ＰＭＯＳト
ランジスタのＬＤＤ長を稼ぐ為に高ドーズインプラのマ
スクとなる側壁である。すなわち、ＰＭＯＳ(低電圧,
高耐圧系の両方)トランジスタのＰプラス拡散層は、第
３側壁の外側からイオン注入してＰマイナス拡散層の長
さ(ＬＤＤ長)を長くしてジャンクション耐圧を高くする
とともに、メモリセルやＮＭＯＳ領域のＮＭＯＳトラン
ジスタでは, 第１側壁の外側からＮプラス不純物をイオ
ン注入することで、ＬＤＤ長を短くして, 寄生抵抗の上
昇を防いでいる。
【００９０】この実施の形態によれば, 製造工程途中で
側壁が三重になっている高耐圧ＰＭＯＳトランジスタで
は、Ｐプラス拡散層からＰマイナス拡散層の先端までの
距離が高耐圧ＮＭＯＳトランジスタよりも長くなってい
る。
【００９１】一方、メモリセルのトランジスタのゲート
電極とコンタクトホールの間の距離は、従来例よりも側
壁の厚さが薄くなっている。従って、その分距離が短
く、セル面積を小さくすることが可能となっている。
【００９２】また、高耐圧ＮＭＯＳトランジスタのＮマ
イナスの部分は、薄い側壁のために従来例よりも短くで
きるので寄生抵抗が抑えられ、電流駆動能力を低下させ
ることもない。
【００９３】また、従来技術に比べてリソグラフィー工
程の追加も無い為、工程数の増加はシリコン酸化膜の堆
積とその側壁残しエッチングのみに抑えられ、工程数の
増加を最小限に抑えられる。
【００９４】なお、第３の側壁材料としては、シリコン
酸化膜に限らず、側壁除去の際に他の除去すべきでない
材料との選択比が取れる材料であれば、シリコン酸化膜
に限られるものではない。
【００９５】なお、高耐圧ＮＭＯＳトランジスタにおい
ては、高濃度拡散層は第２側壁をマスクとしては形成さ
れていないが、砒素以外の不純物を用いて形成する場合
には、高耐圧ＰＭＯＳトランジスタと同様に第２側壁を
マスクとして高濃度不純物を形成することが可能であ
る。その場合には、高耐圧ＰＭＯＳトランジスタ同様に
高耐圧ＮＭＯＳトランジスタにおいて、さらなる高耐圧
化が可能となる。
【００９６】（第１の実施の形態の第１の変形例）図１
０に示されるように隣接するメモリセル７０、７１のそ
れぞれのゲート９０、９１の間隔が小さく、第３側壁で
あるシリコン酸化膜１２が複数のメモリセルのゲート間
に隙間なく、埋め込まれている場合がある。
【００９７】この場合には図８（Ａ）に示される工程に
おいて、Ｐプラスの拡散層を形成するイオン注入をした
後、シリコンナイトライド膜８２上のシリコン酸化膜１
２を除去せずに、図１１に示されるようにＣＶＤ絶縁膜
８をシリコン酸化膜１２上に堆積する。
【００９８】この場合、ゲート９０、９１間には隙間な
く、シリコン酸化膜１２が埋め込まれているため、巣が
シリコン酸化膜１２には発生せず、後のコンタクト開口
工程において、コンタクトが必要な部分だけエッチング
されることになる。
【００９９】このとき、側壁に使用した酸化膜は、メモ
リセル部ではゲート間が狭い為にちょうどゲート=ゲー
ト間が埋めこまれた形状になっている為、後にゲート電
極上に堆積するＣＶＤ絶縁膜は埋め込み性には支障が無
い。
【０１００】また、側壁もＣＶＤ絶縁膜もシリコン酸化
膜である為、後工程のコンタクトＲＩＥにおいても、同
一条件を用いることができる。
【０１０１】（第１の実施の形態の第２の変形例）第１
の実施の形態では、図１に示されるように、高耐圧ＰＭ
ＯＳトランジスタ及び高耐圧ＮＭＯＳトランジスタのゲ
ート高さは、メモリセルのゲート高さよりも低く形成さ
れた場合を示している。
【０１０２】ここで、場合により、図１２に示されるよ
うにメモリセル部２のゲート９の高さとほぼ等しい高さ
で高耐圧ＰＭＯＳトランジスタ３のゲート２０の高さと
高耐圧ＮＭＯＳトランジスタ４のゲート２１の高さが形
成されてもよい。
【０１０３】この場合、メモリセルトランジスタ２のゲ
ート９以外はフローティングゲート１６に相当する多結
晶シリコン層とコントロールゲート１７に相当する多結
晶シリコン層との間には、絶縁膜は介在せず、多結晶シ
リコン層同士が積層されている。
【０１０４】（第２の実施の形態）本発明による第２の
実施の形態を図１３に示す。図１３も先の第１の実施の
形態と同様にＮＯＲ型フラッシュメモリに適応した例で
ある。メモリセルと高耐圧トランジスタにおいては、薄
い第１側壁１０として例えば厚さ８０ｎｍのシリコンナ
イトライドが形成されている。
【０１０５】高耐圧ＮＭＯＳトランジスタ４のＮプラス
拡散層領域６は、薄い第１側壁４７越しにインプラされ
たものであり、第１側壁４７の外側から熱拡散した分だ
け内側まで形成されている。メモリセルトランジスタ２
の高濃度拡散層領域５は、ゲート９越しにインプラされ
たものであり、ゲートエッジから熱拡散した分だけ内側
まで形成されている。
【０１０６】高耐圧ＰＭＯＳトランジスタ７５において
は、使用している側壁はメモリセル、ＮＭＯＳトランジ
スタと同じ構造、厚さであるが、Ｐプラス拡散層７６は
第２の側壁８２、第３の側壁(図示せず)越しにインプラ
されたものであり、高耐圧ＮＭＯＳトランジスタ４のＮ
プラス拡散層６よりはゲート１３に対して外側に形成さ
れている。場合によっては、薄い第１側壁４７よりも外
側に形成されている。
【０１０７】一方、高耐圧ＮＭＯＳトランジスタ４のＮ
マイナス拡散層領域３６は、ゲート加工後にゲート１８
越しにインプラされたものであり、ゲートエッジから熱
拡散した分だけ内側まで形成されているのに対し、高耐
圧ＰＭＯＳトランジスタ７５においては、Ｐマイナス拡
散層領域７７は、第１側壁１０越しにインプラされたも
のであり、第１側壁であるシリコンナイトライドから熱
拡散した分だけ内側まで形成されている。
【０１０８】そのため、高耐圧ＰＭＯＳトランジスタ７
５のゲート下のＰマイナス拡散層領域が第１の実施の形
態に比べて少なくなり、ＬＤＤ長９４が第１の実施の形
態における高耐圧ＰＭＯＳトランジスタ３におけるＬＤ
Ｄ長１４よりも短くなる。
【０１０９】すなわち、実行チャネル長が従来例より長
くなり、パンチスルー耐圧及び短チャネル効果特性が従
来例よりも上昇する。あるいは、ゲート電極の長さを縮
小することができる為、従来の高耐圧ＰＭＯＳトランジ
スタよりも面積を縮小することができる。なお、低電圧
トランジスタの構造については、第１の実施の形態と同
様である。
【０１１０】次に、図１３に示した第２の実施の形態の
構造における, 不揮発性半導体記憶装置の製造方法を図
１４〜図２０に示す。
【０１１１】まず，図１４に示されるように半導体基板
１上に素子分離領域３０とメモリセルトランジスタ２の
トンネル酸化膜３１、フローティングゲート１６及びイ
ンターポリ絶縁膜３２と高耐圧ＰＭＯＳトランジスタ７
５の酸化膜３３と、高耐圧ＮＭＯＳトランジスタ４の酸
化膜３４と、メモリセルトランジスタ２のコントロール
ゲート電極１７、高耐圧ＰＭＯＳトランジスタ７５のゲ
ート電極１３、高耐圧ＮＭＯＳトランジスタ４のゲート
電極１８を形成する。次いで、メモリセルトランジスタ
２、高耐圧ＮＭＯＳトランジスタ４のそれぞれのゲート
電極９、１８に対して自己整合的に所望のイオン注入、
拡散を行いソース/ドレインを形成する。
【０１１２】各ゲート電極の表面及びソース/ドレイン
領域には後酸化膜４５が膜厚約１０ｎｍで形成されてい
る。高耐圧ＮＭＯＳトランジスタ４のソース/ドレイン
にはＮマイナス拡散層３６が形成されている。
【０１１３】一方、メモリセルトランジスタ２のソース
/ドレイン領域にはＮプラス拡散層５が形成されてい
る。これらは，各イオン注入時に、フォトレジストによ
ってインプラされる領域を区別している。
【０１１４】次に、図１５に示されるようにゲート後酸
化膜４５上に側壁加工のストッパーとして例えばシリコ
ン酸化膜２９を約１０〜２０ｎｍ堆積した後、第１側壁
１０として例えばシリコンナイトライド膜４６を約８０
ｎｍ堆積する。
【０１１５】次に、図１６に示されるようにシリコンナ
イトライド膜４６を異方性エッチングで選択的にエッチ
ングして各ゲート電極の側面に側壁残しを行う。
【０１１６】その後、図１７に示されるように高耐圧Ｐ
ＭＯＳトランジスタ７５に、第１側壁１０越しにＰマイ
ナスのインプラを行う。このとき、メモリセルトランジ
スタ及びＮＭＯＳトランジスタにはインプラが打たれな
いようにフォトレジストによってカバーする。
【０１１７】次に、メモリセルトランジスタ２と高耐圧
ＮＭＯＳトランジスタ４に、それぞれの第１側壁７越し
にＮプラスのインプラを行う。このとき、高耐圧ＰＭＯ
Ｓトランジスタ７５にはインプラが打たれないようにフ
ォトレジストによってカバーする。
【０１１８】次に、図１８に示されるように全面にシリ
コンナイトライド膜８２を例えば約４０ｎｍ程度堆積す
る。 この膜は、後のコンタクト加工時のストッパにな
ると同時に、後で行うＰプラスインプラの際の第２側壁
８２となる。
【０１１９】さらにその上の全面に、第３側壁であるシ
リコン酸化膜１２を約５０ｎｍ程度堆積する。
【０１２０】次に、図１９に示されるようにシリコンナ
イトライド膜８２と選択比のとれるような異方性エッチ
ングを全面に対して行い、シリコン酸化膜１２の側壁残
しを行う。このとき、シリコンナイトライド膜８２と側
壁残しされたシリコン酸化膜１２の厚さの和が、高耐圧
ＰＭＯＳトランジスタ７５のジャンクション耐圧を十分
持たせるようなＬＤＤ長を形成できる厚さになるように
する。
【０１２１】次に、この側壁残しされたシリコン酸化膜
である第３側壁１９をマスクとして、Ｐプラスの拡散層
７６を形成するイオン注入を行う。このとき、メモリセ
ル及びＮＭＯＳトランジスタにはインプラが打たれない
ようにフォトレジストによってカバーする。
【０１２２】次に、図２０に示されるようにシリコンナ
イトライド膜８２上の側壁のシリコン酸化膜である第３
側壁１９を、例えば弗化アンモニウムでエッチングして
除去する。これにより、ゲート側壁の形状は、メモリセ
ル・ＮＭＯＳトランジスタ・ＰＭＯＳトランジスタとも
に、シリコンナイトライドの同一膜厚の側壁となる。
【０１２３】その後、全面にＣＶＤ等により絶縁膜を被
覆した後、コンタクトホールを開孔し、そこに導電膜を
埋めこみ、所望の電極を接続して図１３に示したＮＯＲ
型フラッシュメモリを得る。
【０１２４】なお、低電圧ＰＭＯＳトランジスタ及び低
電圧ＮＭＯＳトランジスタは第１の実施の形態と同様の
製造方法にて製造される。
【０１２５】この実施の形態によれば、製造工程途中で
側壁が三重になっている高耐圧ＰＭＯＳトランジスタで
は、Ｐプラス拡散層からＰマイナス拡散層の先端までの
距離が高耐圧ＮＭＯＳトランジスタよりも長くなってい
る。一方で、メモリセルのトランジスタのゲート電極と
コンタクトホールの間の距離は、従来よりも側壁の厚さ
が薄くなっている。
【０１２６】従って、その分メモリセルのトランジスタ
のゲート電極とコンタクトホールの間の距離が短く、メ
モリセル面積を小さくすることが可能となっている。ま
た、高耐圧ＮＭＯＳトランジスタのＮマイナスの部分
は、薄い側壁のために従来例よりも短くできるので寄生
抵抗が抑えられ、電流駆動能力を低下させることもな
い。
【０１２７】また、高耐圧ＰＭＯＳトランジスタの実効
チャネル長が従来例より長くなり、パンチスルー耐圧及
び短チャネル効果特性が従来例よりも上昇する。あるい
は、ゲート電極の長さを縮小することができる為、従来
例の高耐圧ＰＭＯＳトランジスタよりも面積を縮小する
ことができる。
【０１２８】また、従来技術に比べてリソグラフィー工
程の追加も無い為、工程数の増加はシリコン酸化膜の堆
積とその側壁残しエッチングのみに抑えられ、同様の効
果を持つ公知例に比べて、工程数の増加を最小限に抑え
られる。
【０１２９】本実施の形態においても第１の実施の形態
同様の効果を有している。
【０１３０】なお、本実施の形態においても第１の実施
の形態の変形例がそのまま適応できる。
【０１３１】上記各実施の形態においては、不揮発性半
導体記憶装置を例として説明されているが、本発明はそ
れに限られるものではなく、高耐圧トランジスタを有す
る半導体装置であれば論理ＬＳＩやメモリ混載論理ＬＳ
Ｉなどにおいても適用される。
【０１３２】
【発明の効果】本発明によれば、高耐圧ＰＭＯＳトラン
ジスタのジャンクション耐圧を維持し、かつＮＭＯＳト
ランジスタやメモリセルトランジスタにおけるコンタク
トとゲートとの距離を小さくしてパターンサイズの縮小
ができる。
【０１３３】また、高耐圧ＰＭＯＳトランジスタの短チ
ャネル効果を抑制でき、チャネル長を長くすることがで
きる。
【０１３４】また、他の二重側壁プロセスに比較して、
リソグラフィー工程の追加を抑えて二重側壁を設けた半
導体装置を製造できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の主要構成を示す
断面図である。
【図２】 本発明の第１の実施の形態の全体構成の概要
を示す半導体装置の断面図である。
【図３】 本発明の第１の実施の形態の一部分の構成を
示す断面図である。
【図４】 （Ａ）は本発明の第１の実施の形態の主要構
成の製造方法を説明する一工程の断面図である。（Ｂ）
は本発明の第１の実施の形態の部分構成の製造方法を説
明する一工程の断面図である。
【図５】 （Ａ）は本発明の第１の実施の形態の主要構
成の製造方法を説明する一工程の断面図である。（Ｂ）
は本発明の第１の実施の形態の部分構成の製造方法を説
明する一工程の断面図である。
【図６】 （Ａ）は本発明の第１の実施の形態の主要構
成の製造方法を説明する一工程の断面図である。（Ｂ）
は本発明の第１の実施の形態の部分構成の製造方法を説
明する一工程の断面図である。
【図７】 （Ａ）は本発明の第１の実施の形態の主要構
成の製造方法を説明する一工程の断面図である。（Ｂ）
は本発明の第１の実施の形態の部分構成の製造方法を説
明する一工程の断面図である。
【図８】 （Ａ）は本発明の第１の実施の形態の主要構
成の製造方法を説明する一工程の断面図である。（Ｂ）
は本発明の第１の実施の形態の部分構成の製造方法を説
明する一工程の断面図である。
【図９】 （Ａ）は本発明の第１の実施の形態の主要構
成の製造方法を説明する一工程の断面図である。（Ｂ）
は本発明の第１の実施の形態の部分構成の製造方法を説
明する一工程の断面図である。
【図１０】 本発明の第１の実施の形態の第１の変形例
の製造方法の一工程を示す断面図である。
【図１１】 本発明の第１の実施の形態の第１の変形例
の製造方法の一工程を示す断面図である。
【図１２】 本発明の第１の実施の形態の第２の変形例
の主要構成を示す断面図である。
【図１３】 本発明の第２の実施の形態の主要構成を示
す断面図である。
【図１４】 本発明の第２の実施の形態の主要構成の製
造方法を説明する一工程の断面図である。
【図１５】 本発明の第２の実施の形態の主要構成の製
造方法を説明する一工程の断面図である。
【図１６】 本発明の第２の実施の形態の主要構成の製
造方法を説明する一工程の断面図である。
【図１７】 本発明の第２の実施の形態の主要構成の製
造方法を説明する一工程の断面図である。
【図１８】 本発明の第２の実施の形態の主要構成の製
造方法を説明する一工程の断面図である。
【図１９】 本発明の第２の実施の形態の主要構成の製
造方法を説明する一工程の断面図である。
【図２０】 本発明の第２の実施の形態の主要構成の製
造方法を説明する一工程の断面図である。
【図２１】 従来の半導体装置の断面図である。
【図２２】 先願の半導体装置の断面図である。
【符号の説明】
１ 半導体基板 ２、７０、７１ メモリセルトランジスタ ３、７５ 高耐圧ＰＭＯＳトランジスタ ４ 高耐圧ＮＭＯＳトランジスタ ５、６、６６ Ｎプラス拡散層 ７、１０、４７ 第１側壁 ８ ＣＶＤ酸化膜 ９、９０、９１ ゲート １１、４８、６４、７６ Ｐプラス拡散層 １２、２９、４６、５０ シリコン酸化膜 １３、１８、２０、２１、３９、４０、４１、４２ ゲ
ート電極 １４、９４ ＬＤＤ長 １５ コンタクトホール １６ フローティングゲート １７ コントロールゲート １９ 第３側壁 ３０ 素子分離領域 ３１ トンネル酸化膜 ３２ インターポリ絶縁膜 ３３、３４、３９、４０、６７、６８ ゲート酸化膜 ３５、４３、６３、７７ Ｐマイナス拡散層 ３６、４４、６５ Ｎマイナス拡散層 ３７ 低電圧ＰＭＯＳトランジスタ ３８ 低電圧ＮＭＯＳトランジスタ ４５ 後酸化膜 ４６ シリコンナイトライド膜 ４７ 第１側壁 ４９、５７、６０ Ｐウエル ５０ メモリセル領域 ５１ 周辺トランジスタ領域 ５２、５３ Ｎウエル ５４ メモリトランジスタ ５５ 高耐圧トランジスタ群 ５６ 低電圧トランジスタ群 ５８、６１ ＮＭＯＳトランジスタ ５９、６２ ＰＭＯＳトランジスタ ８１ 電極 ８２ 第２側壁（シリコンナイトライド膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３７１ 21/336 29/788 29/792 (72)発明者 増田 和紀 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F001 AA01 AB08 AD12 AD44 AD60 AD61 AE08 AG40 5F040 DA00 DA20 DB03 DC01 EA08 EF02 EF13 EH08 EJ08 EK05 FA05 FA07 FA10 FB02 FB04 FC10 FC21 5F048 AA05 AB01 AC03 BA01 BB01 BB05 BB16 BB17 BC06 BC07 BC18 BC19 BC20 BE02 BE03 BG14 DA25 DA27 DA30 5F083 EP02 EP23 EP77 ER22 MA06 MA19 NA01 PR42 PR43 PR52 PR53 ZA06 ZA07 ZA08 5F101 BA01 BB05 BD02 BD27 BD35 BD36 BE07 BH21

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された第１ゲートと、
    この第１ゲート周囲の前記半導体基板中に形成されたＮ
    型低濃度拡散層と、このＮ型低濃度拡散層の周囲の前記
    半導体基板中に形成されたＮ型高濃度拡散層と、この第
    １ゲート周囲に形成された第１ゲート側壁とを有するＮ
    型トランジスタと、 前記半導体基板上に形成された第２ゲートと、この第２
    ゲート周囲の前記半導体基板中に形成されたＰ型低濃度
    拡散層と、このＰ型低濃度拡散層の周囲の前記半導体基
    板中に形成されたＰ型高濃度拡散層と、この第２ゲート
    周囲に形成され、前記Ｎ型トランジスタの第１ゲート側
    壁と同じ厚さを有する第２ゲート側壁とを有するＰ型ト
    ランジスタとを備え、 前記第２ゲート及び前記第２ゲート側壁下のＰ型低濃度
    拡散層は前記第２ゲート下方向へ延出している長さが前
    記第１ゲート及び前記第１ゲート側壁下のＮ型低濃度拡
    散層が前記第１ゲート下方向へ延出している長さより長
    く形成されていることを特徴とする半導体装置。
  2. 【請求項２】半導体基板上に形成された第１ゲートと、
    この第１ゲート周囲の前記半導体基板中に形成された第
    １導電型低濃度拡散層と、この第１導電型低濃度拡散層
    の周囲の前記半導体基板中に形成された第１導電型高濃
    度拡散層と、この第１ゲート周囲に形成された第１ゲー
    ト側壁とを有する第１導電型トランジスタと、 前記半導体基板上に形成された第２ゲートと、この第２
    ゲート周囲の前記半導体基板中に形成され、前記第２ゲ
    ート下方向へ延出している長さが前記第１ゲート及び前
    記第１ゲート側壁下の第１導電型低濃度拡散層が前記第
    １ゲート下方向へ延出している長さより長く形成されて
    いる第２導電型低濃度拡散層と、この第２導電型低濃度
    拡散層の周囲の前記半導体基板中に形成された第２導電
    型高濃度拡散層と、この第２ゲート周囲に形成された第
    ２ゲート側壁とを有する第２導電型トランジスタと、 前記半導体基板上に形成され、前記半導体基板上に形成
    された第３ゲートと、この第３ゲート周囲の前記半導体
    基板中に形成された第１導電型高濃度拡散層と、この第
    ３ゲート周囲に形成された第３ゲート側壁とを有するメ
    モリセルトランジスタとを備え、 前記第１乃至第３ゲート側壁はそれぞれの厚さが等しい
    ことを特徴とする半導体装置。
  3. 【請求項３】電荷蓄積層を有する不揮発性メモリ素子
    と、ＬＤＤ側壁を有するＮ型ＭＯＳトランジスタと、Ｌ
    ＤＤ側壁を有するＰ型ＭＯＳトランジスタを備えた半導
    体装置において、 前記Ｎ型ＭＯＳトランジスタは前記ＬＤＤ側壁下に形成
    されたＬＤＤ拡散層と、前記ＬＤＤ側壁の内側に一部オ
    ーバーラップされて形成され、前記ＬＤＤ拡散層よりも
    濃度の濃い拡散層とを有し、 前記Ｐ型ＭＯＳトランジスタは前記ＬＤＤ側壁下に形成
    されたＬＤＤ拡散層と、前記ＬＤＤ側壁の外側に形成さ
    れ、前記ＬＤＤ拡散層よりも濃度の濃い拡散層とを有し
    ていることを特徴とする半導体装置。
  4. 【請求項４】半導体基板上に高耐圧ＰＭＯＳトランジス
    タのゲート及び高耐圧ＮＭＯＳトランジスタのゲートを
    形成する工程と、 前記高耐圧ＮＭＯＳトランジスタのゲートをマスクとし
    て前記半導体基板中にＮマイナス拡散層を形成する工程
    と、 前記高耐圧ＰＭＯＳトランジスタのゲートをマスクとし
    て前記半導体基板中にＰマイナス拡散層を形成する工程
    と、 前記高耐圧ＰＭＯＳトランジスタ及び高耐圧ＮＭＯＳト
    ランジスタの各ゲートに第１側壁を形成する工程と、 前記高耐圧ＮＭＯＳトランジスタの第１側壁をマスクと
    してＮプラス拡散層を前記半導体基板中に形成する工程
    と、 前記高耐圧ＰＭＯＳトランジスタ及び前記高耐圧ＮＭＯ
    Ｓトランジスタの第１側壁に第２の側壁を形成する工程
    と、 前記高耐圧ＰＭＯＳトランジスタの第２側壁をマスクと
    してＰプラス拡散層を前記半導体基板中に形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  5. 【請求項５】半導体基板上に高耐圧ＰＭＯＳトランジス
    タのゲート及び高耐圧ＮＭＯＳトランジスタのゲートを
    形成する工程と、 前記高耐圧ＮＭＯＳトランジスタのゲートをマスクとし
    て前記半導体基板中にＮマイナス拡散層を形成する工程
    と、 前記高耐圧ＰＭＯＳトランジスタ及び高耐圧ＮＭＯＳト
    ランジスタの各ゲートに第１側壁を形成する工程と、 前記高耐圧ＮＭＯＳトランジスタの第１側壁をマスクと
    してＮプラス拡散層を前記半導体基板中に形成する工程
    と、 前記高耐圧ＰＭＯＳトランジスタの第１の側壁をマスク
    として前記半導体基板中にＰマイナス拡散層を形成する
    工程と、 前記高耐圧ＰＭＯＳトランジスタ及び前記高耐圧ＮＭＯ
    Ｓトランジスタの第１側壁に第２の側壁を形成する工程
    と、 前記高耐圧ＰＭＯＳトランジスタの第２側壁をマスクと
    してＰプラス拡散層を前記半導体基板中に形成する工程
    とを有することを特徴とする半導体装置の製造方法。
  6. 【請求項６】半導体基板に素子分離領域を形成する工程
    と、 半導体基板上に高耐圧トランジスタ用の第１のゲート絶
    縁膜を形成する工程と、 前記第１のゲート絶縁膜よりも膜厚が薄い低電圧トラン
    ジスタ用の第２のゲート絶縁膜を形成する工程と、 ゲート電極となる導電材料を積層し、順次エッチングに
    より選択的にパターニングする工程と、 半導体基板に第２導電型の不純物を導入する工程と、 第１の側壁材を堆積する工程と、 第１の側壁材を異方性エッチングにより選択的にエッチ
    ングして前記ゲート電極の側面に第１の側壁材を側壁残
    しする工程と、 半導体基板の第１ＭＯＳトランジスタ領域に前記第２導
    電型不純物拡散層よりも高濃度の不純物を導入する工程
    と、 第２の側壁材及び第２の側壁材とは異なる第３の側壁材
    を堆積する工程と、 第３の側壁材を異方性エッチングにて選択的にエッチン
    グして、前記第２の側壁材の側面に第３の側壁材を側壁
    残しする工程と、 半導体基板の第２ＭＯＳトランジスタ領域に前記第３の
    側壁材をマスクとして第１導電型不純物を導入する工程
    と、 第３の側壁を除去する工程と、 前記半導体基板全面に絶縁膜を堆積する工程と、 前記絶縁膜にコンタクトホールを選択的に形成する工程
    とを具備することを特徴とする半導体装置の製造方法。
  7. 【請求項７】半導体基板に素子分離領域を形成する工程
    と、 メモリセル用のトンネル酸化膜，フローティングゲート
    電極及びインターポリ絶縁膜とを形成する工程と、 半導体基板上に高耐圧トランジスタ用の第１のゲート絶
    縁膜を形成する工程と、 前記第１のゲート絶縁膜よりも膜厚が薄い低電圧トラン
    ジスタ用の第２のゲート絶縁膜を形成する工程と、 コントロールゲート電極及びゲート電極となる導電材料
    を積層し、前記のコントロールゲート電極とインターポ
    リ絶縁膜とフローティングゲートを順次エッチングによ
    り選択的にパターニングする工程と、 周辺回路領域のゲート電極を選択的にパターニングする
    工程と、 メモリセル領域、周辺回路領域の半導体基板に第２導電
    型の不純物を導入する工程と、 第１の側壁材を堆積する工程と、 第１の側壁材を異方性エッチングにより選択的にエッチ
    ングして前記ゲート電極の側面に第１の側壁材を側壁残
    しする工程と、 半導体基板の第１ＭＯＳトランジスタ領域に前記第２導
    電型不純物拡散層よりも高濃度の不純物を導入する工程
    と、 第２の側壁材及び第２の側壁材とは異なる第３の側壁材
    を堆積する工程と、 第３の側壁材を異方性エッチングにて選択的にエッチン
    グして、前記第２の側壁材の側面に第３の側壁材を側壁
    残しする工程と、 半導体基板の第２ＭＯＳトランジスタ領域に前記第３の
    側壁材をマスクとして第１導電型不純物を導入する工程
    と、 第３の側壁を除去する工程と、 前記半導体基板全面に絶縁膜を堆積する工程と、 前記絶縁膜にコンタクトホールを選択的に形成する工程
    と、 金属配線を形成する工程と、 金属配線上に絶縁膜を形成する工程と を具備することを特徴とする半導体装置の製造方法。
  8. 【請求項８】半導体基板に素子分離領域を形成する工程
    と、 前記半導体基板上に高耐圧トランジスタ用の第１のゲー
    ト絶縁膜を形成する工程と、 前記第１のゲート絶縁膜よりも膜厚が薄い低電圧トラン
    ジスタ用の第２のゲート絶縁膜を形成する工程と、 ゲート電極となる導電材料を積層し、エッチングにより
    選択的にパターニングする工程と、 第１ＭＯＳトランジスタ領域の半導体基板に第２導電型
    の不純物を導入する工程と、 第１の側壁材を堆積する工程と、 第１の側壁材を異方性エッチングにより選択的にエッチ
    ングして前記ゲート電極の側面に第１の側壁材を側壁残
    しする工程と、 半導体基板の第２ＭＯＳトランジスタ領域に前記第１の
    側壁材をマスクとして第１ 導電型の不純物を導入する
    工程と、 半導体基板の第１ＭＯＳトランジスタ領域に前記第２導
    電型不純物拡散層よりも高濃度の不純物を導入する工程
    と、 第２の側壁材及び第２の側壁材とは異なる第３の側壁材
    を堆積する工程と、 第３の側壁材を異方性エッチングにて選択的にエッチン
    グして、前記第２の側壁材の側面に第３の側壁材を側壁
    残しする工程と、 半導体基板の第２ＭＯＳトランジスタ領域に前記第１導
    電型不純物拡散層よりも高濃度の第１導電型不純物を導
    入する工程と、 第３の側壁を除去する工程と、 基板全面に絶縁膜を堆積する工程と、 前記絶縁膜にコンタクトホールを選択的に形成する工程
    とを具備することを特徴とする半導体装置の製造方法。
  9. 【請求項９】半導体基板に素子分離領域、メモリセル用
    のトンネル酸化膜、フローティングゲート電極及びイン
    ターポリ絶縁膜とを形成する工程と、 半導体基板上に高耐圧トランジスタ用の第１のゲート絶
    縁膜を形成する工程と、 前記第１のゲート絶縁膜よりも膜厚が薄い低電圧トラン
    ジスタ用の第２のゲート絶縁膜を形成する工程と、 コントロールゲート電極及びゲート電極となる導電材料
    を積層し、前記のコントロールゲート電極とインターポ
    リ絶縁膜とフローティングゲートを順次エッチングによ
    り選択的にパターニングする工程と、 周辺回路領域のゲート電極を選択的にパターニングする
    工程と、 メモリセル領域、周辺回路の第１ＭＯＳトランジスタ領
    域の半導体基板に第２導電型の不純物を導入する工程
    と、 第１の側壁材を堆積する工程と、 第１の側壁材を異方性エッチングにより選択的にエッチ
    ングして前記ゲート電極の側面に第１の側壁材を側壁残
    しする工程と、 半導体基板の第２ＭＯＳトランジスタ領域に第１導電型
    の不純物を導入する工程と、 半導体基板の第１ＭＯＳトランジスタ領域に前記第２導
    電型不純物拡散層よりも高濃度の不純物を導入する工程
    と、 第２の側壁材及び第２の側壁材とは異なる第３の側壁材
    を堆積する工程と、 第３の側壁材を異方性エッチングにて選択的にエッチン
    グして、前記第２の側壁材の側面に第３の側壁材を側壁
    残しする工程と、 半導体基板の第２ＭＯＳトランジスタ領域に前記第１導
    電型不純物拡散層よりも高濃度の不純物を導入する工程
    と、 第３の側壁を除去する工程と、 基板全面に絶縁膜を堆積する工程と、 前記絶縁膜にコンタクトホールを選択的に形成する工程
    と、 少なくとも一層の金属配線を形成する工程と、金属配線
    上に絶縁膜を形成する工程とを具備することを特徴とす
    る半導体装置の製造方法。
  10. 【請求項１０】半導体基板に第１導電型の不純物を導入
    する工程と、 メモリセル領域にトンネル酸化膜、フローティングゲー
    トを形成する工程と、 周辺回路領域に高耐圧用トランジスタの第１のゲート絶
    縁膜を形成する工程と、 前記第１のゲート絶縁膜よりも膜厚が薄い低電圧トラン
    ジスタ用の第２のゲート絶縁膜を形成する工程と、 メモリセル用のインターポリ絶縁膜を形成する工程と、 コントロールゲート電極及びゲート電極となる導電材料
    を積層し、前記コントロールゲート電極、インターポリ
    絶縁膜、及びフローティングゲートを順次エッチングに
    より選択的にパターニングする工程と、 周辺回路領域のゲート電極を選択的にパターニングする
    工程と、 メモリセル領域、周辺回路領域の半導体基板中に第２導
    電型の不純物を導入する工程と、 第１の側壁材を堆積する工程と、 第１の側壁材を異方性エッチングにより選択的にエッチ
    ングして前記ゲート電極の側面に第１の側壁材を側壁残
    しする工程と、 半導体基板の第１ＭＯＳトランジスタ領域に前記第２導
    電型不純物拡散層よりも高濃度の不純物を導入する工程
    と、 第２の側壁材及び第２の側壁材とは異なる第３の側壁材
    を堆積する工程と、 第３の側壁材を異方性エッチングにて選択的にエッチン
    グして、前記第２の側壁材の側面に第３の側壁材を側壁
    残しする工程と、 半導体基板の第２ＭＯＳトランジスタ領域に前記第３の
    側壁材をマスクとして第１導電型不純物を導入する工程
    と、 第３の側壁を除去する工程と、 前記半導体基板全面に絶縁膜を堆積する工程と、 前記絶縁膜にコンタクトホールを選択的に形成する工程
    と、 金属配線を形成する工程と、 金属配線上に絶縁膜を形成する工程とを具備することを
    特徴とする半導体装置の製造方法。
  11. 【請求項１１】半導体基板に第１導電型の不純物を導入
    する工程と、 メモリセル領域にトンネル酸化膜、フローティングゲー
    トを形成する工程と、 周辺回路領域に高耐圧用トランジスタの第１のゲート絶
    縁膜を形成する工程と、 前記第１のゲート絶縁膜よりも膜厚が薄い低電圧トラン
    ジスタ用の第２のゲート絶縁膜を形成する工程と、 メモリセル用のインターポリ絶縁膜を形成する工程と、 コントロールゲート電極及びゲート電極となる導電材料
    を積層し、前記コントロールゲート電極、インターポリ
    絶縁膜、及びフローティングゲートを順次エッチングに
    より選択的にパターニングする工程と、 周辺回路領域のゲート電極を選択的にパターニングする
    工程と、 メモリセル領域、周辺回路の第１ＭＯＳトランジスタ領
    域の半導体基板に第２導電型の不純物を導入する工程
    と、 第１の側壁材を堆積する工程と、 第１の側壁材を異方性エッチングにより選択的にエッチ
    ングして前記ゲート電極の側面に第１の側壁材を側壁残
    しする工程と、 半導体基板の第２ＭＯＳトランジスタ領域に第１導電型
    の不純物を導入する工程と、 半導体基板の第１ＭＯＳトランジスタ領域に前記第２導
    電型不純物拡散層よりも高濃度の不純物を導入する工程
    と、 第２の側壁材及び第２の側壁材とは異なる第３の側壁材
    を堆積する工程と、 第３の側壁材を異方性エッチングにて選択的にエッチン
    グして、前記第２の側壁材の側面に第３の側壁材を側壁
    残しする工程と、 半導体基板の第２ＭＯＳトランジスタ領域に前記第１導
    電型不純物拡散層よりも高濃度の不純物を導入する工程
    と、 第３の側壁を除去する工程と、 基板全面に絶縁膜を堆積する工程と、 前記絶縁膜にコンタクトホールを選択的に形成する工程
    と、 少なくとも一層の金属配線を形成する工程と、金属配線
    上に絶縁膜を形成する工程とを具備することを特徴とす
    る半導体装置の製造方法。
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