JP2000138301A - サイドウオ―ルスプリットゲ―トフラッシュトランジスタの集積方法 - Google Patents
サイドウオ―ルスプリットゲ―トフラッシュトランジスタの集積方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 62
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 229920005591 polysilicon Polymers 0.000 claims abstract description 46
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 44
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000002019 doping agent Substances 0.000 claims abstract description 7
- 230000000873 masking effect Effects 0.000 claims abstract description 5
- 125000006850 spacer group Chemical group 0.000 claims description 57
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 30
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims 2
- 230000001681 protective effect Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- 229910052785 arsenic Inorganic materials 0.000 abstract description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 4
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005755 formation reaction Methods 0.000 description 9
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 9
- 229910021342 tungsten silicide Inorganic materials 0.000 description 9
- 239000012212 insulator Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
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Abstract
(57)【要約】
【課題】
【解決手段】 制御（ワードゲート）およびその制御ゲ
ートの側壁上のフローティングゲートから成る電気的に
プログラム可能なＥＰＲＯＭの製造方法。独特な材料選
択およびブロッキングマスクシーケンスにより、二重側
壁スペーサ形成、つまりディスポーズされるスペーサお
よび最終的なポリシリコンスペーサゲートを含み、該フ
ローティングゲート下に極めて短いチャネルを有する側
壁フローティングゲートが、デリケートなＣＭＯＳプロ
セス環境内で簡単かつ安全に製造可能になる。
ートの側壁上のフローティングゲートから成る電気的に
プログラム可能なＥＰＲＯＭの製造方法。独特な材料選
択およびブロッキングマスクシーケンスにより、二重側
壁スペーサ形成、つまりディスポーズされるスペーサお
よび最終的なポリシリコンスペーサゲートを含み、該フ
ローティングゲート下に極めて短いチャネルを有する側
壁フローティングゲートが、デリケートなＣＭＯＳプロ
セス環境内で簡単かつ安全に製造可能になる。
Description
【０００１】
【発明の属する技術分野】本発明はチャネルからフロー
ティングゲートへの電子注入を高効率に行なえる電気的
にプログラム可能な読み出し専用メモリデバイスの製造
方法に関する。
ティングゲートへの電子注入を高効率に行なえる電気的
にプログラム可能な読み出し専用メモリデバイスの製造
方法に関する。
【０００２】
【従来の技術】フラッシュメモリでは、側壁（サイドウ
ォール）ポリシリコンゲートがフローティングゲートと
して使用されてきた。図１に図示されているように、典
型的な側壁プロセスは、ワードゲートＡＧの両側にスペ
ーサを形成する。しかしながら、埋込み型ロジック回路
用途の大部分は、ワードゲートあたり１つのフローティ
ングゲートＦＧを利用するだけであり、未使用の側面ス
ペーサは除去されるか、不能化される。ゲート酸化膜
は、フローティングゲートＦＧおよびワードゲートＡＧ
の下に形成される。ソース領域およびドレイン領域はシ
リコン基板内に形成される。シリコン酸化膜ＳｉＯ２は
ゲートＡＧを覆う。シリコン酸化膜／シリコンナイトラ
イド／シリコン酸化膜からなるＯＮＯ層は、ゲートを互
いに絶縁する。制御ゲートＣＧは、デバイス構造物上に
配置される。Ｙ．ヤマノウチの「高密度および高速度用
途向け補助ゲート付き５Ｖ専用仮想接地フラッシュセル
（“A5V-only Virtual Ground Flash Cell with an Aux
iliary Gate for High Density and High Speed Applic
ations"）」ＩＥＤＭ、１９９１年、３１９ページは、
不必要なゲートを隣接拡散へ短絡するために、側壁スペ
ーサの形成の前に、ブロックマスクを使用して不必要な
ゲートの下に砒素または燐などのＮ− ドーパントを打
ち込む。別のアプローチにおいては、不必要なポリシリ
コンゲート材料は、小椋正気の米国特許第５，７８０，
３４１号に示されているように、自己整合コンタクトを
形成するために使用される。
ォール）ポリシリコンゲートがフローティングゲートと
して使用されてきた。図１に図示されているように、典
型的な側壁プロセスは、ワードゲートＡＧの両側にスペ
ーサを形成する。しかしながら、埋込み型ロジック回路
用途の大部分は、ワードゲートあたり１つのフローティ
ングゲートＦＧを利用するだけであり、未使用の側面ス
ペーサは除去されるか、不能化される。ゲート酸化膜
は、フローティングゲートＦＧおよびワードゲートＡＧ
の下に形成される。ソース領域およびドレイン領域はシ
リコン基板内に形成される。シリコン酸化膜ＳｉＯ２は
ゲートＡＧを覆う。シリコン酸化膜／シリコンナイトラ
イド／シリコン酸化膜からなるＯＮＯ層は、ゲートを互
いに絶縁する。制御ゲートＣＧは、デバイス構造物上に
配置される。Ｙ．ヤマノウチの「高密度および高速度用
途向け補助ゲート付き５Ｖ専用仮想接地フラッシュセル
（“A5V-only Virtual Ground Flash Cell with an Aux
iliary Gate for High Density and High Speed Applic
ations"）」ＩＥＤＭ、１９９１年、３１９ページは、
不必要なゲートを隣接拡散へ短絡するために、側壁スペ
ーサの形成の前に、ブロックマスクを使用して不必要な
ゲートの下に砒素または燐などのＮ− ドーパントを打
ち込む。別のアプローチにおいては、不必要なポリシリ
コンゲート材料は、小椋正気の米国特許第５，７８０，
３４１号に示されているように、自己整合コンタクトを
形成するために使用される。
【０００３】米国特許第５，７８０，３４１号、および
０８／０３／９８に提出された小椋正気の特許出願、出
願番号第０９／１２８，５８５号（ＨＡＬＯ９８−００
４）においては、極めて短いスプリットゲートフラッシ
ュトランジスタが、低電圧および低電流で高い注入効率
を提供することが説明されている。また、二重側壁技法
により、３０ｎｍほど小さい極めて短いチャネルを制御
良く形成するための製造技法が説明された。
０８／０３／９８に提出された小椋正気の特許出願、出
願番号第０９／１２８，５８５号（ＨＡＬＯ９８−００
４）においては、極めて短いスプリットゲートフラッシ
ュトランジスタが、低電圧および低電流で高い注入効率
を提供することが説明されている。また、二重側壁技法
により、３０ｎｍほど小さい極めて短いチャネルを制御
良く形成するための製造技法が説明された。
【０００４】
【発明が解決しようとする課題】しかしながら、スプリ
ットゲートフラッシュトランジスタおよび高電圧デバイ
スをロジック回路テクノロジーで集積する上では、簡略
さおよび信頼性を提供する最適プロセスが十分に考慮さ
れていなかった。ロジックゲート、高電圧ゲート、およ
びメモリゲート長の全てがコントロールされ、その相対
的な位置も重要である。したがって、別個のマスキング
プロセスによって定義されるより、一度に３種類すべて
のデバイスを一括して定義することが好ましい。しかし
ながら、この好ましい考えは、ロジックゲート酸化膜
が、いったん０．１８ミクロンの次世代テクノロジーで
３．０ｎｍほど薄くなると困難に直面する。
ットゲートフラッシュトランジスタおよび高電圧デバイ
スをロジック回路テクノロジーで集積する上では、簡略
さおよび信頼性を提供する最適プロセスが十分に考慮さ
れていなかった。ロジックゲート、高電圧ゲート、およ
びメモリゲート長の全てがコントロールされ、その相対
的な位置も重要である。したがって、別個のマスキング
プロセスによって定義されるより、一度に３種類すべて
のデバイスを一括して定義することが好ましい。しかし
ながら、この好ましい考えは、ロジックゲート酸化膜
が、いったん０．１８ミクロンの次世代テクノロジーで
３．０ｎｍほど薄くなると困難に直面する。
【０００５】ロジックゲートが側壁ゲートより前に形成
される場合、ロジックゲート上の側壁スペーサは除去さ
れる必要があり、ロジックゲート酸化膜のエッジはその
除去の間に損傷を受ける可能性がある。他方、ロジック
ゲートが、メモリワードゲートおよびスペーサゲートが
定義、形成された後に第２マスクにより定義される場合
には、ロジックゲートの酸化膜に対するスペーサ除去中
の損傷は回避することができる。しかし、第２アプロー
チでは、メモリワードゲートおよびロジックゲートを別
々に定義するために２つのクリティカルマスクが必要と
なる。
される場合、ロジックゲート上の側壁スペーサは除去さ
れる必要があり、ロジックゲート酸化膜のエッジはその
除去の間に損傷を受ける可能性がある。他方、ロジック
ゲートが、メモリワードゲートおよびスペーサゲートが
定義、形成された後に第２マスクにより定義される場合
には、ロジックゲートの酸化膜に対するスペーサ除去中
の損傷は回避することができる。しかし、第２アプロー
チでは、メモリワードゲートおよびロジックゲートを別
々に定義するために２つのクリティカルマスクが必要と
なる。
【０００６】別々のマスキングプロセスによるのではな
く、一度に３種類すべてのデバイスをまとめて定義する
ことが、本発明の主要な目的である。
く、一度に３種類すべてのデバイスをまとめて定義する
ことが、本発明の主要な目的である。
【０００７】メモリセルの片側だけに側壁ポリシリコン
ゲートを形成するが、ロジックデバイスおよび高電圧デ
バイス上では側壁ポリシリコンゲートを形成しないこと
が、本発明の第２の目的である。
ゲートを形成するが、ロジックデバイスおよび高電圧デ
バイス上では側壁ポリシリコンゲートを形成しないこと
が、本発明の第２の目的である。
【０００８】
【課題を解決するための手段】本発明においては、１つ
のクリティカルマスクが、ロジックゲート、高電圧デバ
イス、およびメモリセルのすべてを定義するために使用
される、新規集積プロセスが導入されている。しかし、
側壁ポリシリコンゲートは、フローティングゲートが必
要とされているメモリセルの片側だけに形成される。単
一クリティカルマスクステップを使用すると、プロセス
ステップの数が簡略化され、コストが節約される。この
プロセスの追加優位点とは、メモリセルを保護し、ロジ
ックゲート側壁絶縁物が使用される点である。
のクリティカルマスクが、ロジックゲート、高電圧デバ
イス、およびメモリセルのすべてを定義するために使用
される、新規集積プロセスが導入されている。しかし、
側壁ポリシリコンゲートは、フローティングゲートが必
要とされているメモリセルの片側だけに形成される。単
一クリティカルマスクステップを使用すると、プロセス
ステップの数が簡略化され、コストが節約される。この
プロセスの追加優位点とは、メモリセルを保護し、ロジ
ックゲート側壁絶縁物が使用される点である。
【０００９】フローティングゲートの下のエンハンスメ
ントモードチャネル長は、約２５ｎｍから５０ｎｍの間
であり、第１の側壁スペーサにより定義される。ステッ
プエッジも、ステップスプリットトランジスタの製造中
に、このディスポーズされる（後に除去される）第１ス
ペーサによって定義される。Ｎ形領域の長さは、二番目
のポリシリコンスペーサと第１スペーサの厚さとの差異
により決定される。独特の材料選択およびマスクシーケ
ンスにより、スプリットワードゲートの片側だけでの側
壁スペーサゲートの形成が可能になる。さらに、ロジッ
クゲートは、側壁フローティングゲートの形成後に形成
され、したがって、デリケートなＣＭＯＳロジックゲー
トをフローティングゲートプロセスステップから保護す
る。
ントモードチャネル長は、約２５ｎｍから５０ｎｍの間
であり、第１の側壁スペーサにより定義される。ステッ
プエッジも、ステップスプリットトランジスタの製造中
に、このディスポーズされる（後に除去される）第１ス
ペーサによって定義される。Ｎ形領域の長さは、二番目
のポリシリコンスペーサと第１スペーサの厚さとの差異
により決定される。独特の材料選択およびマスクシーケ
ンスにより、スプリットワードゲートの片側だけでの側
壁スペーサゲートの形成が可能になる。さらに、ロジッ
クゲートは、側壁フローティングゲートの形成後に形成
され、したがって、デリケートなＣＭＯＳロジックゲー
トをフローティングゲートプロセスステップから保護す
る。
【００１０】チャネルからフローティングゲートへの電
子注入効率の高い電気的プログラムの可能なＥＰＲＯＭ
デバイスの製造方法が提供される。このメモリセルは、
シリコン制御ゲート、およびその制御ゲートの側壁上に
形成された側壁フローティングゲートから成り立ってい
る。フローティングゲートは、二重側壁スペーサ技法に
より形成されている極めて短いチャネルデバイスを有し
ている。
子注入効率の高い電気的プログラムの可能なＥＰＲＯＭ
デバイスの製造方法が提供される。このメモリセルは、
シリコン制御ゲート、およびその制御ゲートの側壁上に
形成された側壁フローティングゲートから成り立ってい
る。フローティングゲートは、二重側壁スペーサ技法に
より形成されている極めて短いチャネルデバイスを有し
ている。
【００１１】本発明が独特である点は、デリケートなＣ
ＭＯＳのプロセス環境において、以下の技法を使用して
二重側壁スペーサプロセスを安全に製造することであ
る。 （１）薄いシリコン酸化膜の複合層、および通常のゲー
トポリシリコン上のシリコンナイトライド層が、ロジッ
クデバイス、高電圧デバイス、およびメモリ素子に一度
に定義される。別のブロックマスクを使用することによ
り、フローティングゲートスペースが形成されなければ
ならないメモリゲートの片側だけがエッチングされる。 （２）ディスポーズされるスペーサは、低電圧および高
速チャネルホット電子（Channel Hot Electron ：ＣＨ
Ｅ）プログラミングを提供するために、ポリシリコン層
のエッチングされた側面だけに形成し、ディスポーザブ
ルスペーサをマスクとして使い砒素Ｎドーパントを打ち
込み、約２５ｎｍと６０ｎｍ間の極めて短いチャネルを
定義する。 （３）ディスポーズされるスペーサは、ポリシリコンま
たは高濃度にドーピングされたポリシリコン、あるいは
（熱シリコン酸化膜と比較して高いエッチング率を提供
する）プラズマ蒸着シリコンオキシナイトライドである
場合がある。 （４）最終的なフローティングゲートは、水平チャネル
とステップチャネルのプロセスの両方で、ワードゲート
トランジスタの片側だけに形成される。 （５）ロジックゲートは、メモリデバイスの形成後に定
義される。埋込み式フラッシュまたはロジック用途にお
いては、ロジックのトランジスタカウントは、フラッシ
ュメモリトランジスタの数よりはるかに多く、さらにロ
ジックデバイスの酸化膜は薄い。したがって、ロジック
デバイスの形成前にフラッシュメモリセルを終了するこ
とが重要である。 （６）さらに、デバイスのすべては、最初の単一クリテ
ィカルマスクにより定義される。 （７）ロジックスペーサ絶縁物は、メモリセルを保護す
るために利用される。
ＭＯＳのプロセス環境において、以下の技法を使用して
二重側壁スペーサプロセスを安全に製造することであ
る。 （１）薄いシリコン酸化膜の複合層、および通常のゲー
トポリシリコン上のシリコンナイトライド層が、ロジッ
クデバイス、高電圧デバイス、およびメモリ素子に一度
に定義される。別のブロックマスクを使用することによ
り、フローティングゲートスペースが形成されなければ
ならないメモリゲートの片側だけがエッチングされる。 （２）ディスポーズされるスペーサは、低電圧および高
速チャネルホット電子（Channel Hot Electron ：ＣＨ
Ｅ）プログラミングを提供するために、ポリシリコン層
のエッチングされた側面だけに形成し、ディスポーザブ
ルスペーサをマスクとして使い砒素Ｎドーパントを打ち
込み、約２５ｎｍと６０ｎｍ間の極めて短いチャネルを
定義する。 （３）ディスポーズされるスペーサは、ポリシリコンま
たは高濃度にドーピングされたポリシリコン、あるいは
（熱シリコン酸化膜と比較して高いエッチング率を提供
する）プラズマ蒸着シリコンオキシナイトライドである
場合がある。 （４）最終的なフローティングゲートは、水平チャネル
とステップチャネルのプロセスの両方で、ワードゲート
トランジスタの片側だけに形成される。 （５）ロジックゲートは、メモリデバイスの形成後に定
義される。埋込み式フラッシュまたはロジック用途にお
いては、ロジックのトランジスタカウントは、フラッシ
ュメモリトランジスタの数よりはるかに多く、さらにロ
ジックデバイスの酸化膜は薄い。したがって、ロジック
デバイスの形成前にフラッシュメモリセルを終了するこ
とが重要である。 （６）さらに、デバイスのすべては、最初の単一クリテ
ィカルマスクにより定義される。 （７）ロジックスペーサ絶縁物は、メモリセルを保護す
るために利用される。
【００１２】
【発明の実施の形態】本発明で提示されているのは、フ
ラットトランジスタおよび／またはステップトランジス
タ用の側壁フローティングスペーサゲート構造が、ロジ
ックデバイスゲートおよび高電圧デバイスゲート構造と
同時に集積できる、単純かつ問題点がない製造方法であ
る。浅い溝分離、ｐ−ウェル、およびｎ−ウェルの形成
が、従来のＣＭＯＳが行われる。
ラットトランジスタおよび／またはステップトランジス
タ用の側壁フローティングスペーサゲート構造が、ロジ
ックデバイスゲートおよび高電圧デバイスゲート構造と
同時に集積できる、単純かつ問題点がない製造方法であ
る。浅い溝分離、ｐ−ウェル、およびｎ−ウェルの形成
が、従来のＣＭＯＳが行われる。
【００１３】その後、ロジックゲート用およびメモリワ
ードゲート用の２つの異なるゲートシリコン酸化膜２２
２および２２１が形成される。ゲート材用のポリシリコ
ン２４５は、通常のＣＭＯＳプロセスと同様にＣＶＤに
よりデポジットされる。通常のＣＭＯＳプロセスからの
差異は、このポリシリコンデポジット後に始まる。第１
に、（約３ｎｍから５ｎｍの）薄いシリコン酸化膜２３
１は、熱酸化またはＣＶＤでデポジットされ（ＣＶ
Ｄ）、厚さが約１０ｎｍから３０ｎｍの間のＣＶＤシリ
コンナイトライド２３２のデポジットが後に続く。
ードゲート用の２つの異なるゲートシリコン酸化膜２２
２および２２１が形成される。ゲート材用のポリシリコ
ン２４５は、通常のＣＭＯＳプロセスと同様にＣＶＤに
よりデポジットされる。通常のＣＭＯＳプロセスからの
差異は、このポリシリコンデポジット後に始まる。第１
に、（約３ｎｍから５ｎｍの）薄いシリコン酸化膜２３
１は、熱酸化またはＣＶＤでデポジットされ（ＣＶ
Ｄ）、厚さが約１０ｎｍから３０ｎｍの間のＣＶＤシリ
コンナイトライド２３２のデポジットが後に続く。
【００１４】次に、フォトレジスト層２６２ならびにロ
ジックゲート、高電圧デバイス、およびメモリゲートを
定義するために、露光および現像を含むマスキングプロ
セスが実行される。シリコンナイトライド層は、ここで
は、下層のシリコン酸化膜をエッチングストップとして
反応性イオンエッチング（ＲＩＥ）により垂直にエッチ
ングされる。このステップは、図２に図示されており、
左のトランジスタは約３．５ｎｍから６．０ｎｍの薄い
ゲートシリコン酸化膜を有しているロジックデバイスで
あり、側壁ポリシリコンゲートが形成されてはならな
い。この左デバイスが、（約１０ｎｍから１２ｎｍの間
の）厚いゲートシリコン酸化膜の高電圧デバイスである
場合もある。ここでは、シリコン酸化膜の厚さおよびク
リティカル寸法は、０．２５ミクロンテクノロジーが選
ばている。これらの厚さおよびクリティカル寸法はテク
ノロジーがスケールダウンするとき小さくなることは自
明である。
ジックゲート、高電圧デバイス、およびメモリゲートを
定義するために、露光および現像を含むマスキングプロ
セスが実行される。シリコンナイトライド層は、ここで
は、下層のシリコン酸化膜をエッチングストップとして
反応性イオンエッチング（ＲＩＥ）により垂直にエッチ
ングされる。このステップは、図２に図示されており、
左のトランジスタは約３．５ｎｍから６．０ｎｍの薄い
ゲートシリコン酸化膜を有しているロジックデバイスで
あり、側壁ポリシリコンゲートが形成されてはならな
い。この左デバイスが、（約１０ｎｍから１２ｎｍの間
の）厚いゲートシリコン酸化膜の高電圧デバイスである
場合もある。ここでは、シリコン酸化膜の厚さおよびク
リティカル寸法は、０．２５ミクロンテクノロジーが選
ばている。これらの厚さおよびクリティカル寸法はテク
ノロジーがスケールダウンするとき小さくなることは自
明である。
【００１５】フォトレジスト層２６２を除去した後に、
図３に示されているように、別のブロックマスク２６３
が、側壁ゲートが必要とされている場所に適用される。
エッチングストップ層としてシリコンナイトライド層２
３２を使用して第１ポリシリコンの右側が垂直にエッチ
ングされる。次に、ボロン２０２が、フローティングゲ
ートの下でＶｔを整合するために低エネルギーでイオン
注入（約１０ｋｅＶ以下で１平方センチメートルあたり
約１Ｅ１２から１０Ｅ１２イオン）される。
図３に示されているように、別のブロックマスク２６３
が、側壁ゲートが必要とされている場所に適用される。
エッチングストップ層としてシリコンナイトライド層２
３２を使用して第１ポリシリコンの右側が垂直にエッチ
ングされる。次に、ボロン２０２が、フローティングゲ
ートの下でＶｔを整合するために低エネルギーでイオン
注入（約１０ｋｅＶ以下で１平方センチメートルあたり
約１Ｅ１２から１０Ｅ１２イオン）される。
【００１６】ブロックマスクフォトレジスト層２６３を
削除した後、約５ｎｍよりも薄いシリコン酸化膜２３３
が、図４の側壁ポリシリコン上で熱的に成長されるか、
あるいは図４に図示されているように均一にＣＶＤデポ
ジットされる。次に、例えばは約３０ｎｍと６０ｎｍと
の間の厚さを有している薄いポリシリコン層がデポジッ
トされる。このポリシリコン層が、ディスポーズされる
スペーサになる。次に、垂直エッチングが実行され、デ
ィスポーズされるスペーサ２４２が形成される。砒素ま
たは燐などのＮドーパント２０３による打ち込みが、図
５に示されているように後に続く。したがって、ポリシ
リコン層の厚さは、側壁フローティングゲート下の実行
チャネル長を決定する。実行チャネル長は、非常に高い
注入効率を達成するために５０ｎｍ以下の短さになるよ
うに設計される。
削除した後、約５ｎｍよりも薄いシリコン酸化膜２３３
が、図４の側壁ポリシリコン上で熱的に成長されるか、
あるいは図４に図示されているように均一にＣＶＤデポ
ジットされる。次に、例えばは約３０ｎｍと６０ｎｍと
の間の厚さを有している薄いポリシリコン層がデポジッ
トされる。このポリシリコン層が、ディスポーズされる
スペーサになる。次に、垂直エッチングが実行され、デ
ィスポーズされるスペーサ２４２が形成される。砒素ま
たは燐などのＮドーパント２０３による打ち込みが、図
５に示されているように後に続く。したがって、ポリシ
リコン層の厚さは、側壁フローティングゲート下の実行
チャネル長を決定する。実行チャネル長は、非常に高い
注入効率を達成するために５０ｎｍ以下の短さになるよ
うに設計される。
【００１７】その後、ディスポーズされるスペーサ２４
２は、ドライケミカルの異方性エッチングによりやさし
く除去される。このステップのための典型的なエッチン
グ環境は、ＨＢｒ／Ｃｌ２／Ｏ２である。次に、底部シ
リコン酸化膜２２１は、（例えば水または水酸化アンモ
ニウムなどで）緩衝されているフッ化水素（ＢＨＦ）、
または蒸気ＨＦ、またはＣＦ４／Ｏ２などの反応性イオ
ンエッチングによりやさしくエッチングされ、取り除か
れる。約６．５ｎｍから９．０ｎｍの厚さの薄いシリコ
ン酸化膜２３０がＣＶＤデポジットされ、図６に示され
ているように、酸化膜の厚さが約７．５ｎｍと１０．０
ｎｍとの間まで増加するように熱酸化が付加される。Ｎ
２Ｏ環境における短い窒化が追加され、図６でのシリコ
ン酸化膜の信頼性および耐久性を改善することができ
る。
２は、ドライケミカルの異方性エッチングによりやさし
く除去される。このステップのための典型的なエッチン
グ環境は、ＨＢｒ／Ｃｌ２／Ｏ２である。次に、底部シ
リコン酸化膜２２１は、（例えば水または水酸化アンモ
ニウムなどで）緩衝されているフッ化水素（ＢＨＦ）、
または蒸気ＨＦ、またはＣＦ４／Ｏ２などの反応性イオ
ンエッチングによりやさしくエッチングされ、取り除か
れる。約６．５ｎｍから９．０ｎｍの厚さの薄いシリコ
ン酸化膜２３０がＣＶＤデポジットされ、図６に示され
ているように、酸化膜の厚さが約７．５ｎｍと１０．０
ｎｍとの間まで増加するように熱酸化が付加される。Ｎ
２Ｏ環境における短い窒化が追加され、図６でのシリコ
ン酸化膜の信頼性および耐久性を改善することができ
る。
【００１８】次に、フローティングゲートを形成するた
め燐をドーピングされたポリシリコン層が、約１２０ｎ
ｍから１８０ｎｍの間の厚さを有してデポジットされ、
垂直または異方性のポリシリコンエッチングが、図７に
図示されているように側壁フローティングゲート２４０
を形成するために実行される。次に、フォトレジストが
デポジットされ、側壁スペーサゲートを保護するための
ブロックマスク２６４が、図８に図示されるように適用
される。シリコンナイトライド層を覆うシリコン酸化膜
は、シリコンナイトライド層が完全に露呈するまで、垂
直にエッチングされる。
め燐をドーピングされたポリシリコン層が、約１２０ｎ
ｍから１８０ｎｍの間の厚さを有してデポジットされ、
垂直または異方性のポリシリコンエッチングが、図７に
図示されているように側壁フローティングゲート２４０
を形成するために実行される。次に、フォトレジストが
デポジットされ、側壁スペーサゲートを保護するための
ブロックマスク２６４が、図８に図示されるように適用
される。シリコンナイトライド層を覆うシリコン酸化膜
は、シリコンナイトライド層が完全に露呈するまで、垂
直にエッチングされる。
【００１９】次に、ポリシリコン層２４５は、図９に図
示されているように、シリコンナイトライド層およびそ
の下にあるシリコン酸化膜をエッチングマスクとして使
用して、最終的に垂直にエッチングされる。このように
して、ロジックデバイス、高電圧デバイス、およびメモ
リワードデバイスが、一度に定義される。また、フォト
レジストマスク２６４は、（図１３の）隣接するセル２
４０間のフローティングスペーサゲートを分離するスリ
ットマスクとしても役立ち、ＲＩＥエッチングがポリシ
リコンスペーサを切断する。ポリシリコンとシリコン酸
化膜との間のエッチング比５０は容易に達成されるた
め、シリコンナイトライドを覆うシリコン酸化膜の８ｎ
ｍは隣接するフローティングゲートを分離するためのポ
リシリコンエッチングを耐えるのに十分である。フォト
レジスト２６４を除去した後、約３ｎｍと５ｎｍとの間
の薄いシリコン酸化膜２３５が、熱的にポリシリコン側
壁上に成長される。通常軽くドーピングされているドレ
イン（ＬＤＤ）打ち込み領域２０６、２０７、側壁絶縁
物スペーサ形成、および打ち込みが望まれていない場合
にブロックアウトマスク２６５を使用するソース／ドレ
イン（Ｓ／Ｄ）インプラント領域２０４、２０５が、図
９に示されている。やはり図示されているのは、ロジッ
クデバイス領域内のソース／ドレイン領域２０８と２０
９である。
示されているように、シリコンナイトライド層およびそ
の下にあるシリコン酸化膜をエッチングマスクとして使
用して、最終的に垂直にエッチングされる。このように
して、ロジックデバイス、高電圧デバイス、およびメモ
リワードデバイスが、一度に定義される。また、フォト
レジストマスク２６４は、（図１３の）隣接するセル２
４０間のフローティングスペーサゲートを分離するスリ
ットマスクとしても役立ち、ＲＩＥエッチングがポリシ
リコンスペーサを切断する。ポリシリコンとシリコン酸
化膜との間のエッチング比５０は容易に達成されるた
め、シリコンナイトライドを覆うシリコン酸化膜の８ｎ
ｍは隣接するフローティングゲートを分離するためのポ
リシリコンエッチングを耐えるのに十分である。フォト
レジスト２６４を除去した後、約３ｎｍと５ｎｍとの間
の薄いシリコン酸化膜２３５が、熱的にポリシリコン側
壁上に成長される。通常軽くドーピングされているドレ
イン（ＬＤＤ）打ち込み領域２０６、２０７、側壁絶縁
物スペーサ形成、および打ち込みが望まれていない場合
にブロックアウトマスク２６５を使用するソース／ドレ
イン（Ｓ／Ｄ）インプラント領域２０４、２０５が、図
９に示されている。やはり図示されているのは、ロジッ
クデバイス領域内のソース／ドレイン領域２０８と２０
９である。
【００２０】ここでは図１０を参照すると、シリコンナ
イトライドおよびシリコン酸化膜側壁絶縁物２３３の複
合層の形成中、フォトレジストブロックマスク２６６が
メモリセル領域を覆うために利用されている。このよう
にして、フローティングゲートエッジは、スペーサＲＩ
Ｅおよびシリサイドデーションから保護される。典型的
なシリサイドデーションプロセスは、約１０ｎｍのチタ
ニウムまたはコバルトデポジット、ならびに約６５０℃
での熱アニールを使用する。シリサイドデーション後の
ステージが、図１１に図示されており、そこでは、ロジ
ックデバイス用のジャンクションがソース／ドレイン領
域２０６であり、シリサイド膜膜３００であり、ゲート
はシリサイド膜膜３０１である。メモリ素子のソース／
ドレイン用のジャンクションは、シリサイド膜膜３００
である。
イトライドおよびシリコン酸化膜側壁絶縁物２３３の複
合層の形成中、フォトレジストブロックマスク２６６が
メモリセル領域を覆うために利用されている。このよう
にして、フローティングゲートエッジは、スペーサＲＩ
Ｅおよびシリサイドデーションから保護される。典型的
なシリサイドデーションプロセスは、約１０ｎｍのチタ
ニウムまたはコバルトデポジット、ならびに約６５０℃
での熱アニールを使用する。シリサイドデーション後の
ステージが、図１１に図示されており、そこでは、ロジ
ックデバイス用のジャンクションがソース／ドレイン領
域２０６であり、シリサイド膜膜３００であり、ゲート
はシリサイド膜膜３０１である。メモリ素子のソース／
ドレイン用のジャンクションは、シリサイド膜膜３００
である。
【００２１】ここでは、図１２および図１３、従来のパ
ッシベーションを参照すると、コンタクトホール金属２
７２および配線メタル２８０形成が、プロセスの最後
に、図１２に図示されているように形成される。メモリ
セルの典型的な鳥瞰図が図１３に示されている。図１２
は図１３の線３：３´に沿って切り取られている断面表
記である。例えば使用金属は、金属２７２の場合はタン
グステン、および金属２８０の場合はアルミニウムまた
は銅でドーピングされたアルミニウムである。
ッシベーションを参照すると、コンタクトホール金属２
７２および配線メタル２８０形成が、プロセスの最後
に、図１２に図示されているように形成される。メモリ
セルの典型的な鳥瞰図が図１３に示されている。図１２
は図１３の線３：３´に沿って切り取られている断面表
記である。例えば使用金属は、金属２７２の場合はタン
グステン、および金属２８０の場合はアルミニウムまた
は銅でドーピングされたアルミニウムである。
【００２２】前述の手順は、プレーナチャネルフローテ
ィングゲートの製造を説明している。いくつかのプロセ
スステップを修正し、付加することによって、図１４に
示したステップスプリット構造デバイスが、同じ革新的
なプロセス集積方式を使用して製造することができる。
プロセス修正の第１は、ポリシリコン側壁の熱酸化（図
４の２３３）が、図１４に示したような、ＣＶＤによる
約４ｎｍから７ｎｍの間のシリコン酸化膜２３４のデポ
ジットで置換されるという点である。次に、ディスポー
ザブルスペーサ用のポリシリコン層２４２は、図５に図
示されているように、その時デポジット中にＮ＋ ドー
ピングされる必要がある。次に、側壁スペーサ２４２
が、図１４に図示されているような垂直ＲＩＥによって
形成され、シリコン酸化膜２２１は垂直にエッチングさ
れ、シリコン基板の中にステップエッチングされ、ステ
ップの底部は、図１４に図示されているように、低濃度
領域２０３である。次に、Ｎ＋ ドーピングされたポリ
シリコンディスポーザブルスペーサは、軽くドーピング
されたバルクＮ− 領域に対して選択的に異方性プラズ
マまたは熱燐酸でエッチング除去される。左右のディス
ポーザブルスペーサの間のソースバルクエッチングは、
ステップエッチングの一部として考慮することができ
る。ディスポーザブルポリシリコンスペーサの下の残り
のゲート酸化膜２２１をやさしくエッチングして除去し
た後、シリコン面が洗浄される。また、約１０秒から３
０秒の間での約１０００℃と１１００℃との間の急速熱
アニール（ＲＴＡ）による角の丸みつけは、この時点で
オプションとして追加することができる。これらの修正
および追加の後、製造シーケンスは、前述された手順に
戻る。図６でのＣＶＤによるシリコン酸化膜２３０のデ
ポジットを続行し、それ以外の場合にはプレーナスプリ
ットされたデバイスに指定されたプロセスステップに従
うことによって、図６から図１１に図示されているよう
に、ステップスプリットデバイスを製造することができ
る。
ィングゲートの製造を説明している。いくつかのプロセ
スステップを修正し、付加することによって、図１４に
示したステップスプリット構造デバイスが、同じ革新的
なプロセス集積方式を使用して製造することができる。
プロセス修正の第１は、ポリシリコン側壁の熱酸化（図
４の２３３）が、図１４に示したような、ＣＶＤによる
約４ｎｍから７ｎｍの間のシリコン酸化膜２３４のデポ
ジットで置換されるという点である。次に、ディスポー
ザブルスペーサ用のポリシリコン層２４２は、図５に図
示されているように、その時デポジット中にＮ＋ ドー
ピングされる必要がある。次に、側壁スペーサ２４２
が、図１４に図示されているような垂直ＲＩＥによって
形成され、シリコン酸化膜２２１は垂直にエッチングさ
れ、シリコン基板の中にステップエッチングされ、ステ
ップの底部は、図１４に図示されているように、低濃度
領域２０３である。次に、Ｎ＋ ドーピングされたポリ
シリコンディスポーザブルスペーサは、軽くドーピング
されたバルクＮ− 領域に対して選択的に異方性プラズ
マまたは熱燐酸でエッチング除去される。左右のディス
ポーザブルスペーサの間のソースバルクエッチングは、
ステップエッチングの一部として考慮することができ
る。ディスポーザブルポリシリコンスペーサの下の残り
のゲート酸化膜２２１をやさしくエッチングして除去し
た後、シリコン面が洗浄される。また、約１０秒から３
０秒の間での約１０００℃と１１００℃との間の急速熱
アニール（ＲＴＡ）による角の丸みつけは、この時点で
オプションとして追加することができる。これらの修正
および追加の後、製造シーケンスは、前述された手順に
戻る。図６でのＣＶＤによるシリコン酸化膜２３０のデ
ポジットを続行し、それ以外の場合にはプレーナスプリ
ットされたデバイスに指定されたプロセスステップに従
うことによって、図６から図１１に図示されているよう
に、ステップスプリットデバイスを製造することができ
る。
【００２３】プレーナデバイスおよびステップデバイス
の両方のための前記プロセスステップにおいては、ディ
スポーズされるスペーサ２４２は、熱シリコン酸化膜に
比べてその材料のエッチング率が非常に高い（例えば、
少なくとも１０倍）ため、そのプラズマシリコンオキシ
ナイトライドを使い得る。約４０ｎｍと５０ｎｍとの間
のプラズマ形成シリコンオキシナイトライドスペーサは
安全に除去することができ、図５および図１４に図示さ
れているのと同じ構造物を提供する。
の両方のための前記プロセスステップにおいては、ディ
スポーズされるスペーサ２４２は、熱シリコン酸化膜に
比べてその材料のエッチング率が非常に高い（例えば、
少なくとも１０倍）ため、そのプラズマシリコンオキシ
ナイトライドを使い得る。約４０ｎｍと５０ｎｍとの間
のプラズマ形成シリコンオキシナイトライドスペーサは
安全に除去することができ、図５および図１４に図示さ
れているのと同じ構造物を提供する。
【００２４】ここでは特に、図１５および図１６をさら
に特定して参照すると、別のゲート形成方式が図示され
ている。現在まで、制御ゲート２４５はポリシリコンで
あると仮定されている。しかしながら、同じ集積方式
は、ポリシリコンの複合ゲート層、およびタングステン
ケイ化物、ＷＳｉ２などのシリサイドにも適用すること
ができる。図２の制御ゲートポリシリコン層２４５は、
この実施の形態においては、図１５のポリシリコン２４
５の複合層、およびタングステンシリサイド膜２４６に
より置換される。ただし、非常に薄いシリコンナイトラ
イド層２３７が、メモリ側面上だけにポリシリコン層２
４５とタングステンシリサイド膜２４６との間でデポジ
ットされる。ロジック側面はこの層２３７を有していな
い。層２３７は、約５．０ｎｍから１０．０ｎｍの厚さ
を有している。
に特定して参照すると、別のゲート形成方式が図示され
ている。現在まで、制御ゲート２４５はポリシリコンで
あると仮定されている。しかしながら、同じ集積方式
は、ポリシリコンの複合ゲート層、およびタングステン
ケイ化物、ＷＳｉ２などのシリサイドにも適用すること
ができる。図２の制御ゲートポリシリコン層２４５は、
この実施の形態においては、図１５のポリシリコン２４
５の複合層、およびタングステンシリサイド膜２４６に
より置換される。ただし、非常に薄いシリコンナイトラ
イド層２３７が、メモリ側面上だけにポリシリコン層２
４５とタングステンシリサイド膜２４６との間でデポジ
ットされる。ロジック側面はこの層２３７を有していな
い。層２３７は、約５．０ｎｍから１０．０ｎｍの厚さ
を有している。
【００２５】タングステンシリサイド２４６のメモリ側
面が、図２に同等である図１５のブロックマスク２６３
を使用してエッチングされると、薄いシリコンナイトラ
イド層２３７が、タングステンシリサイドのエッチング
ストップとして使用される。フォトレジスト層２６３を
除去した後、約５．０ｎｍと１０．０ｎｍとの間の厚さ
のシリコン酸化膜、および約５ｎｍから１０ｎｍとの間
のシリコンナイトライドから成る別の複合層２３９がデ
ポジットされる。次に、垂直または異方性のエッチング
が、図１６に図示されているように、シリコンナイトラ
イドスペーサ２３９を形成し、タングステンシリサイド
層を封入するために、実行される。タングステンシリサ
イド層は容易に酸化され、シリコン酸化膜は絶縁物ほど
高品質ではないため、タングステンシリサイド層のシリ
コンナイトライドエンクロージャが、図４での層２３
１、および図６での２３０の形成でのそれ以降の酸化プ
ロセスから、タングステンシリサイド層２４６の酸化を
保護するだろう。いったん制御ゲートのメモリ側面エッ
ジが図１６に図示されるように定義されると、それ以降
のプロセスは、図６およびそれ以降でのディスポーズさ
れるスペーサ形成とまったく同じプロセスシーケンスに
従う。
面が、図２に同等である図１５のブロックマスク２６３
を使用してエッチングされると、薄いシリコンナイトラ
イド層２３７が、タングステンシリサイドのエッチング
ストップとして使用される。フォトレジスト層２６３を
除去した後、約５．０ｎｍと１０．０ｎｍとの間の厚さ
のシリコン酸化膜、および約５ｎｍから１０ｎｍとの間
のシリコンナイトライドから成る別の複合層２３９がデ
ポジットされる。次に、垂直または異方性のエッチング
が、図１６に図示されているように、シリコンナイトラ
イドスペーサ２３９を形成し、タングステンシリサイド
層を封入するために、実行される。タングステンシリサ
イド層は容易に酸化され、シリコン酸化膜は絶縁物ほど
高品質ではないため、タングステンシリサイド層のシリ
コンナイトライドエンクロージャが、図４での層２３
１、および図６での２３０の形成でのそれ以降の酸化プ
ロセスから、タングステンシリサイド層２４６の酸化を
保護するだろう。いったん制御ゲートのメモリ側面エッ
ジが図１６に図示されるように定義されると、それ以降
のプロセスは、図６およびそれ以降でのディスポーズさ
れるスペーサ形成とまったく同じプロセスシーケンスに
従う。
【００２６】本発明は、その好ましい実施の形態を参照
して、特に示され、説明されてきたが、本発明の精神お
よび範囲を逸脱することなく、形式および詳細において
多様な変更を加えてよいことが技術者により理解される
だろう。
して、特に示され、説明されてきたが、本発明の精神お
よび範囲を逸脱することなく、形式および詳細において
多様な変更を加えてよいことが技術者により理解される
だろう。
【図１】 ワードゲートの両側に側壁ゲートを有してい
る、製造された従来のデバイス構造を示している。必要
とされていないフローティングゲート下のチャネルは、
Ｎ打ち込みにより短絡される。
る、製造された従来のデバイス構造を示している。必要
とされていないフローティングゲート下のチャネルは、
Ｎ打ち込みにより短絡される。
【図２】 本発明の側壁短絡チャネルスプリットゲート
フラッシュトランジスタの製造過程（第１ステージ）の
断面図である。
フラッシュトランジスタの製造過程（第１ステージ）の
断面図である。
【図３】 本発明の側壁短絡チャネルスプリットゲート
フラッシュトランジスタの製造過程（第２ステージ）の
断面図である。
フラッシュトランジスタの製造過程（第２ステージ）の
断面図である。
【図４】 本発明の側壁短絡チャネルスプリットゲート
フラッシュトランジスタの製造過程（第３ステージ）の
断面図である。
フラッシュトランジスタの製造過程（第３ステージ）の
断面図である。
【図５】 本発明の側壁短絡チャネルスプリットゲート
フラッシュトランジスタの製造過程（第４ステージ）の
断面図である。
フラッシュトランジスタの製造過程（第４ステージ）の
断面図である。
【図６】 本発明の側壁短絡チャネルスプリットゲート
フラッシュトランジスタの製造過程（第５ステージ）の
断面図である。
フラッシュトランジスタの製造過程（第５ステージ）の
断面図である。
【図７】 本発明の側壁短絡チャネルスプリットゲート
フラッシュトランジスタの製造過程（第６ステージ）の
断面図である。
フラッシュトランジスタの製造過程（第６ステージ）の
断面図である。
【図８】 本発明の側壁短絡チャネルスプリットゲート
フラッシュトランジスタの製造過程（第７ステージ）の
断面図である。
フラッシュトランジスタの製造過程（第７ステージ）の
断面図である。
【図９】 本発明の側壁短絡チャネルスプリットゲート
フラッシュトランジスタの製造過程（第８ステージ）の
断面図である。
フラッシュトランジスタの製造過程（第８ステージ）の
断面図である。
【図１０】 本発明の側壁短絡チャネルスプリットゲー
トフラッシュトランジスタの製造過程（第９ステージ）
の断面図である。
トフラッシュトランジスタの製造過程（第９ステージ）
の断面図である。
【図１１】 本発明の側壁短絡チャネルスプリットゲー
トフラッシュトランジスタの製造過程（第１０ステー
ジ）の断面図である。
トフラッシュトランジスタの製造過程（第１０ステー
ジ）の断面図である。
【図１２】 制御可能な超短チャネル付きスプリットゲ
ートの最終デバイス構造を示している。
ートの最終デバイス構造を示している。
【図１３】 側壁短チャネル付きのスプリットゲートト
ランジスタの平面図である。ステップスプリットトラン
ジスタは、フローティング側壁スペーサゲートの下に段
差を有している。
ランジスタの平面図である。ステップスプリットトラン
ジスタは、フローティング側壁スペーサゲートの下に段
差を有している。
【図１４】 本発明の別の実施の形状を示す。
【図１５】 ポリシリコンおよびシリサイドから構成さ
れているゲートを使用する実施の形状を示す。
れているゲートを使用する実施の形状を示す。
【図１６】 ポリシリコンおよびシリサイドから構成さ
れているゲートを使用する実施の形状を示す。
れているゲートを使用する実施の形状を示す。
Claims (20)
- 【請求項１】 制御（ワードゲート）および当該制御ゲ
ートの側壁上のフローティングゲートを含む電気的にプ
ログラム可能な読み出し専用デバイスを製造する方法で
あって、 シリコン基板上に、ゲートシリコン酸化膜、導電性ポリ
シリコンゲート層、シリコン酸化膜、およびシリコンナ
イトライド層を含む積層を提供し、 前記制御／ワードゲートの寸法に合せて、前記シリコン
ナイトライド層をエッチングし、 前記制御／ワードゲート領域の前記シリコンナイトライ
ド層を覆うブロックアウトマスクを、前記フローティン
グゲートが形成される側面が被覆されないように形成
し、 垂直側壁を形成するために、前記被覆されていない側面
上の前記シリコンナイトライド層をマスクとして使用し
ながら、前記積層を前記ゲートシリコン酸化膜まで垂直
にエッチングし、 前記ブロックアウトマスクを除去し、 前記垂直側壁に絶縁膜を形成し、 前記絶縁膜で覆われた前記垂直側壁上にディスポーズさ
れるスペーサを形成し、そこでは前記スペーサ層の幅が
前記デバイス用のチャネルであり、 その中にデバイス領域を形成するために、前記基板の中
にＮ型ドーパントをイオン注入し、 前記ディスポーズされるスペーサ層を除去し、 前記フローティングゲート側壁スペーサを、前記垂直側
壁上に前記チャネルを覆うように形成することを含む方
法。 - 【請求項２】 前記チャネルが平坦である請求項１に記
載される方法。 - 【請求項３】 前記チャネルが非平坦であり、さらに、 前記非平坦なチャネルを形成するために、前記ディスポ
ーズされるスペーサ層を形成した後であって前記イオン
注入する前に、前記基板を中まで垂直にエッチングする
ことを含む請求項１に記載される方法。 - 【請求項４】 前記ディスポーズされるスペーサがポリ
シリコンから構成されている請求項１に記載される方
法。 - 【請求項５】 前記ディスポーズされるスペーサがシリ
コンオキシナイトライドから構成されている請求項１に
記載される方法。 - 【請求項６】 前記チャネル長が約３０ｎｍと約６０ｎ
ｍとの間である請求項１に記載される方法。 - 【請求項７】 非メモリデバイス領域内でロジックデバ
イスを形成すること、ならびにロジックデバイスおよび
メモリ素子の両方を形成するために一度にプロセスステ
ップを使用することをさらに含む請求項１に記載される
方法。 - 【請求項８】 前記導電性ポリシリコン層が、前記ポリ
シリコン層を覆うシリサイド、および前記シリサイド層
と前記ポリシリコン層との間のシリコンナイトライド層
を含む請求項１に記載される方法。 - 【請求項９】 制御／ワードゲートおよび当該制御ゲー
トの側壁上のフローティングゲートを含む電気的にプロ
グラム可能な読み出し専用デバイスを製造し、同じシリ
コン基板内に関連するロジックゲートも製造する方法で
あって、 シリコン基板上に、ゲートシリコン酸化膜、導電性ポリ
シリコンゲート層、シリコン酸化膜、およびシリコンナ
イトライド層を含む積層を提供し、 前記メモリセル領域内の前記制御／ワードゲートの寸法
におよび非メモリ領域内の該ロジックゲートの寸法に合
わせて、前記シリコンナイトライド層をエッチングし、 前記制御／ワードゲート領域の前記シリコンナイトライ
ド層を覆うブロックアウトマスクを、前記フローティン
グゲートが形成される側面が被覆されないように形成
し、 垂直側壁を形成するために、前記被覆されていない側面
上の前記シリコンナイトライド層をマスクとして使用し
ながら、前記積層を前記ゲートシリコン酸化膜まで垂直
にエッチングし、 前記ブロックアウトマスクを除去し、 前記垂直側壁に絶縁膜を形成し、 前記垂直側壁上で、かつ前記絶縁膜を覆うディスポーズ
されるスペーサ層を形成し、そこでは前記スペーサ層の
幅が前記デバイス用のチャネルであり、 その中にデバイス領域を形成するために、前記基板の中
にＮ型ドーパントをイオン注入し、 前記ディスポーズされるスペーサ層を除去し、 前記垂直側壁上で、前記絶縁膜を覆い、かつ前記チャネ
ルを覆うフローティングゲート側壁スペーサを形成し、 前記制御／ワードゲートおよび前記フローティングゲー
トを被覆して保護し、他のすべての領域が被覆されない
ように、前記シリコンナイトライド層を覆うブロックア
ウトマスクを形成し、 露呈されている前記シリコン酸化膜を除去し、 前記被覆が取られた側面上で、マスクとして前記シリコ
ンナイトライド層を使用しつつ、該メモリデバイス領域
内で前記フローティングゲートの反対側に垂直側壁を形
成し、前記ロジック領域内でロジックデバイスゲートを
形成するために、前記ゲートシリコン酸化膜に前記ポリ
シリコン層を垂直にエッチングし、 前記ブロックアウトマスクを除去し、およびイオン注
入、および前記ロジックゲートで前記ロジック領域の中
に該側壁スペーサ技法を使用することにより、軽くドー
ピングされたドレインデバイスを形成することとを含む
方法。 - 【請求項１０】 前記側壁スペーサ技法により形成され
ている側壁スペーサが、前記メモリデバイスを覆う保護
絶縁層と同じ材料から構成され、かつ同時に形成される
請求項９に記載される方法。 - 【請求項１１】 前記チャネルが平坦である請求項９に
記載される方法。 - 【請求項１２】 前記チャネルが非平坦であり、さら
に、 前記非平坦なチャネルを形成するために、前記ディスポ
ーズされるスペーサ層を形成した後であって前記イオン
注入する前に、前記基板を中まで垂直にエッチングする
ことを含む請求項９に記載される方法。 - 【請求項１３】 前記ディスポーズされるスペーサがポ
リシリコンから構成されている請求項９に記載される方
法。 - 【請求項１４】 前記ディスポーズされるスペーサがシ
リコンオキシナイトライドから構成される請求項９に記
載される方法。 - 【請求項１５】 前記チャネル長が約３０ｎｍと６０ｎ
ｍとの間である請求項９に記載される方法。 - 【請求項１６】 制御／ワードゲート、当該制御ゲート
の側壁上のフローティングゲート、および極めて短い非
プレーナチャネルを含む、電気的にプログラム可能な読
み出し専用デバイスを製造するための方法であって、 シリコン基板上に、ゲートシリコン酸化膜、導電性ポリ
シリコンゲート層、シリコン酸化膜、およびシリコンナ
イトライド層を含む積層を提供し、 前記制御／ワードゲートの寸法に合わせて、前記シリコ
ンナイトライド層をエッチングし、 前記制御／ワードゲート領域の前記シリコンナイトライ
ド層を覆うブロックアウトマスクを、前記フローティン
グゲートが形成される側面が被覆されないように形成
し、 垂直側壁を形成するために、前記被覆されていない側面
上の前記シリコンナイトライド層をマスクとして使用し
ながら、前記積層を前記ゲートシリコン酸化膜まで垂直
にエッチングし、 前記ブロックアウトマスクを除去し、 前記垂直側壁に絶縁膜を形成し、 前記絶縁膜で覆われた前記垂直側壁上にディスポーズさ
れるスペーサを形成し、そこでは前記スペーサ層の幅が
前記デバイス用のチャネルであり、 前記基板内にステップを形成するために、前記基板を中
まで垂直にエッチングし、 前記非平坦チャネルを有しているそこにデバイス領域を
形成するために、前記基板内の前記ステップにＮ型ドー
パントをイオン注入し、 前記ディスポーズされるスペーサ層を除去し、 前記垂直側壁上で、前記チャネルを覆う前記フローティ
ングゲート側壁スペーサを形成することを含む方法。 - 【請求項１７】 前記ディスポーズされるスペーサがポ
リシリコンから構成されている請求項１６に記載される
方法。 - 【請求項１８】 前記ディスポーズされるスペーサがシ
リコンオキシナイトライドから構成されている請求項１
６に記載される方法。 - 【請求項１９】 前記チャネル長が約３０ｎｍから６０
ｎｍとの間である請求項１６に記載される方法。 - 【請求項２０】 非メモリデバイス領域内にロジックデ
バイスを形成し、ロジック素子およびメモリ素子を形成
するために同時プロセスステップを使用することをさら
に含む請求項１６に記載される方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US09/182777 | 1998-10-30 | ||
| US09/182,777 US6074914A (en) | 1998-10-30 | 1998-10-30 | Integration method for sidewall split gate flash transistor |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000138301A true JP2000138301A (ja) | 2000-05-16 |
| JP2000138301A5 JP2000138301A5 (ja) | 2006-11-09 |
| JP4545256B2 JP4545256B2 (ja) | 2010-09-15 |
Family
ID=22669982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP31125099A Expired - Lifetime JP4545256B2 (ja) | 1998-10-30 | 1999-11-01 | サイドウオールスプリットゲートフラッシュトランジスタの集積方法 |
Country Status (3)
| Country | Link |
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| US (1) | US6074914A (ja) |
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| JP (1) | JP4545256B2 (ja) |
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| JP4545256B2 (ja) | 2010-09-15 |
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| Date | Code | Title | Description |
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