JP2002110823A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

Info

Publication number
JP2002110823A
JP2002110823A JP2000298306A JP2000298306A JP2002110823A JP 2002110823 A JP2002110823 A JP 2002110823A JP 2000298306 A JP2000298306 A JP 2000298306A JP 2000298306 A JP2000298306 A JP 2000298306A JP 2002110823 A JP2002110823 A JP 2002110823A
Authority
JP
Japan
Prior art keywords
gate electrode
forming
insulating film
film
control gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000298306A
Other languages
English (en)
Inventor
Masataka Kusumi
昌隆 楠見
Seiki Ogura
正気 小椋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Halo LSI Design and Device Technology Inc
Original Assignee
Matsushita Electric Industrial Co Ltd
Halo LSI Design and Device Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd, Halo LSI Design and Device Technology Inc filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000298306A priority Critical patent/JP2002110823A/ja
Priority to TW090123904A priority patent/TW504847B/zh
Priority to KR1020010060295A priority patent/KR20020025782A/ko
Priority to US09/964,521 priority patent/US6677203B2/en
Priority to EP01123471A priority patent/EP1193763A2/en
Publication of JP2002110823A publication Critical patent/JP2002110823A/ja
Priority to US10/648,515 priority patent/US20040036110A1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 活性領域における拡散層の断線を防止できる
ようにすると共に、セル面積を低減することができるよ
うにする。 【解決手段】 シリコンからなる半導体基板１上に、Ｓ
ＴＩ膜２が互いに間隔をおいてストライプ状に形成さ
れ、ゲート絶縁膜を介して各ＳＴＩ膜２と交差するよう
に複数のコントロールゲート電極４が形成されている。
半導体基板１上におけるＳＴＩ膜２同士の間の活性領域
で且つコントロールゲート電極４の一側面上にはフロー
ティングゲート電極６が形成されている。製造時には、
フローティングゲート電極形成用の第２の多結晶シリコ
ン膜におけるＳＴＩ膜上の不要部分及びソース形成領域
上の不要部分を一度の工程で除去する代わりに、ストラ
イプ形状の活性領域の全面を覆う第１のマスクと、ドレ
イン形成領域の全面を覆う第２のマスクとにより別々に
除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、フローティングゲート電極が
コントロールゲート電極の側面に設けられる不揮発性半
導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】電気的に書き込み可能な不揮発性メモリ
として、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ）装置が良く知られている。
【０００３】近年、米国特許第５６７８９０１号に、フ
ラッシュＥＥＰＲＯＭ型の半導体記憶装置におけるドレ
イン領域に段差部が設けられ、該段差部を跨ぐように設
けられたフローティングゲート電極とそれと隣接するコ
ントロールゲート電極とを有するメモリセル構造が提案
されている。このメモリセルは、ドレイン領域とコント
ロールゲート電極とに電圧を印加してチャネルホットエ
レクトロンを生成し、生成したホットエレクトロンをそ
の進行方向に位置する段差部上のフローティングゲート
電極に注入することにより書き込みを行なう。
【０００４】以下、ドレイン領域に段差部を有する従来
の半導体記憶装置について図面を参照しながら説明す
る。
【０００５】図１０（ａ）〜図１０（ｃ）は従来の半導
体記憶装置であって、図１０（ａ）は平面構成を示し、
図１０（ｂ）は活性領域を含む断面構成を示し、図１０
（ｃ）は素子分離絶縁膜を含む断面構成を示している。
【０００６】図１０（ａ）〜図１０（ｃ）に示すよう
に、シリコンからなる半導体基板１０１上に、複数の素
子分離絶縁（ＳＴＩ）膜１０２が互いに間隔をおいて形
成され、ゲート絶縁膜１０３を介して各ＳＴＩ膜１０２
と交差するように複数のコントロールゲート電極１０４
が形成されている。
【０００７】半導体基板１０１上におけるＳＴＩ膜１０
２同士の間の活性領域で且つ各コントロールゲート電極
１０４の一側面上には、容量絶縁膜及びトンネル絶縁膜
となる絶縁膜１０５を介してフローティングゲート電極
１０６が形成されている。
【０００８】図１０（ｂ）に示すように、活性領域にお
ける各フローティングゲート電極１０６の下側の領域に
は段差部１０１ａが形成されている。また、活性領域に
おけるフローティングゲート電極１０６側にはドレイン
拡散層１０７が形成され、活性領域におけるフローティ
ングゲート電極１０６と反対側の領域にはソース拡散層
１０８が形成されている。
【０００９】図１０（ｂ）及び図１０（ｃ）に示すよう
に、ドレイン拡散層１０７はコントロールゲート電極１
０４のゲート幅方向に沿って間断なく延びるように形成
されている。このように、従来の半導体記憶装置は、ド
レイン拡散層１０７をセル間で共有することにより、ド
レイン線を半導体基板１０１に形成することができる。
これにより、ドレイン線を半導体基板１０１の上方にコ
ンタクト部を介して設ける必要がなくなり、該コンタク
ト部を減らせることができる。その結果、セル面積に占
めるコンタクト部の割合が低減するので、装置の微細化
が可能となる。
【００１０】以下、前記従来の半導体記憶装置の製造方
法について図面を参照しながら説明する。
【００１１】図１１〜図１７は従来の半導体記憶装置の
製造方法の工程順の断面構成を示している。ここで、各
図面において、（ａ）は平面構成を示し、（ｂ）は活性
領域を含む断面構成を示し、（ｃ）はＳＴＩ膜を含む断
面構成を示している。
【００１２】まず、図１１（ａ）〜図１１（ｃ）に示す
ように、シリコンからなる半導体基板２０１上に、互い
に間隔をおいた短冊状の複数のＳＴＩ膜２０２を形成す
る。
【００１３】次に、図１２（ａ）〜図１２（ｃ）に示す
ように、半導体基板２０１を熱酸化法により酸化を行な
って、半導体基板２０１上に第１の酸化シリコン膜を形
成し、続いて、ＣＶＤ法により、第１の酸化シリコン膜
上に、第１の多結晶シリコン膜及び第１の絶縁膜２０５
を順次堆積する。その後、フォトリソグラフィ法によ
り、コントロールゲート電極形成用のマスクパターン２
０６を形成し、形成したマスクパターン２０６を用い
て、第１の絶縁膜２０５、第１の多結晶シリコン膜及び
第１の酸化シリコン膜に対してエッチングすることによ
り、第１の多結晶シリコン膜からコントロールゲート電
極２０４を形成すると共に、第１の酸化シリコン膜から
コントロールゲート絶縁膜２０３を形成する。
【００１４】次に、図１３（ａ）〜図１３（ｃ）に示す
ように、マスクパターン２０６を除去した後、ＣＶＤ法
により半導体基板２０１上の全面に第２の絶縁膜を堆積
し、堆積した第２の絶縁膜に対してドライエッチングに
よるエッチバックを行なって、コントロールゲート電極
２０４の側面上に第２の絶縁膜からなるサイドウォール
絶縁膜２０７を形成する。
【００１５】次に、図１４（ａ）〜図１４（ｃ）に示す
ように、フォトリソグラフィ法により、半導体基板２０
１上に、半導体基板２０１の活性領域におけるドレイン
形成領域を露出する開口パターンを有する段差部形成用
のマスクパターン２０８を形成し、形成したマスクパタ
ーン２０８、第１の絶縁膜２０５及びサイドウォール絶
縁膜２０７をマスクとしたドライエッチング法により、
半導体基板２０１のドレイン形成領域に段差部２０１ａ
を形成する。
【００１６】次に、図１５（ａ）〜図１５（ｃ）に示す
ように、マスクパターン２０８を除去した後、ウェット
エッチングによりサイドウォール絶縁膜２０７を除去す
る。続いて、熱酸化法により、コントロールゲート電極
２０４の側面上及び段差部２０１ａ上を酸化して容量絶
縁膜及びトンネル絶縁膜となる第２の酸化シリコン膜２
０９を形成する。その後、ＣＶＤ法により、第２の酸化
シリコン膜２０９の上に第２の多結晶シリコン膜２１０
Ａを堆積し、堆積した第２の多結晶シリコン膜２１０Ａ
の上に、フォトリソグラフィ法により、コントロールゲ
ート電極２０４のゲート幅方向に沿ってドレイン形成領
域を開口する開口パターンを持つマスクパターン２１１
を形成する。続いて、マスクパターン２１１及び第１の
絶縁膜２０５をマスクとして、第２の多結晶シリコン膜
２１０Ａに対するドライエッチングにより、第２の多結
晶シリコン膜２１０Ａからサイドウォール状多結晶シリ
コン膜２１０Ｂを形成する。
【００１７】次に、図１６（ａ）〜図１６（ｃ）に示す
ように、マスクパターン２１１を除去した後、フォトリ
ソグラフィ法により、半導体基板２０１上に、ドレイン
形成領域及びサイドウォール状多結晶シリコン膜２１０
Ｂのドレイン形成領域上に位置する部分をマスクするマ
スクパターン２１２を形成する。続いて、マスクパター
ン２１２及び第１の絶縁膜２０５をマスクとして、第２
の多結晶シリコン膜２１０Ａ及びサイドウォール状多結
晶シリコン膜２１０Ｂに対してドライエッチングを行な
って、ドレイン形成領域上にサイドウォール状多結晶シ
リコン膜２１０Ｂからなり、段差部２０１ａを跨ぐ島状
のフローティングゲート電極２１０Ｃを形成する。
【００１８】次に、図１７（ａ）〜図１７（ｃ）に示す
ように、マスクパターン２１２を除去した後、第１の絶
縁膜２０５及びフローティングゲート電極２１０Ｃをマ
スクに砒素イオンを注入して、ドレイン形成領域にドレ
イン拡散層２１４を形成し、ソース形成領域にソース拡
散層２１５を形成する。
【００１９】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置の製造方法は、以下に示す２つの問
題を有している。
【００２０】第１に、図１６（ａ）及び図１６（ｂ）の
マスクパターン２１２を用いて、第２の多結晶シリコン
膜２１０Ａ及びサイドウォール状多結晶シリコン膜２１
０Ｂの素子分離絶縁膜２０２上に位置する部分を除去す
る際に、サイドウォール状多結晶シリコン膜２１０Ｂか
ら良好な形状のフローティングゲート電極２１０Ｃを得
るために、異方性エッチングを行なう。このとき、図１
５（ｃ）に示すように、ＳＴＩ膜２０２上に位置する第
２の多結晶シリコン２１０Ａの上面の高さは、コントロ
ールゲート電極２０４の膜厚を２００ｎｍとし、第１の
絶縁膜２０５の膜厚を１５０ｎｍとし、第２の多結晶シ
リコン膜２１０Ａの膜厚が１００ｎｍとすると４５０ｎ
ｍ程度になる。この第２の多結晶シリコン膜２１０Ａを
エッチングにより除去する際に、第２の多結晶シリコン
膜２１０Ａと第２の酸化シリコン膜２０９とのエッチン
グ選択比が４０程度であるため、図１８（ａ）及び
（ｃ）の符号２０１ｂで示す領域に露出している、膜厚
が９ｎｍの第２の酸化シリコン膜２０９が破れてしま
い、その結果、半導体基板２０１がエッチングされて、
ＳＴＩ膜２０２同士の間の拡散層が断線してしまうとい
う第１の問題がある。
【００２１】第２に、図１６（ａ）に示した、ドレイン
形成領域及びサイドウォール状多結晶シリコン膜２１０
Ｂのドレイン形成領域上に位置する部分をマスクするマ
スクパターン２１２は、実際の形状が図１９に示すマス
クパターン２１２Ａのように、各隅部が丸まってしまう
ことによる寸法精度の劣化を防止するために寸法マージ
ンを大きく確保する必要がある。その結果、各ＳＴＩ膜
２０２におけるコントロールゲート電極２０４のゲート
幅方向の幅寸法が大きくなって、セル面積を小さくでき
ないという第２の問題がある。
【００２２】本発明は、前記従来の問題を解決し、拡散
層の断線を防止できるようにすることを第１の目的と
し、セル面積を低減することができるようにすることを
第２の目的とする。
【００２３】
【課題を解決するための手段】前記の第１の目的を達成
するため、本発明は、セルの素子分離絶縁膜をストライ
プ状に連続して形成する構成とする。また、前記の第２
の目的を達成するため、本発明は、半導体記憶装置の製
造方法を、フローティングゲート電極形成用の第２の導
電膜における素子分離絶縁膜上及びソース形成領域上の
不要部分を一度の工程で除去する代わりに、第２の導電
膜における、素子分離絶縁膜上部分とソース形成領域上
部分とを分けて除去する構成とする。
【００２４】具体的に、本発明に係る半導体記憶装置
は、前記第１の目的を達成し、半導体基板上に形成され
た複数の素子分離絶縁膜と、半導体基板上に形成され、
素子分離絶縁膜により互いに分離された複数の活性領域
と、半導体基板上に、第１の絶縁膜を介して複数の素子
分離絶縁膜及び複数の活性領域とそれぞれ交差するよう
に形成された複数のコントロールゲート電極と、各コン
トロールゲート電極の一側面上で且つ複数の活性領域ご
とに第２の絶縁膜を介して形成された複数のフローティ
ングゲート電極とを備え、複数の素子分離絶縁膜は、互
いに間隔をおき且つ複数のコントロールゲート電極と交
差して間断なく延びるように設けられている。
【００２５】本発明の半導体記憶装置によると、複数の
素子分離絶縁膜が互いに間隔をおき且つ複数のコントロ
ールゲート電極と交差して間断なく延びるように設けら
れているため、フローティングゲート電極をエッチング
により形成する際に、半導体基板がエッチングされるこ
とがなくなるので、拡散層領域が断線することを防止で
きる。
【００２６】本発明の半導体記憶装置は、コントロール
ゲート電極上に形成された第３の絶縁膜をさらに備えて
いることが好ましい。
【００２７】本発明の半導体記憶装置において、活性領
域がその上部にフローティングゲート電極が跨ぐように
形成された段差部を有し、活性領域における段差部の上
段にはソース拡散層が形成され、段差部の下段にはドレ
イン拡散層が形成されていることが好ましい。このよう
にすると、書き込み動作時に発生するチャネルホットエ
レクトロンのフローティングゲート電極への注入効率が
格段に向上する。
【００２８】本発明に係る半導体記憶装置の製造方法
は、前記第２の目的を達成し、半導体基板上に、複数の
素子分離絶縁膜を形成することにより、半導体基板に素
子分離絶縁膜により互いに分離された複数の活性領域を
形成する工程と、半導体基板上に、第１の絶縁膜及び第
１の導電膜を順次形成した後、形成した第１の導電膜に
対して選択的にエッチングを行なうことにより、第１の
導電膜からなり、複数の素子分離絶縁膜及び複数の活性
領域とそれぞれ交差するコントロールゲート電極を形成
する工程と、半導体基板上に、素子分離絶縁膜及びコン
トロールゲート電極を含む全面にわたって第２の絶縁膜
及び第２の導電膜を順次形成した後、形成した第２の導
電膜に対して選択的にエッチング行なうことにより、第
２の導電膜からなり、コントロールゲート電極の一側面
上で且つ活性領域上にフローティングゲート電極を形成
する工程と、コントロールゲート電極及びフローティン
グゲート電極をマスクとして、半導体基板にイオン注入
を行なって、活性領域にソース拡散層及びドレイン拡散
層を形成する工程とを備え、フローティングゲート電極
を形成する工程は、第２の導電膜を堆積した後、コンロ
トールゲート電極の一側面上に第２の導電膜からなるサ
イドウォール状導電膜を形成する工程と、サイドウォー
ル状導電膜及び第２の導電膜における素子分離絶縁膜上
に位置する部分を除去する工程と、第２の導電膜におけ
るコントロールゲート電極の上面及び他側面上に位置す
る部分を除去することにより、コントロールゲート電極
の一側面上に、サイドウォール状導電膜からなる複数の
島状のフローティングゲート電極を形成する工程とを含
む。
【００２９】本発明の半導体記憶装置の製造方法による
と、フローティングゲート電極の形成工程において、サ
イドウォール状導電膜及び第２の導電膜における素子分
離絶縁膜上に位置する部分を除去する際に、活性領域及
びその上側部分を連続してマスクすることができ、マス
クパターンが孤立パターンとならないため、パターン隅
部の丸まりを考慮する必要がなくなるので、寸法マージ
ンを小さくできる。その結果、各素子分離絶縁膜におけ
るコントロールゲート電極のゲート幅方向の幅寸法を小
さくでき、セル面積を低減できるので、メモリセルの微
細化又は高集積化を図ることができる。
【００３０】本発明の半導体記憶装置の製造方法におい
て、素子分離絶縁膜を形成する工程は、複数の素子分離
絶縁膜を、半導体基板上に互いに間隔をおいて延びるス
トライプ形状に形成する工程を含むことが好ましい。こ
のようにすると、前記第１の目的をも達成され、素子分
離絶縁膜同士の間の拡散領域が断線することを防止でき
る。
【００３１】本発明の半導体記憶装置の製造方法におい
て、コントロールゲート電極を形成する工程が、第１の
導電膜の上に第３の絶縁膜を形成した後、形成した第３
の絶縁膜及び第１の導電膜に対してエッチングを行なう
工程を含むことが好ましい。このようにすると、第２の
導電膜からなるフローティングゲート電極を形成する際
のエッチング工程において、第１の導電膜からなるコン
トロールゲート電極の上面がその上に形成された第３の
絶縁膜によって確実に保護される。
【００３２】本発明の半導体記憶装置の製造方法は、コ
ントロールゲート電極を形成した後で且つフローティン
グゲート電極を形成するよりも前に、コントロールゲー
ト電極の側面に第２の絶縁膜を介してサイドウォール絶
縁膜を形成する工程と、サイドウォール絶縁膜をマスク
として、半導体基板におけるコントロールゲート電極の
一側面側の領域に対してエッチングを行なうことによ
り、複数の活性領域に段差部を形成する工程とをさらに
備えていることが好ましい。
【００３３】
【発明の実施の形態】本発明の一実施形態について図面
を参照しながら説明する。
【００３４】図１は本発明の一実施形態に係る半導体記
憶装置の平面構成を示している。
【００３５】図１に示すように、シリコン（Ｓｉ）から
なる半導体基板１上に、シャロウトレンチ構造を持つ複
数の素子分離絶縁（ＳＴＩ）膜２が互いに間隔をおいて
ストライプ状に形成され、ゲート絶縁膜（図示せず）を
介して各ＳＴＩ膜２と交差するように複数のコントロー
ルゲート電極４が形成されている。
【００３６】半導体基板１上におけるＳＴＩ膜２同士の
間の活性領域で且つコントロールゲート電極４の一側面
上には、絶縁膜（図示せず）を介して、且つ、ゲート幅
方向の端部がＳＴＩ膜２上に位置した島状のフローティ
ングゲート電極６が形成されている。ここで、絶縁膜
は、コントロールゲート電極４とフローティングゲート
電極６との間に挟まれる部分が容量絶縁膜となり、活性
領域とフローティングゲート電極６との間に挟まれる部
分がトンネル絶縁膜となる。
【００３７】また、後述するように、活性領域における
フローティングゲート電極６の下側の領域には段差部が
形成されている。また、活性領域におけるフローティン
グゲート電極６側にはドレイン拡散層７が形成され、活
性領域におけるフローティングゲート電極６と反対側の
領域にはソース拡散層８が形成されている。
【００３８】以下、前記のように構成された半導体記憶
装置の製造方法について図面を参照しながら説明する。
【００３９】図２〜図９は本発明の一実施形態に係る半
導体記憶装置の製造方法の工程順の断面構成を示してい
る。ここで、各図面において、（ａ）は部分的な平面構
成を示し、（ｂ）は（ａ）における活性領域を含む断面
構成を示し、（ｃ）は（ａ）におけるＳＴＩ膜を含む断
面構成を示している。
【００４０】まず、図２（ａ）〜図２（ｃ）に示すよう
に、シリコンからなる半導体基板１１上に、互いに間隔
をおいて延びるストライプ状の複数のＳＴＩ膜１２を形
成することにより、基板面にＳＴＩ膜１２により分離さ
れたストライプ状の活性領域１１ａを形成する。
【００４１】次に、図３（ａ）〜図３（ｃ）に示すよう
に、半導体基板１１を熱酸化法により酸化を行なって、
半導体基板１１上に膜厚が約９ｎｍの第１の酸化シリコ
ン膜を形成する。続いて、ＣＶＤ法により、第１の酸化
シリコン膜上に、膜厚が約２００ｎｍの第１の多結晶シ
リコン膜及び膜厚が約１５０ｎｍの窒化シリコン膜１５
を順次堆積する。その後、フォトリソグラフィ法によ
り、コントロールゲート電極形成用のマスクパターン１
６を形成し、形成したマスクパターン１６を用いて、窒
化シリコン膜１５、第１の多結晶シリコン膜及び第１の
酸化シリコン膜に対してドライエッチングを行なうこと
により、第１の多結晶シリコン膜からコントロールゲー
ト電極１４を形成すると共に、第１の酸化シリコン膜か
らコントロールゲート絶縁膜１３を形成する。
【００４２】次に、図４（ａ）〜図４（ｃ）に示すよう
に、マスクパターン１６を除去した後、ＣＶＤ法によ
り、半導体基板１１上にコントロールゲート電極１４及
び窒化シリコン膜１５を含む全面にわたって、膜厚が約
５ｎｍのＨＴＯ（高温熱酸化）膜と膜厚が約１０ｎｍの
窒化シリコン膜を堆積して、容量絶縁膜１７を形成す
る。その後、ボロンとリンとを含む酸化シリコンからな
るＢＰＳＧ膜を堆積し、堆積したＢＰＳＧ膜に対してド
ライエッチングによるエッチバックを行なって、コント
ロールゲート電極１４の側面上にＢＰＳＧ膜からなるサ
イドウォール絶縁膜１８を形成する。
【００４３】次に、図５（ａ）〜図５（ｃ）に示すよう
に、フォトリソグラフィ法により、半導体基板１１の上
に、コントロールゲート電極１４のゲート幅方向に沿っ
て活性領域１１ａにおけるドレイン形成領域を露出する
開口パターンを有する段差部形成用のマスクパターン１
９を形成する。続いて、マスクパターン１９、窒化シリ
コン膜１５及びサイドウォール絶縁膜１８をマスクとし
て半導体基板１１に対して等方性のドライエッチングを
行なうことにより、半導体基板１１のドレイン形成領域
に深さが約４０ｎｍの段差部１１ｂを形成する。
【００４４】次に、図６（ａ）〜図６（ｃ）に示すよう
に、マスクパターン１９を除去した後、気相弗化水素を
用いたウェットエッチングによりサイドウォール絶縁膜
１８を除去する。続いて、熱酸化法により、段差部１１
ｂの上部を酸化して酸化シリコンからなるトンネル絶縁
膜２０を形成し、その後、ＣＶＤ法により、半導体基板
１１上にコントロールゲート電極１４及び窒化シリコン
膜１５を含む全面に、膜厚が約１００ｎｍの第２の多結
晶シリコン膜２１Ａを堆積する。続いて、フォトリソグ
ラフィ法により、第２の多結晶シリコン膜２１Ａの上
に、コントロールゲート電極１４のゲート幅方向に沿っ
て活性領域１１ａのドレイン形成領域を開口する開口パ
ターンを持つマスクパターン２２を形成する。その後、
マスクパターン２２及び窒化シリコン膜１５をマスクと
して、第２の多結晶シリコン膜２１Ａに対して異方性の
ドライエッチングを行なうことにより、第２の多結晶シ
リコン膜２１Ａから段差部１１ｂを跨ぐサイドウォール
状多結晶シリコン膜２１Ｂを形成する。
【００４５】次に、図７（ａ）〜図７（ｃ）に示すよう
に、マスクパターン２２を除去した後、フォトリソグラ
フィ法により、半導体基板１１上に、ＳＴＩ膜１２を露
出する、すなわち活性領域１１ａをマスクするマスクパ
ターン２３を形成する。続いて、マスクパターン２３を
用いて、第２の多結晶シリコン膜２１Ａ及びサイドウォ
ール状多結晶シリコン膜２１Ｂに対して異方性のドライ
エッチングを行なうことにより、活性領域１１ａのドレ
イン形成領域上に、サイドウォール状多結晶シリコン膜
２１Ｂからなり、段差部１１ｂを跨ぐと共にそのゲート
幅方向の端部がＳＴＩ膜１２上に位置する島状のフロー
ティングゲート電極２１Ｃを形成する。このように、一
コントロールゲート電極当たり、複数のフローティング
ゲート電極２１Ｃが形成される。
【００４６】次に、図８（ａ）〜図８（ｃ）に示すよう
に、マスクパターン２３を除去した後、フォトリソグラ
フィ法により、コントロールゲート電極１４のゲート幅
方向に沿って活性領域１１ａのソース形成領域及びＳＴ
Ｉ膜１２を開口する開口パターンを持つマスクパターン
２４を形成する。その後、マスクパターン２４及び窒化
シリコン膜１５をマスクとして、等方性のドライエッチ
ングを行なうことにより、第２の多結晶シリコン膜２１
Ａにおけるソース形成領域上の部分を除去する。
【００４７】なお、図７（ａ）〜図７（ｃ）に示した、
第２の多結晶シリコン膜２１Ａ及びサイドウォール状多
結晶シリコン膜２１ＢにおけるＳＴＩ膜１２上部分を除
去する工程と、図８（ａ）〜図８（ｃ）に示した、第２
の多結晶シリコン膜２１Ａにおけるソース形成領域上部
分を除去する工程とは、その順序を互いに入れ替えても
よい。
【００４８】次に、図９（ａ）〜図９（ｃ）に示すよう
に、マスクパターン２４を除去した後、窒化シリコン膜
１５及びフローティングゲート電極２１Ｃをマスクと
し、加速電圧が４０ｋｅＶでドーズ量が６×１０15／ｃ
ｍ2 を注入条件として、半導体基板１１に対して砒素
（Ａｓ）イオンを注入することにより、ドレイン形成領
域にドレイン拡散層２５を形成し、ソース形成領域にソ
ース拡散層２６を形成する。
【００４９】その後、金属配線工程、保護膜形成工程及
びボンディングパッド形成工程等を行なう。
【００５０】このように、本発明の一実施形態による
と、コントロールゲート電極１４と交差して且つゲート
幅方向に隣接するメモリセルの素子分離用のＳＴＩ膜１
２がストライプ状に連続して設けられているため、図７
（ｃ）に示すように、第２の多結晶シリコン膜２１Ａ及
びサイドウォール状多結晶シリコン膜２１ＢにおけるＳ
ＴＩ膜１２上に位置する部分をエッチング除去する際
に、露出しているトンネル絶縁膜２０を破って半導体基
板１１がエッチングされることがなくなるので、拡散層
領域が断線することを防止できる。
【００５１】さらに、フローティングゲート電極２１Ｃ
形成用の第２の多結晶シリコン膜２１Ａに対するパター
ニング工程を一度に行なわずに、図７（ａ）〜図７
（ｃ）の工程において、第２の多結晶シリコン膜２１Ａ
におけるＳＴＩ膜１２の上側部分を除去し、続く図８
（ａ）〜図８（ｃ）の工程において、第２の多結晶シリ
コン膜２１Ａにおけるソース形成領域上部分を除去す
る。これにより、第２の多結晶シリコン膜２１Ａ及びサ
イドウォール状導電膜２１ＢにおけるＳＴＩ膜１２上の
上側部分を除去する際に、活性領域１１ａ及びその上側
部分を連続してマスクできるため、マスクパターン２３
が孤立パターンとならない。このため、パターンの隅部
の丸まりを考慮する必要がなくなり、寸法マージンを小
さくできるので、各ＳＴＩ膜１２におけるコントロール
ゲート電極１４のゲート幅方向の幅寸法を小さくでき、
その結果、セル面積を縮小することができる。
【００５２】
【発明の効果】本発明に係る半導体記憶装置及びその製
造方法によると、マスクパターンの寸法精度が向上し、
セル面積を小さくすることが可能となるので、フローテ
ィングゲート電極がコントロールゲート電極と基板上に
並置される構造を持つ半導体記憶装置の超微細化及び高
性能化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置を示
す部分的な平面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を示し、（ａ）は部分的な平面
図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面
図であり、（ｃ）は（ａ）のIIｃ−IIｃ線における断面
図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を示し、（ａ）は部分的な平面
図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断
面図であり、（ｃ）は（ａ）のIIIｃ−IIIｃ線における
断面図である。
【図４】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を示し、（ａ）は部分的な平面
図であり、（ｂ）は（ａ）のIVｂ−IVｂ線における断面
図であり、（ｃ）は（ａ）のIVｃ−IVｃ線における断面
図である。
【図５】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を示し、（ａ）は部分的な平面
図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面
図であり、（ｃ）は（ａ）のＶｃ−Ｖｃ線における断面
図である。
【図６】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を示し、（ａ）は部分的な平面
図であり、（ｂ）は（ａ）のVIｂ−VIｂ線における断面
図であり、（ｃ）は（ａ）のVIｃ−VIｃ線における断面
図である。
【図７】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を示し、（ａ）は部分的な平面
図であり、（ｂ）は（ａ）のＶIIｂ−ＶIIｂ線における
断面図であり、（ｃ）は（ａ）のＶIIｃ−ＶIIｃ線にお
ける断面図である。
【図８】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を示し、（ａ）は部分的な平面
図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における
断面図であり、（ｃ）は（ａ）のVIIIｃ−VIIIｃ線にお
ける断面図である。
【図９】（ａ）〜（ｃ）は本発明の一実施形態に係る半
導体記憶装置の製造方法を示し、（ａ）は部分的な平面
図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における断面
図であり、（ｃ）は（ａ）のIXｃ−IXｃ線における断面
図である。
【図１０】（ａ）〜（ｂ）は従来の半導体記憶装置を示
し、（ａ）は部分的な平面図であり、（ｂ）は（ａ）の
Ｘｂ−Ｘｂ線における断面図であり、（ｃ）は（ａ）の
Ｘｃ−Ｘｃ線における断面図である。
【図１１】（ａ）〜（ｃ）は従来の半導体記憶装置の製
造方法を示し、（ａ）は部分的な平面図であり、（ｂ）
は（ａ）のXIｂ−XIｂ線における断面図であり、（ｃ）
は（ａ）のXIｃ−XIｃ線における断面図である。
【図１２】（ａ）〜（ｃ）は従来の半導体記憶装置の製
造方法を示し、（ａ）は部分的な平面図であり、（ｂ）
は（ａ）のXIIｂ−XIIｂ線における断面図であり、
（ｃ）は（ａ）のXIIｃ−XIIｃ線における断面図であ
る。
【図１３】（ａ）〜（ｃ）は従来の半導体記憶装置の製
造方法を示し、（ａ）は部分的な平面図であり、（ｂ）
は（ａ）のXIIIｂ−XIIIｂ線における断面図であり、
（ｃ）は（ａ）のXIIIｃ−XIIIｃ線における断面図であ
る。
【図１４】（ａ）〜（ｃ）は従来の半導体記憶装置の製
造方法を示し、（ａ）は部分的な平面図であり、（ｂ）
は（ａ）のXIVｂ−XIVｂ線における断面図であり、
（ｃ）は（ａ）のXIVｃ−XIVｃ線における断面図であ
る。
【図１５】（ａ）〜（ｃ）は従来の半導体記憶装置の製
造方法を示し、（ａ）は部分的な平面図であり、（ｂ）
は（ａ）のXVｂ−XVｂ線における断面図であり、（ｃ）
は（ａ）のXVｃ−XVｃ線における断面図である。
【図１６】（ａ）〜（ｃ）は従来の半導体記憶装置の製
造方法を示し、（ａ）は部分的な平面図であり、（ｂ）
は（ａ）のXVIｂ−XVIｂ線における断面図であり、
（ｃ）は（ａ）のXVIｃ−XVIｃ線における断面図であ
る。
【図１７】（ａ）〜（ｃ）は従来の半導体記憶装置の製
造方法を示し、（ａ）は部分的な平面図であり、（ｂ）
は（ａ）のXVIIｂ−XVIIｂ線における断面図であり、
（ｃ）は（ａ）のXVIIｃ−XVIIｃ線における断面図であ
る。
【図１８】（ａ）〜（ｃ）は従来の半導体記憶装置の製
造方法において拡散層領域が断線する様子を模式的に示
し、（ａ）は部分的な平面図であり、（ｂ）は（ａ）の
XVIIIｂ−XVIIIｂ線における断面図であり、（ｃ）は
（ａ）のXVIIIｃ−XVIIIｃ線における断面図である。
【図１９】従来の半導体記憶装置の製造方法においてマ
スクパターンの各隅部が丸まり、寸法精度が劣化する様
子を示す模式的な平面図である。
【符号の説明】
１ 半導体基板 ２ ＳＴＩ（素子分離絶縁）膜 ４ コントロールゲート電極 ６ フローティングゲート電極 ７ ドレイン拡散層 ８ ソース拡散層 １１ 半導体基板 １１ａ 活性領域 １１ｂ 段差部 １２ ＳＴＩ（素子分離絶縁）膜 １３ コントロールゲート絶縁膜（第１の絶縁膜） １４ コントロールゲート電極（第１の導電膜） １５ 窒化シリコン膜（第３の絶縁膜） １６ マスクパターン １７ 容量絶縁膜（第２の絶縁膜） １８ サイドウォール絶縁膜 １９ マスクパターン ２０ トンネル絶縁膜（第２の絶縁膜） ２１Ａ 第２の多結晶シリコン膜（第２の導電膜） ２１Ｂ サイドウォール状多結晶シリコン膜（サイドウ
ォール状導電膜） ２１Ｃ フローティングゲート電極 ２２ マスクパターン ２３ マスクパターン ２４ マスクパターン ２５ ドレイン拡散層 ２６ ソース拡散層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楠見 昌隆 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバ イス テクノロジー インコーポレイテッ ド内 Ｆターム(参考） 5F001 AA21 AA30 AB03 AD60 AG12 AG24 AG28 5F083 EP03 EP14 EP26 EP42 EP57 GA09 NA01 PR36 5F101 BA03 BA12 BB04 BD35 BH07 BH09 BH13

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された複数の素子分
    離絶縁膜と、 前記半導体基板上に形成され、前記素子分離絶縁膜によ
    り互いに分離された複数の活性領域と、 前記半導体基板上に、第１の絶縁膜を介して前記複数の
    素子分離絶縁膜及び複数の活性領域とそれぞれ交差する
    ように形成された複数のコントロールゲート電極と、 前記各コントロールゲート電極の一側面上で且つ前記複
    数の活性領域ごとに第２の絶縁膜を介して形成された複
    数のフローティングゲート電極とを備え、 前記複数の素子分離絶縁膜は、互いに間隔をおき且つ前
    記複数のコントロールゲート電極と交差して間断なく延
    びるように設けられていることを特徴とする半導体記憶
    装置。
  2. 【請求項２】 前記コントロールゲート電極上に形成さ
    れた第３の絶縁膜をさらに備えていることを特徴とする
    請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記活性領域は、その上部に前記フロー
    ティングゲート電極が跨ぐように形成された段差部を有
    し、 前記活性領域における前記段差部の上段にはソース拡散
    層が形成され、前記段差部の下段にはドレイン拡散層が
    形成されていることを特徴とする請求項１又は２に記載
    の半導体記憶装置。
  4. 【請求項４】 半導体基板上に、複数の素子分離絶縁膜
    を形成することにより、前記半導体基板に前記素子分離
    絶縁膜により互いに分離された複数の活性領域を形成す
    る工程と、 前記半導体基板上に、第１の絶縁膜及び第１の導電膜を
    順次形成した後、形成した第１の導電膜に対して選択的
    にエッチングを行なうことにより、前記第１の導電膜か
    らなり、前記複数の素子分離絶縁膜及び複数の活性領域
    とそれぞれ交差するコントロールゲート電極を形成する
    工程と、 前記半導体基板上に、前記素子分離絶縁膜及びコントロ
    ールゲート電極を含む全面にわたって第２の絶縁膜及び
    第２の導電膜を順次形成した後、形成した第２の導電膜
    に対して選択的にエッチング行なうことにより、前記第
    ２の導電膜からなり、前記コントロールゲート電極の一
    側面上で且つ前記活性領域上にフローティングゲート電
    極を形成する工程と、 前記コントロールゲート電極及びフローティングゲート
    電極をマスクとして、前記半導体基板にイオン注入を行
    なって、前記活性領域にソース拡散層及びドレイン拡散
    層を形成する工程とを備え、 前記フローティングゲート電極を形成する工程は、 前記第２の導電膜を形成した後、前記コンロトールゲー
    ト電極の一側面上に前記第２の導電膜からなるサイドウ
    ォール状導電膜を形成する工程と、 前記サイドウォール状導電膜及び前記第２の導電膜にお
    ける前記素子分離絶縁膜上に位置する部分を除去する工
    程と、 前記第２の導電膜における前記コントロールゲート電極
    の上面及び他側面上に位置する部分を除去することによ
    り、前記コントロールゲート電極の前記一側面上に、前
    記サイドウォール状導電膜からなる複数の島状のフロー
    ティングゲート電極を形成する工程とを含むことを特徴
    とする半導体記憶装置の製造方法。
  5. 【請求項５】 前記素子分離絶縁膜を形成する工程は、 前記複数の素子分離絶縁膜を、前記半導体基板上に互い
    に間隔をおいて延びるストライプ形状に形成する工程を
    含むことを特徴とする請求項４に記載の半導体記憶装置
    の製造方法。
  6. 【請求項６】 前記コントロールゲート電極を形成する
    工程は、 前記第１の導電膜の上に第３の絶縁膜を形成した後、形
    成した第３の絶縁膜及び第１の導電膜に対してエッチン
    グを行なう工程を含むことを特徴とする請求項４又は５
    に記載の半導体記憶装置の製造方法。
  7. 【請求項７】 前記コントロールゲート電極を形成した
    後で且つ前記フローティングゲート電極を形成するより
    も前に、 前記コントロールゲート電極の側面に前記第２の絶縁膜
    を介してサイドウォール絶縁膜を形成する工程と、 前記サイドウォール絶縁膜をマスクとして、前記半導体
    基板における前記コントロールゲート電極の前記一側面
    側の領域に対してエッチングを行なうことにより、前記
    複数の活性領域に段差部を形成する工程とをさらに備え
    ていることを特徴とする請求項４〜６のうちのいずれか
    １項に記載の半導体記憶装置の製造方法。
JP2000298306A 2000-09-29 2000-09-29 半導体記憶装置及びその製造方法 Pending JP2002110823A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000298306A JP2002110823A (ja) 2000-09-29 2000-09-29 半導体記憶装置及びその製造方法
TW090123904A TW504847B (en) 2000-09-29 2001-09-27 Semiconductor memory device and method for fabricating the same
KR1020010060295A KR20020025782A (ko) 2000-09-29 2001-09-28 반도체기억장치 및 그 제조방법
US09/964,521 US6677203B2 (en) 2000-09-29 2001-09-28 Method of manufacturing a semiconductor memory device which reduces the minimum area requirements of the device
EP01123471A EP1193763A2 (en) 2000-09-29 2001-09-28 Semiconductor memory device and method for fabricating the same
US10/648,515 US20040036110A1 (en) 2000-09-29 2003-08-27 Semiconductor memory device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000298306A JP2002110823A (ja) 2000-09-29 2000-09-29 半導体記憶装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2002110823A true JP2002110823A (ja) 2002-04-12

Family

ID=18780285

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000298306A Pending JP2002110823A (ja) 2000-09-29 2000-09-29 半導体記憶装置及びその製造方法

Country Status (5)

Country Link
US (2) US6677203B2 (ja)
EP (1) EP1193763A2 (ja)
JP (1) JP2002110823A (ja)
KR (1) KR20020025782A (ja)
TW (1) TW504847B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100603694B1 (ko) * 2005-04-26 2006-07-20 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US7931160B2 (en) 2006-09-06 2011-04-26 3M Innovative Properties Company Vertically mounted shelf assembly and accessories therefor
JP2010267732A (ja) * 2009-05-13 2010-11-25 Panasonic Corp 不揮発性半導体記憶装置の製造方法
KR101583948B1 (ko) 2014-06-24 2016-01-08 현대자동차주식회사 리튬황 전지용 양극

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338952A (en) * 1991-06-07 1994-08-16 Sharp Kabushiki Kaisha Non-volatile memory
US5780341A (en) 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US6297129B2 (en) * 1997-04-22 2001-10-02 Micron Technology, Inc. Methods of forming integrated circuitry, and methods of forming dynamic random access memory circuitry
JP3602691B2 (ja) 1997-06-27 2004-12-15 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US6051860A (en) * 1998-01-16 2000-04-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
US6303438B1 (en) * 1998-02-02 2001-10-16 Matsushita Electric Industrial Co., Ltd. Method for manufacturing a nonvolatile semiconductor memory device having increased hot electron injection efficiency
US5976927A (en) * 1998-04-10 1999-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Two mask method for reducing field oxide encroachment in memory arrays
US6074914A (en) * 1998-10-30 2000-06-13 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate flash transistor
US6473383B1 (en) * 1999-03-09 2002-10-29 Seagate Technology, Inc. Single source optical disc data storage system
US6440794B1 (en) * 1999-05-28 2002-08-27 International Business Machines Corporation Method for forming an array of DRAM cells by employing a self-aligned adjacent node isolation technique
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6512263B1 (en) * 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
US6825058B2 (en) * 2001-06-28 2004-11-30 Sharp Laboratories Of America, Inc. Methods of fabricating trench isolated cross-point memory array

Also Published As

Publication number Publication date
EP1193763A2 (en) 2002-04-03
US20040036110A1 (en) 2004-02-26
TW504847B (en) 2002-10-01
US6677203B2 (en) 2004-01-13
US20020039823A1 (en) 2002-04-04
KR20020025782A (ko) 2002-04-04

Similar Documents

Publication Publication Date Title
US6952034B2 (en) Semiconductor memory array of floating gate memory cells with buried source line and floating gate
KR100375235B1 (ko) 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
JP5192636B2 (ja) スプリットゲート型フラッシュメモリ素子の製造方法
JP4837299B2 (ja) スプリットゲート型の不揮発性の半導体メモリ素子の製造方法
US6891220B2 (en) Method of programming electrons onto a floating gate of a non-volatile memory cell
JP2002231831A (ja) 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法
US6326662B1 (en) Split gate flash memory device with source line
JP2002231830A (ja) 不揮発性半導体記憶装置を含む半導体集積回路装置
JP2019515495A (ja) スプリットゲート、ツインビット不揮発性メモリセル
JP2000150676A (ja) 不揮発性半導体記憶装置及びその製造方法
US7206226B2 (en) Non-volatile memory element having memory gate and control gate adjacent to each other
JP5998512B2 (ja) 半導体装置および半導体装置の製造方法
EP3735692B1 (en) Non-volatile memory cells with floating gates in dedicated trenches
JP2002110823A (ja) 半導体記憶装置及びその製造方法
JP2003031702A (ja) 不揮発性半導体記憶装置およびその製造方法
US7084453B2 (en) Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric
KR102487234B1 (ko) 얇은 측면 에지 터널 산화물을 갖는 분리형 게이트 메모리 셀을 형성하는 방법
KR100384794B1 (ko) 플래쉬 메모리 셀 및 그 제조방법
JP2000232173A (ja) 半導体記憶装置およびその製造方法
JP3180714B2 (ja) 不揮発性メモリの製造方法
JPH11265947A (ja) 半導体装置およびその製造方法
KR20020094505A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR20040040693A (ko) 트렌치 소자분리막을 갖는 반도체 소자의 형성방법
JP2003110035A (ja) 半導体記憶装置及びその製造方法
JPH1126616A (ja) スプリットゲート型フラッシュメモリセルおよびその製造方法