JP2003110035A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子分離絶縁膜上に電荷を引き抜くための消
去ゲート電極を形成することにより、記憶素子面積の縮
小を図る。 【解決手段】 半導体基板上１には、第１のゲート絶縁
膜６を介してコントロールゲート電極３が形成されてお
り、コントロールゲート電極３の上には第１の保護絶縁
膜７が形成されている。半導体基板１上に形成された溝
部１ａの一方の壁面の上には、容量絶縁膜１１を介して
コントロールゲート電極３と対向し、且つ第２のゲート
絶縁膜１０を介して半導体基板１と対向するフローティ
ングゲート電極４が形成されている。素子分離絶縁膜２
上には、コントロールゲート電極３とは第１の保護絶縁
膜７及び第２のゲート絶縁膜１０によって絶縁され、且
つフローティングゲート電極４とはトンネル絶縁膜１２
を介してトンネル結合した消去ゲート電極５が形成され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にスプリットゲート型のＥＥＰＲＯＭ（Electr
ically Erasable and Programable Read Only Memory）
装置からなる半導体記憶装置及びその製造方法に関す
る。

【０００２】

【従来の技術】電気的に消去及び書き込みが可能な不揮
発性メモリ（ＥＥＰＲＯＭ）装置として、電荷を蓄積す
るフローティングゲート電極を有するＥＥＰＲＯＭ装置
が良く知られている。

【０００３】近年、チャネル領域上にコントロールゲー
ト電極とフローティングゲート電極とを隣接して設けた
スプリットゲート型のＥＥＰＲＯＭ装置が提案されてい
る。スプリットゲート型のＥＥＰＲＯＭ装置では、チャ
ネル領域におけるドレイン領域の近傍で発生させたホッ
トエレクトロンをフローティングゲート電極に注入する
ことにより書き込み動作を行い、一方、トンネル絶縁膜
を介したＦＮ型トンネル電流によってフローティングゲ
ート電極からドレイン領域に電荷を引き抜くことにより
消去動作を行っている。

【０００４】最近において、フローティングゲート電極
へのホットエレクトロンの注入効率を高めるために、半
導体基板に溝部を設け、ホットエレクトロンの進行方向
にフローティングゲート電極を形成する方法が提案され
ている。

【０００５】また、近年、半導体装置の微細化、高集積
化、高性能化が求められてきており、上述したような半
導体基板に溝部を設けたＥＥＰＲＯＭ装置においても、
微細化及び高性能化が一層求められている。

【０００６】以下、従来のスプリットゲート型の半導体
記憶装置について、図面を参照しながら説明する。

【０００７】図１４は従来のスプリットゲート型の半導
体記憶装置の平面構成を示しており、図１５（ａ）は図
１４のXVａ−XVａ線における断面構成を示し、図１５
（ｂ）は図１４のXVｂ−XVｂ線における断面構成を示
し、図１５（ｃ）は図１４のXVｃ−XVｃ線における断面
構成を示している。

【０００８】図１４及び図１５（ａ）〜図１５（ｃ）に
示すように、従来のスプリットゲート型の半導体記憶装
置は、半導体基板１０１上に素子分離絶縁膜１０２が選
択的に形成されており、素子分離絶縁膜１０２によって
絶縁分離された活性領域が形成されている。半導体基板
１０１上には、それぞれが第１のゲート絶縁膜１０３を
介して複数のコントロールゲート電極１０４が互いに並
行に且つ一定の間隔を置いて形成されており、各コント
ロールゲート電極１０４の上面には第１の保護絶縁膜１
０５が形成されている。活性領域上におけるコントロー
ルゲート電極１０４の側方部分には溝部１０１ａが設け
られており、溝部１０１ａの一方の壁面の上には第２の
ゲート絶縁膜１０６を介してフローティングゲート電極
１０７が形成されている。また、フローティングゲート
電極１０７は、第１の絶縁膜１０８、第２の絶縁膜１０
９及び第２のゲート絶縁膜１０６を介してコントロール
ゲート電極１０４と対向している。ここで、コントロー
ルゲート電極１０４の側面に形成された第１の絶縁膜１
０８、第２の絶縁膜１０９及び第２のゲート絶縁膜１０
６のうち、コントロールゲート電極１０４とフローティ
ングゲート電極１０７との間に介在する部分は、いわゆ
るＯＮＯ膜（酸化膜、窒化膜及び酸化膜からなる積層
膜）を構成して容量絶縁膜１１０として機能する。ま
た、第２のゲート絶縁膜１０６のうち、半導体基板１０
１とフローティングゲート電極１０７との間に介在する
部分はトンネル絶縁膜１１１として機能する。半導体基
板１０１の溝部１０１ａには、ソース領域又はドレイン
領域となる不純物拡散領域１１２が形成されている。

【０００９】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置は、フローティングゲート電極１０
７の電荷を不純物拡散領域１１２に引き抜く構成を採る
ため、実用的な消去時間を確保するためには、フローテ
ィングゲート電極１０７と不純物拡散領域１１２とのト
ンネル絶縁膜１１１を介した結合面積を広く確保する必
要があり、その結果、記憶素子の面積を縮小することが
困難であるという問題を有している。

【００１０】本発明は、前記従来の問題を解決し、素子
分離絶縁膜上に電荷を引き抜くための消去ゲート電極を
形成することにより、フローティングゲート電極と不純
物拡散領域との結合面積を縮小して、記憶素子の面積の
縮小を図ることを目的とする。

【００１１】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体基板の素子分離絶縁膜上に、コン
トロールゲート電極とは絶縁され、且つフローティング
ゲート電極とはトンネル絶縁膜を介してトンネル結合す
る消去ゲート電極を有する構成とする。

【００１２】具体的に、本発明に係る第１の半導体記憶
装置は、素子分離絶縁膜によって区画された活性領域を
有する半導体基板と、半導体基板上に第１のゲート絶縁
膜を介して形成されたコントロールゲート電極と、半導
体基板上に形成され、半導体基板とは第２のゲート絶縁
膜を介して対向し、且つコントロールゲート電極とは容
量絶縁膜を介して対向するフローティングゲート電極
と、半導体基板の素子分離絶縁膜の上に形成され、フロ
ーティングゲート電極とはトンネル絶縁膜を介して対向
する消去ゲート電極とを備えている。

【００１３】第１の半導体記憶装置によると、フローテ
ィングゲート電極とトンネル絶縁膜を介してトンネル結
合した消去ゲート電極を備えているため、消去ゲート電
極に高電圧を印加することにより、フローティングゲー
ト電極に蓄積された電荷をトンネル絶縁膜を介したＦＮ
型トンネル電流によって消去ゲート電極に引き抜くこと
ができるようになる。これにより、半導体基板の不純物
拡散領域に電荷を引き抜く従来の方法と比べて、フロー
ティングゲート電極と不純物拡散領域との結合面積を縮
小することが可能となる。また、消去ゲート電極は素子
分離絶縁膜の上に配置されているため、記憶素子の面積
を増大させることなく消去ゲート電極を形成することが
可能となるので、記憶素子の面積を縮小することができ
る。

【００１４】本発明に係る第２の半導体記憶装置は、素
子分離絶縁膜によって区画された活性領域を有し、該活
性領域に溝部が設けられた半導体基板と、半導体基板の
溝部に形成されたソース領域又はドレイン領域となる不
純物拡散領域と、半導体基板上に第１のゲート絶縁膜を
介して形成されたコントロールゲート電極と、コントロ
ールゲート電極の上に形成された第１の保護絶縁膜と、
半導体基板上のコントロールゲート電極及び第１の保護
絶縁膜を含む全面に形成された第２のゲート絶縁膜と、
半導体基板上に溝部の一方の壁面を跨ぐようにして形成
され、半導体基板とは第２のゲート絶縁膜を介して対向
し、且つコントロールゲート電極の側面とは容量絶縁膜
を介して対向するフローティングゲート電極と、半導体
基板の素子分離絶縁膜の上に形成され、フローティング
ゲート電極とはトンネル絶縁膜を介して対向し、且つコ
ントロールゲート電極とは第１の保護絶縁膜及び第２の
ゲート絶縁膜を介して対向する消去ゲート電極とを備え
ている。

【００１５】第２の半導体記憶装置によると、本発明の
第１の半導体記憶装置と同等の効果を得られるのに加え
て、フローティングゲート電極が、半導体基板の活性領
域に設けられた溝部の一方の壁面を跨ぐように形成され
ているため、活性領域で生成されたホットエレクトロン
のフローティングゲート電極への注入効率が向上する。
また、消去ゲート電極は、コントロールゲート電極との
間に第１の保護絶縁膜が設けられているため、消去ゲー
ト電極とコントロールゲート電極との絶縁性が確実とな
る。

【００１６】第２の半導体記憶装置において、フローテ
ィングゲート電極の上に形成された第２の保護絶縁膜を
さらに備え、トンネル絶縁膜は、フローティングゲート
電極における素子分離絶縁膜上に位置する端部及び該端
部と接続される端面上に形成されていることが好まし
い。このようにすると、トンネル絶縁膜がフローティン
グゲート電極における素子分離絶縁膜の上に位置する端
部及び該端部と接続される端面の上に選択的に形成する
ため、消去ゲート電極に高電圧を印加することにより、
フローティングゲート電極の端部の角部に集中した電界
を利用して効率良くフローティングゲート電極から消去
ゲート電極に電荷を引き抜くことができる。その結果、
記憶素子の面積を縮小できると共に、消去時間を短縮す
ることが可能となる。

【００１７】また、第２の半導体記憶装置において、半
導体基板上におけるコントロールゲート電極及びフロー
ティングゲート電極の周囲を含む全面に、フローティン
グゲート電極よりもその高さ寸法が小さくなるように形
成された第３の保護絶縁膜をさらに備え、トンネル絶縁
膜は、フローティングゲート電極の上面及び端面上にお
ける第３の保護絶縁膜よりも上側に露出した部分に形成
されていることが好ましい。このようにすると、コント
ロールゲート電極の周囲には第３の保護絶縁膜が形成さ
れているため、コントロールゲート電極と消去ゲート電
極とを第３の保護絶縁膜によって確実に絶縁することが
できるので、コントロールゲート電極に影響を与えるこ
となく消去ゲート電極に高い電圧を印加することが可能
となる。これにより、トンネル絶縁膜をある程度厚くし
ても十分な消去動作が可能となるので、トンネル絶縁膜
の信頼性を向上することができる。

【００１８】本発明の半導体記憶装置の製造方法は、半
導体基板に素子分離絶縁膜を形成することにより活性領
域を区画する第１の工程と、半導体基板上に第１のゲー
ト絶縁膜を介して少なくとも２つのコントロールゲート
電極を形成する第２の工程と、コントロールゲート電極
上に第１の保護絶縁膜を形成する第３の工程と、コント
ロールゲート電極の側面上に容量絶縁膜を形成する第４
の工程と、半導体基板の活性領におけるコントロールゲ
ート電極同士の間に溝部を形成する第５の工程と、半導
体基板上のコントロールゲート電極を含む全面に第２の
ゲート絶縁膜を形成する第６の工程と、コントロールゲ
ート電極の両側面上に、半導体基板の溝部の一方の壁面
を跨ぐように、半導体基板とは第２のゲート絶縁膜を介
して対向し、且つコントロールゲート電極とは容量絶縁
膜を介して対向する導電膜からなるサイドウォールを形
成する第７の工程と、半導体基板上におけるサイドウォ
ールの間の領域にソース領域又はドレイン領域となる不
純物拡散領域を形成する第８の工程と、サイドウォール
におけるコントロールゲート電極の一方の側面側を除去
して、サイドウォールの残部からなるフローティングゲ
ート電極を形成する第９の工程と、フローティングゲー
ト電極上にトンネル絶縁膜を形成する第１０の工程と、
素子分離絶縁膜上にフローティングゲート電極とはトン
ネル絶縁膜を介して対向し、且つコントロールゲート電
極とは第１の保護絶縁膜及び第２のゲート電極を介して
対向する消去ゲート電極を形成する第１１の工程とを備
えている。

【００１９】本発明の半導体記憶装置の製造方法による
と、フローティングゲート電極上にトンネル絶縁膜を形
成する工程と、素子分離絶縁膜上にフローティングゲー
ト電極とはトンネル絶縁膜を介して対向する消去ゲート
電極を形成する工程とを備えているため、本発明の半導
体記憶装置を確実に得ることができる。

【００２０】本発明の半導体記憶装置の製造方法におい
て、第７の工程と第８の工程との間に、サイドウォール
を含む半導体基板上の全面に第２の保護絶縁膜を形成す
る工程と、第９の工程と第１０の工程との間に、第２の
保護絶縁膜の一部を除去してフローティングゲート電極
の端部を露出する工程とをさらに備え、第１０の工程に
おけるトンネル絶縁膜の形成は、フローティングゲート
電極の端部及び端面上に選択的に行うことが好ましい。
このようにすると不純物拡散領域形成工程の前に第２の
保護絶縁膜を形成するので、不純物拡散領域へのイオン
注入によるダメージから第２のゲート絶縁膜を保護する
ことができるため、第２のゲート絶縁膜の信頼性を向上
することができる。

【００２１】また、本発明の半導体記憶装置の製造方法
において、第９の工程と第１０の工程との間に、フロー
ティングゲート電極及びコントロールゲート電極を含む
半導体基板上の全面に第３の保護絶縁膜を堆積し、堆積
した第３の保護絶縁膜をフローティングゲート電極の上
部が露出するまでエッチング除去する工程をさらに備
え、第１０の工程におけるトンネル絶縁膜の形成は、フ
ローティングゲート電極の上面及び端面における第３の
保護絶縁膜よりも上側に露出した部分に選択的に行うこ
とが好ましい。

【００２２】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００２３】図１は本発明の第１の実施形態に係る半導
体記憶装置の平面構成を示しており、図２（ａ）は図１
のIIａ−IIａ線における断面構成を示し、図２（ｂ）は
図１のIIｂ−IIｂ線における断面構成を示し、図２
（ｃ）は図１のIIｃ−IIｃ線における断面構成を示して
いる。

【００２４】まず、記憶素子の構成の概略と各記憶素子
間の位置関係について説明する。

【００２５】図１及び図２（ａ）〜図２（ｃ）に示すよ
うに、半導体基板１上には、例えば酸化シリコンからな
る複数の素子分離絶縁膜２が、互いに並行に且つ間隔を
置いて形成されており、素子分離絶縁膜２同士の間に絶
縁分離された領域が活性領域として区画されている。半
導体基板１上には、素子分離絶縁膜２と交差する方向
に、多結晶シリコンからなる複数のコントロールゲート
電極３が互いに並行に且つ間隔を置いて形成されてお
り、各コントロールゲート電極３における活性領域上の
一方の側面上には多結晶シリコンからなるフローティン
グゲート電極４がそれぞれ形成されている。ここで、フ
ローティングゲート電極４は、そのゲート幅方向側の両
端部が素子分離絶縁膜２の上に位置するように形成され
ている。素子分離絶縁膜２の上には、コントロールゲー
ト電極３とフローティングゲート電極４の端部とを含む
ように、多結晶シリコンからなる消去ゲート電極５が形
成されている。

【００２６】第１の実施形態に係る半導体記憶装置にお
ける１つの記憶素子は、コントロールゲート電極３にお
ける活性領域上の部分と、その一側面上のフローティン
グゲート電極４と、該フローティングゲート電極４の端
部上の消去ゲート電極５とによって構成されている。コ
ントロールゲート電極３のゲート幅方向に隣り合う記憶
素子同士は、素子分離絶縁膜２上で消去ゲート電極５を
共有しており、ゲート長方向に隣り合う記憶素子同士
は、各コントロールゲート電極３の一方の側面上にフロ
ーティングゲート電極４が形成されており、該フローテ
ィング電極４同士は互いに対向している。

【００２７】次に、各記憶素子の詳細な構成について説
明する。

【００２８】図１及び図２（ａ）〜図２（ｃ）に示すよ
うに、半導体基板１とコントロールゲート電極３との間
には、例えば酸化シリコンからなる第１のゲート絶縁膜
６が形成されており、コントロールゲート電極３の上に
は酸化シリコン又は窒化シリコンからなる第１の保護絶
縁膜７が形成されている。半導体基板１の活性領域にに
おけるコントロールゲート電極３同士の間の領域には、
コントロールゲート電極３と間隔を置いて溝部１ａが設
けられている。

【００２９】コントロールゲート電極３及び第１の保護
絶縁膜７の側面上には、酸化シリコンからなる第１の絶
縁膜８と窒化シリコンからなる第２の絶縁膜９とがこの
順に形成されている。また、半導体基板１の活性領域、
第１の保護絶縁膜７及び第２の絶縁膜９の上には酸化シ
リコンからなる第２のゲート絶縁膜１０が形成されてい
る。

【００３０】フローティングゲート電極４は、コントロ
ールゲート電極３の側面上に位置する第１の絶縁膜８、
第２の絶縁膜９及び第２のゲート絶縁膜１０を介してコ
ントロールゲート電極３と対向し、且つ半導体基板１上
の溝部１ａの一方の壁面を跨ぐと共に第２のゲート絶縁
膜１０を介して半導体基板１と対向するように形成され
ている。ここで、フローティングゲート電極４が、半導
体基板１の溝部１ａの一方の壁面を跨ぐように形成され
ているめ、活性領域で生成されたホットエレクトロンの
フローティングゲート電極への注入効率が向上する。

【００３１】なお、コントロールゲート電極３の側面上
に形成された第１の絶縁膜８、第２の絶縁膜９及び第２
のゲート絶縁膜１０のうち、コントロールゲート電極３
とフローティングゲート電極４との間に介在する部分は
ＯＮＯ膜であり、容量絶縁膜１１として機能する。

【００３２】フローティングゲート電極４の上面及び端
面の上には酸化シリコンからなるトンネル絶縁膜１２が
形成されており、該トンネル絶縁膜１２は、素子分離絶
縁膜２上において、フローティングゲート電極４と消去
ゲート電極５とのトンネル結合部を形成している。

【００３３】なお、消去ゲート電極５とコントロールゲ
ート電極３との間は第１の保護絶縁膜７及び第２のゲー
ト絶縁膜１０によって確実に絶縁されている。

【００３４】半導体基板１の活性領域における溝部１ａ
の周辺には、ソース領域又はドレイン領域となる不純物
拡散領域１３が形成され、該不純物拡散領域１３同士の
間であって、活性領域におけるコントロールゲート電極
３の下側部分がチャネル領域となる。

【００３５】第１の実施形態の特徴として、素子分離絶
縁膜の２上に、コントロールゲート電極３とは第１の保
護絶縁膜７及び第２のゲート絶縁膜１０によって絶縁さ
れ、且つフローティングゲート電極４とはトンネル絶縁
膜１２を介してトンネル結合した消去ゲート電極５を有
している。

【００３６】以下に、前記のように構成された本発明の
第１の実施形態に係る半導体記憶装置の製造方法につい
て図面を参照しながら説明する。

【００３７】図３〜図７は本発明の第１の実施形態に係
る半導体記憶装置の製造方法の工程順の断面構成を示し
ており、各図面においてそれぞれ、（ａ）は図１のIIａ
−IIａ線と対応する位置の断面を示し、（ｂ）は図１の
IIｂ−IIｂ線と対応する位置の断面を示し、（ｃ）は図
１のIIｃ−IIｃ線と対応する位置の断面を示している。

【００３８】まず、図３（ａ）〜図３（ｃ）に示すよう
に、シャロートレンチ分離（ＳＴＩ：Shallow Trench I
solation）法により、半導体基板１に酸化シリコンから
なる素子分離絶縁膜２を選択的に形成する。これによ
り、半導体基板１上に素子分離絶縁膜２により互いに絶
縁された活性領域が区画される。

【００３９】次に、図４（ａ）〜図４（ｃ）に示すよう
に、半導体基板１の活性領域の表面を熱酸化法により酸
化して膜厚が約１０ｎｍの第１のゲート絶縁膜６を形成
する。その後、化学気相堆積（ＣＶＤ：Chemical Vapor
Deposition)法により、膜厚が約２００ｎｍの多結晶シ
リコンからなる導電膜と、膜厚が約１００ｎｍの酸化シ
リコン又は窒化シリコンからなる絶縁膜とを順次堆積す
る。続いて、堆積した導電膜及び絶縁膜をフォトリソグ
ラフィ法及びドライエッチング法によりパターニングし
て、多結晶シリコンからなる導電膜からコントロールゲ
ート電極３を形成し、酸化シリコン又は窒化シリコンか
らなる絶縁膜から第１の保護絶縁膜７を形成する。

【００４０】次に、図５（ａ）〜図５（ｃ）に示すよう
に、ＣＶＤ法により、コントロールゲート電極３及び第
１の保護絶縁膜７を含む半導体基板１上の全面に、膜厚
が約５ｎｍの第１のシリコン酸化膜と、膜厚が約１０ｎ
ｍのシリコン窒化膜とを順次堆積する。さらに、シリコ
ン窒化膜の上に、ホウ素又はリン等の不純物をドーピン
グしながら膜厚が約５０ｎｍの第２のシリコン酸化膜を
堆積する。続いて、堆積したこれらの堆積膜に対して異
方性ドライエッチングを行うことにより、コントロール
ゲート電極３及び第１の保護絶縁膜７の側面上に、第１
のシリコン酸化膜から第１の絶縁膜８を、シリコン窒化
膜から第２の絶縁膜９を、第２のシリコン酸化膜から第
３の絶縁膜１４をそれぞれ自己整合的に形成する。その
後、第１の保護絶縁膜７及び第３の絶縁膜１４をマスク
とするドライエッチングにより、半導体基板１の上部に
おける隣り合うコントロールゲート電極３の間の部分
に、深さが約５０ｎｍの溝部１ａを形成する。

【００４１】次に、図６（ａ）〜図６（ｃ）に示すよう
に、ベーパーフッ酸を用いたウエットエッチング法によ
って第３の絶縁膜１４を選択的に除去した後、熱酸化法
により、半導体基板１、第１の保護絶縁膜７及び第２の
絶縁膜９の上に膜厚が約１０ｎｍの第２のゲート絶縁膜
１０を形成する。続いて、ＣＶＤ法により、半導体基板
１上のコントロールゲート電極３を含む全面に、膜厚が
約１００ｎｍの多結晶シリコンからなる導電膜をリンを
ドーピングしながら堆積する。その後、堆積した導電膜
に対して異方性ドライエッチングを行って、コントロー
ルゲート電極３及び第１の保護絶縁膜７の両側面上に、
リンを含んだ多結晶シリコンからなるサイドウォールを
自己整合的に形成する。

【００４２】続いて、サイドウォール及び第１の保護絶
縁膜７をマスクとして、半導体基板１に砒素イオン又は
リンイオンを注入することにより、ソース領域又はドレ
イン領域となる不純物拡散領域１３を形成する。その
後、フォトリソグラフィ法及びドライエッチング法によ
り、コントロールゲート電極３における互いに対向する
一方の側面上のサイドウォールを素子分離絶縁膜２の上
で分離すると共に、他方の側面上のサイドウォールを除
去して、コントロールゲート電極３の一方の側面上に記
憶素子ごとに分離されたフローティングゲート電極４を
形成する。

【００４３】なお、コントロールゲート電極３の側面上
に形成された第１の絶縁膜８、第２の絶縁膜９及び第２
のゲート絶縁膜１０のうち、コントロールゲート電極３
とフローティングゲート電極４との間に介在する部分は
ＯＮＯ膜であり、容量絶縁膜１１として機能する。

【００４４】次に、図７（ａ）〜図７（ｃ）に示すよう
に、熱酸化法によりフローティングゲート電極４の露出
部分を酸化して、トンネル絶縁膜１２を形成する。ここ
で、熱酸化法を用いる代わりに、ＣＶＤ法を用いて酸化
シリコンを堆積することによりトンネル絶縁膜１２を形
成してもよい。続いて、ＣＶＤ法により、膜厚が約２０
０ｎｍの多結晶シリコンからなる導電膜をリンをドーピ
ングしながら堆積する。その後、堆積した導電膜をフォ
トリソグラフィ法及びドライエッチング法によりパター
ニングして、素子分離絶縁膜２の上に、フローティング
ゲート電極４とトンネル絶縁膜１２を介した対向部を有
する消去ゲート電極５を形成する。

【００４５】その後、図示はしないが、配線工程、保護
膜形成工程及びボンディングパッド形成工程を経て半導
体記憶装置が完成する。

【００４６】以上説明したように、第１の実施形態によ
ると、フローティングゲート電極４とトンネル絶縁膜１
２を介してトンネル結合した消去ゲート電極５を備えて
いるため、消去ゲート電極５に高電圧を印加することに
より、フローティングゲート電極４に蓄積された電荷を
トンネル絶縁膜１２を介したＦＮ型トンネル電流によっ
て消去ゲート電極５に引き抜くことができるようにな
る。これにより、半導体基板１の不純物拡散領域１３に
電荷を引き抜く従来の方法と比べて、フローティングゲ
ート電極４と不純物拡散領域１３との結合面積を縮小す
ることが可能となる。また、消去ゲート電極５を素子分
離絶縁膜２の上に配置するため、記憶素子の面積を増大
させることなく消去ゲート電極５を形成することが可能
となり、記憶素子の面積を縮小することができる。

【００４７】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００４８】第２の実施形態に係る半導体記憶装置の平
面構成は図１と同一であるため図示と説明とを省略す
る。図８（ａ）〜図８（ｃ）は第２の実施形態に係る半
導体記憶装置の断面構成を示しており、図８（ａ）は図
１のIIａ−IIａ線と対応する位置の断面を示し、図８
（ｂ）は図１のIIｂ−IIｂ線と対応する位置の断面を示
し、図８（ｃ）は図１のIIｃ−IIｃ線と対応する位置の
断面を示している。なお、図８（ａ）〜図８（ｃ）にお
いて、図２（ａ）〜図２（ｃ）に示した構成部材と同一
の構成部材については同一の符号を付すことにより説明
を省略する。

【００４９】図８（ａ）〜図８（ｃ）に示すように、第
２の実施形態に係る半導体記憶装置は、フローティング
ゲート電極４における素子分離絶縁膜２の上に位置する
端部及び該端部と接続される端面を除く領域に、トンネ
ル絶縁膜１２よりも膜厚が大きい酸化シリコンからなる
第２の保護絶縁膜１５が形成されている。また、トンネ
ル絶縁膜１２は、フローティングゲート電極４における
素子分離絶縁膜２の上に位置する端部及び該端部と接続
される端面上に形成されている。

【００５０】次に、前記のように構成された本発明の第
２の実施形態に係る半導体記憶装置の製造方法について
図面を参照しながら説明する。

【００５１】第２の実施形態に係る半導体記憶装置の製
造方法は、第１の実施形態における図３から図５に示す
工程までを同様に製造可能であるため、説明を省略す
る。図９（ａ）〜図９（ｃ）及び図１０（ａ）〜図１０
（ｃ）は、図５に示す工程以降の製造方法の工程順の断
面構成を示しており、それぞれ（ａ）は図１のIIａ−II
ａ線と対応する位置の断面を示し、（ｂ）は図１のIIｂ
−IIｂ線と対応する位置の断面を示し、（ｃ）は図１の
IIｃ−IIｃ線と対応する位置の断面を示している。な
お、図９及び図１０において、図３〜図７に示した構成
部材と同一の構成部材については同一の符号を付すこと
により説明を省略する。

【００５２】図５（ａ）〜図５（ｃ）に示す工程の後、
ベーパーフッ酸を用いたウエットエッチング法によって
第３の絶縁膜１４を選択的に除去した後、熱酸化法によ
り、半導体基板１、第１の保護絶縁膜７及び第２の絶縁
膜９の上に膜厚が約１０ｎｍの第２のゲート絶縁膜１０
を形成する。続いて、ＣＶＤ法により、半導体基板１上
のコントロールゲート電極３を含む全面に、膜厚が約１
００ｎｍの多結晶シリコンからなる導電膜をリンをドー
ピングしながら堆積する。その後、堆積した導電膜に対
して異方性ドライエッチングを行って、コントロールゲ
ート電極３及び第１の保護絶縁膜７の両側面上に、リン
を含んだ多結晶シリコンからなるサイドウォールを自己
整合的に形成する。

【００５３】その後、図９（ａ）〜図９（ｃ）に示すよ
うに、減圧ＣＶＤ法により、膜厚が約２０ｎｍの酸化シ
リコンからなる第２の保護絶縁膜１５を半導体基板１の
コントロールゲート電極３及びサイドウォールを含む全
面に堆積する。この第２の保護絶縁膜１５は、第２のゲ
ート絶縁膜１０を次のイオン注入工程によるダメージか
ら保護する。続いて、サイドウォール及び第１の保護絶
縁膜７をマスクとして、半導体基板１に砒素イオン又は
リンイオンを注入することにより、ソース領域又はドレ
イン領域となる不純物拡散領域１３を形成する。その
後、フォトリソグラフィ法及びドライエッチング法によ
り、コントロールゲート電極３における互いに対向する
一方の側面上のサイドウォールを素子分離絶縁膜２の上
で分離すると共に、他方の側面上のサイドウォールを除
去して、コントロールゲート電極３の一方の側面上に記
憶素子ごとに分離されたフローティングゲート電極４を
形成する。

【００５４】次に、図１０（ａ）〜１０（ｃ）に示すよ
うに、フッ酸を用いたウェットエッチングにより、第２
の保護絶縁膜１５を５ｎｍ程度エッチングすることによ
って、フローティングゲート電極４の端部を露出する。
その後、熱酸化法によりフローティングゲート電極４の
露出部分、すなわち、端部及び該端部と接続される端面
の上に酸化膜であるトンネル絶縁膜１２を形成する。こ
こで、熱酸化法を用いる代わりに、ＣＶＤ法を用いて酸
化シリコンを堆積することによりトンネル絶縁膜１２を
形成してもよい。続いて、ＣＶＤ法により、膜厚が約２
００ｎｍの多結晶シリコンからなる導電膜をリンをドー
ピングしながら堆積する。続いて、堆積した導電膜をフ
ォトリソグラフィ法及びドライエッチング法によりパタ
ーニングして、素子分離絶縁膜２の上に、フローティン
グゲート電極４とトンネル絶縁膜１２を介して対向する
消去ゲート電極５を形成する。

【００５５】その後、図示はしないが、配線工程、保護
膜形成工程及びボンディングパッド形成工程を経て半導
体記憶装置が完成する。

【００５６】以上説明したように、第２の実施形態によ
ると、第１の実施形態と同様の効果を得られるのに加え
て、トンネル絶縁膜１２をフローティングゲート電極４
における素子分離絶縁膜２の上に位置する端部及び該端
部と接続される端面の上に選択的に形成するため、消去
ゲート電極５に高電圧を印加することにより、フローテ
ィングゲート電極４の端部の角部に集中した電界を利用
して効率良くフローティングゲート電極４から消去ゲー
ト電極５に電荷を引き抜くことができる。このように、
記憶素子の面積を縮小できると共に消去時間を短縮する
ことが可能となる。また、不純物拡散領域１３形成工程
の前に第２の保護絶縁膜１５を形成することにより、不
純物拡散領域１３へのイオン注入によるダメージから第
２のゲート絶縁膜１０を保護することができるため、第
２のゲート絶縁膜１０の信頼性を向上することができ
る。

【００５７】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００５８】第２の実施形態に係る半導体記憶装置の平
面構成は図１に示した平面構成と同一であるため図示と
説明とを省略する。図１１（ａ）〜図１１（ｃ）は第３
の実施形態に係る半導体記憶装置の断面構成を示してお
り、図１１（ａ）は図１のIIａ−IIａ線と対応する位置
の断面を示し、図１１（ｂ）は図１のIIｂ−IIｂ線と対
応する位置の断面を示し、図１１（ｃ）は図１のIIｃ−
IIｃ線と対応する位置の断面を示している。図１１
（ａ）〜図１１（ｃ）において、図２（ａ）〜図２
（ｃ）に示した構成部材と同一の構成部材については同
一の符号を付すことにより説明を省略する。

【００５９】図１１（ａ）〜図１１（ｃ）に示すよう
に、第３の実施形態に係る半導体記憶装置は、半導体基
板１上における記憶素子の周囲及び消去ゲート電極５の
下側を含む全面に、酸化シリコンからなる第３の保護絶
縁膜１６が形成されている。ここで、第３の保護絶縁膜
１６は、フローティングゲート電極４と比べてその高さ
寸法が小さくなるように形成されている。また、トンネ
ル絶縁膜１２は、フローティングゲート電極４の上面及
び端面上における第３の保護絶縁膜１６よりも上側に露
出した部分に形成されている。

【００６０】第３の実施形態の特徴は、第３の保護絶縁
膜１６がコントロールゲート電極３の周囲に形成されて
いることにある。

【００６１】次に、前記のように構成された本発明の第
３の実施形態に係る半導体記憶装置の製造方法について
図面を参照しながら説明する。

【００６２】第３の実施形態に係る半導体記憶装置の製
造方法は、第１の実施形態における図３から図６に示す
工程までを同様に製造可能であるため、説明を省略す
る。図１２（ａ）〜図１２（ｃ）及び図１３（ａ）〜図
１３（ｃ）は、図６に示す工程以降の製造方法の工程順
の断面構成を示しており、それぞれ（ａ）は図１のIIａ
−IIａ線と対応する位置の断面を示し、（ｂ）は図１の
IIｂ−IIｂ線と対応する位置の断面を示し、（ｃ）は図
１のIIｃ−IIｃ線と対応する位置の断面を示している。
なお、図１２及び図１３において、図３〜図７に示した
構成部材と同一の構成部材については同一の符号を付す
ことにより説明を省略する。

【００６３】図６（ａ）〜図６（ｃ）に示す工程の後、
図１２（ａ）〜図１２（ｃ）に示すように、減圧ＣＶＤ
法により、半導体基板１上の全面に膜厚が２００ｎｍ程
度の酸化シリコンからなる絶縁膜を堆積する。その後、
堆積した絶縁膜に対してドライエッチング行い、フロー
ティングゲート電極４の上部が露出する程度の深さにま
で全面的に除去することより、酸化シリコンからなる第
３の保護絶縁膜１６を形成する。ここで、堆積した絶縁
膜を除去する方法として、ドライエッチング法を用いる
代わりにＣＭＰ(Chemical and Mechanical Polishing)
法を用いてもよい。

【００６４】次に、図１３（ａ）〜図１３（ｃ）に示す
ように、熱酸化法によりフローティングゲート電極４の
露出部分、すなわち、フローティングゲート電極４の上
面及び端面における第３の保護絶縁膜１６よりも上方の
部分に酸化シリコンからなるトンネル絶縁膜１２を形成
する。ここで、熱酸化法を用いる代わりに、ＣＶＤ法を
用いて酸化シリコンを堆積することによりトンネル絶縁
膜１２を形成してもよい。続いて、ＣＶＤ法により、膜
厚が約２００ｎｍの多結晶シリコンからなる導電膜をリ
ンをドーピングしながら堆積した後、堆積した導電膜を
フォトリソグラフィ法及びドライエッチング法によりパ
ターニングする。これにより、素子分離絶縁膜２の上
に、フローティングゲート電極４とトンネル絶縁膜１２
を介した対向部を有する消去ゲート電極５を形成する。

【００６５】その後、図示はしないが、配線工程、保護
膜形成工程及びボンディングパッド形成工程を経て半導
体記憶装置が完成する。

【００６６】以上説明したように、第３の実施形態によ
ると、第１の実施形態と同様の効果を得られるのに加え
て、コントロールゲート電極３の周囲には第３の保護絶
縁膜１６が形成されているため、コントロールゲート電
極３と消去ゲート電極５とを第３の保護絶縁膜１６によ
って確実に絶縁することができるので、コントロールゲ
ート電極３に影響を与えることなく消去ゲート電極５に
高い電圧を印加することが可能となる。これにより、ト
ンネル絶縁膜１２をある程度厚くしても十分な消去動作
が可能となるので、トンネル絶縁膜１２の信頼性を向上
することができる。

【００６７】

【発明の効果】本発明に係る半導体記憶装置及びその製
造方法によると、フローティングゲート電極に蓄積され
た電荷を消去ゲート電極に引き抜くことができるため、
フローティングゲート電極と不純物拡散領域との結合面
積を縮小することが可能となり、記憶素子の面積を縮小
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体記憶装置
を示す平面図である。

【図２】本発明の第１の実施形態に係る半導体記憶装置
の断面構成を示し、（ａ）は図１のIIａ−IIａ線におけ
る構成断面図であり、（ｂ）は図１のIIｂ−IIｂ線にお
ける構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線に
おける構成断面図である。

【図３】本発明の第１の実施形態に係る半導体記憶装置
の製造方法の工程順の断面構成を示し、（ａ）は図１の
IIａ−IIａ線と対応する位置における構成断面図であ
り、（ｂ）は図１のIIｂ−IIｂ線と対応する位置におけ
る構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線と対
応する位置における構成断面図である。

【図４】本発明の第１の実施形態に係る半導体記憶装置
の製造方法の工程順の断面構成を示し、（ａ）は図１の
IIａ−IIａ線と対応する位置における構成断面図であ
り、（ｂ）は図１のIIｂ−IIｂ線と対応する位置におけ
る構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線と対
応する位置における構成断面図である。

【図５】本発明の第１の実施形態に係る半導体記憶装置
の製造方法の工程順の断面構成を示し、（ａ）は図１の
IIａ−IIａ線と対応する位置における構成断面図であ
り、（ｂ）は図１のIIｂ−IIｂ線と対応する位置におけ
る構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線と対
応する位置における構成断面図である。

【図６】本発明の第１の実施形態に係る半導体記憶装置
の製造方法の工程順の断面構成を示し、（ａ）は図１の
IIａ−IIａ線と対応する位置における構成断面図であ
り、（ｂ）は図１のIIｂ−IIｂ線と対応する位置におけ
る構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線と対
応する位置における構成断面図である。

【図７】本発明の第１の実施形態に係る半導体記憶装置
の製造方法の工程順の断面構成を示し、（ａ）は図１の
IIａ−IIａ線と対応する位置における構成断面図であ
り、（ｂ）は図１のIIｂ−IIｂ線と対応する位置におけ
る構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線と対
応する位置における構成断面図である。

【図８】本発明の第２の実施形態に係る半導体記憶装置
の断面構成を示し、（ａ）は図１のIIａ−IIａ線と対応
する位置における構成断面図であり、（ｂ）は図１のII
ｂ−IIｂ線と対応する位置における構成断面図であり、
（ｃ）は図１のIIｃ−IIｃ線と対応する位置における構
成断面図である。

【図９】本発明の第２の実施形態に係る半導体記憶装置
の製造方法の工程順の断面構成を示し、（ａ）は図１の
IIａ−IIａ線と対応する位置における構成断面図であ
り、（ｂ）は図１のIIｂ−IIｂ線と対応する位置におけ
る構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線と対
応する位置における構成断面図である。

【図１０】本発明の第２の実施形態に係る半導体記憶装
置の製造方法の工程順の断面構成を示し、（ａ）は図１
のIIａ−IIａ線と対応する位置における構成断面図であ
り、（ｂ）は図１のIIｂ−IIｂ線と対応する位置におけ
る構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線と対
応する位置における構成断面図である。

【図１１】本発明の第３の実施形態に係る半導体記憶装
置の断面構成を示し、（ａ）は図１のIIａ−IIａ線と対
応する位置における構成断面図であり、（ｂ）は図１の
IIｂ−IIｂ線と対応する位置における構成断面図であ
り、（ｃ）は図１のIIｃ−IIｃ線と対応する位置におけ
る構成断面図である。

【図１２】本発明の第３の実施形態に係る半導体記憶装
置の製造方法の工程順の断面構成を示し、（ａ）は図１
のIIａ−IIａ線と対応する位置における構成断面図であ
り、（ｂ）は図１のIIｂ−IIｂ線と対応する位置におけ
る構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線と対
応する位置における構成断面図である。

【図１３】本発明の第３の実施形態に係る半導体記憶装
置の製造方法の工程順の断面構成を示し、（ａ）は図１
のIIａ−IIａ線と対応する位置における構成断面図であ
り、（ｂ）は図１のIIｂ−IIｂ線と対応する位置におけ
る構成断面図であり、（ｃ）は図１のIIｃ−IIｃ線と対
応する位置における構成断面図である。

【図１４】従来のスタックゲート型ＥＥＰＲＯＭ装置か
らなる半導体記憶装置を示す平面図である。

【図１５】従来のスタックゲート型ＥＥＰＲＯＭ装置か
らなる半導体記憶装置の断面構成を示し、（ａ）は図１
４のXVａ−XVａ線における構成断面図であり、（ｂ）は
図１４のXVｂ−XVｂ線における構成断面図であり、
（ｃ）は図１４のXVｃ−XVｃ線における構成断面図であ
る。

【符号の説明】

１ 半導体基板 １ａ 溝部 ２ 素子分離絶縁膜 ３ コントロールゲート電極 ４ フローティングゲート電極 ５ 消去ゲート電極 ６ 第１のゲート絶縁膜 ７ 第１の保護絶縁膜 ８ 第１の絶縁膜 ９ 第２の絶縁膜 １０ 第２のゲート絶縁膜 １１ 容量絶縁膜 １２ トンネル絶縁膜 １３ 不純物拡散領域 １４ 第３の絶縁膜 １５ 第２の保護絶縁膜 １６ 第３の保護絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 倫生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバ イス テクノロジー インコーポレイテッ ド内 Ｆターム(参考） 5F083 EP02 EP13 EP22 EP30 EP55 EP56 ER02 ER18 GA09 JA04 NA01 5F101 BA14 BA29 BA36 BB02 BB09 BC11 BC13

Claims (7)

【特許請求の範囲】
1. 【請求項１】 素子分離絶縁膜によって区画された活性
   領域を有する半導体基板と、 前記半導体基板上に第１のゲート絶縁膜を介して形成さ
   れたコントロールゲート電極と、 前記半導体基板上に形成され、前記半導体基板とは第２
   のゲート絶縁膜を介して対向し、且つ前記コントロール
   ゲート電極とは容量絶縁膜を介して対向するフローティ
   ングゲート電極と、 前記半導体基板の前記素子分離絶縁膜の上に形成され、
   前記フローティングゲート電極とトンネル絶縁膜を介し
   て対向する消去ゲート電極とを備えていることを特徴と
   する半導体記憶装置。
2. 【請求項２】 素子分離絶縁膜によって区画された活性
   領域を有し、該活性領域に溝部が設けられた半導体基板
   と、 前記半導体基板の前記溝部に形成されたソース領域又は
   ドレイン領域となる不純物拡散領域と、 前記半導体基板上に第１のゲート絶縁膜を介して形成さ
   れたコントロールゲート電極と、 前記コントロールゲート電極の上に形成された第１の保
   護絶縁膜と、 前記半導体基板上の前記コントロールゲート電極及び前
   記第１の保護絶縁膜を含む全面に形成された第２のゲー
   ト絶縁膜と、 前記半導体基板上に前記溝部の一方の壁面を跨ぐように
   して形成され、前記半導体基板とは前記第２のゲート絶
   縁膜を介して対向し、且つ前記コントロールゲート電極
   の側面とは容量絶縁膜を介して対向するフローティング
   ゲート電極と、 前記半導体基板の前記素子分離絶縁膜の上に形成され、
   前記フローティングゲート電極とはトンネル絶縁膜を介
   して対向し、且つ前記コントロールゲート電極とは前記
   第１の保護絶縁膜及び前記第２のゲート絶縁膜を介して
   対向する消去ゲート電極とを備えていることを特徴とす
   る半導体記憶装置。
3. 【請求項３】 前記フローティングゲート電極の上に形
   成された第２の保護絶縁膜をさらに備え、 前記トンネル絶縁膜は、前記フローティングゲート電極
   における前記素子分離絶縁膜上に位置する端部及び該端
   部と接続される端面上に形成されていることを特徴とす
   る請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記半導体基板上における前記コントロ
   ールゲート電極及び前記フローティングゲート電極の周
   囲を含む全面に、前記フローティングゲート電極よりも
   その高さ寸法が小さくなるように形成された第３の保護
   絶縁膜をさらに備え、 前記トンネル絶縁膜は、前記フローティングゲート電極
   の上面及び端面上における前記第３の保護絶縁膜よりも
   上側に露出した部分に形成されていることを特徴とする
   請求項２に記載の半導体記憶装置。
5. 【請求項５】 半導体基板に素子分離絶縁膜を形成する
   ことにより活性領域を区画する第１の工程と、 前記半導体基板上に第１のゲート絶縁膜を介して少なく
   とも２つのコントロールゲート電極を形成する第２の工
   程と、 前記コントロールゲート電極上に第１の保護絶縁膜を形
   成する第３の工程と、 前記コントロールゲート電極の側面上に容量絶縁膜を形
   成する第４の工程と、 前記半導体基板の前記活性領における前記コントロール
   ゲート電極同士の間に溝部を形成する第５の工程と、 前記半導体基板上の前記コントロールゲート電極を含む
   全面に第２のゲート絶縁膜を形成する第６の工程と、 前記コントロールゲート電極の両側面上に、前記半導体
   基板の前記溝部の一方の壁面を跨ぐように、前記半導体
   基板とは前記第２のゲート絶縁膜を介して対向し、且つ
   前記コントロールゲート電極とは前記容量絶縁膜を介し
   て対向する導電膜からなるサイドウォールを形成する第
   ７の工程と、 前記半導体基板上における前記サイドウォールの間の領
   域にソース領域又はドレイン領域となる不純物拡散領域
   を形成する第８の工程と、 前記サイドウォールにおける前記コントロールゲート電
   極の一方の側面側を除去して、前記サイドウォールの残
   部からなるフローティングゲート電極を形成する第９の
   工程と、 前記フローティングゲート電極上にトンネル絶縁膜を形
   成する第１０の工程と、 前記素子分離絶縁膜上に前記フローティングゲート電極
   とは前記トンネル絶縁膜を介して対向し、且つ前記コン
   トロールゲート電極とは前記第１の保護絶縁膜及び前記
   第２のゲート電極を介して対向する消去ゲート電極を形
   成する第１１の工程とを備えていることを特徴とする半
   導体記憶装置の製造方法。
6. 【請求項６】 前記第７の工程と前記第８の工程との間
   に、前記サイドウォールを含む前記半導体基板上の全面
   に第２の保護絶縁膜を形成する工程と、 前記第９の工程と前記第１０の工程との間に、前記第２
   の保護絶縁膜の一部を除去して前記フローティングゲー
   ト電極の端部を露出する工程とをさらに備え、 前記第１０の工程における前記トンネル絶縁膜の形成
   は、前記フローティングゲート電極の前記端部及び端面
   上に選択的に行うことを特徴とする請求項５に記載の半
   導体記憶装置の製造方法。
7. 【請求項７】 前記第９の工程と前記第１０の工程との
   間に、前記フローティングゲート電極及び前記コントロ
   ールゲート電極を含む前記半導体基板上の全面に第３の
   保護絶縁膜を堆積し、堆積した第３の保護絶縁膜を前記
   フローティングゲート電極の上部が露出するまで除去す
   る工程をさらに備え、 前記第１０の工程における前記トンネル絶縁膜の形成
   は、前記フローティングゲート電極の上面及び端面にお
   ける前記第３の保護絶縁膜よりも上側に露出した部分に
   選択的に行うことを特徴とする請求項５に記載の半導体
   記憶装置の製造方法。