CN211350659U - 多次可编程存储器的单元结构 - Google Patents

Abstract

本实用新型提供一种多次可编程存储器的单元结构，包括衬底，位于衬底上的浮栅，位于浮栅侧壁的第一侧墙及依次位于浮栅上的SAB薄膜和控制栅，且控制栅和SAB薄膜沿垂直于浮栅厚度方向延伸覆盖部分所述第一侧墙。本实用新型提供的多次可编程存储器的单元结构中所述控制栅通过耦合控制浮栅进行数据的存储与擦除，无需额外的隧穿区域(Tunneling area)，使多次可编程存储器的单元结构的尺寸减小，满足MTP器件的小尺寸化需求。进一步的，所述SAB薄膜和所述控制栅沿垂直于浮栅厚度方向延伸覆盖部分第一侧墙，以减弱或避免刻蚀SAB薄膜时对第一侧墙的破坏，提高多次可编程存储器的性能。

Description

多次可编程存储器的单元结构

技术领域

本实用新型涉及集成电路制造领域，尤其涉及一种多次可编程(MTP)存储器的单元结构。

背景技术

存储器是数字集成电路中重要的组成部分，它更是构建基于微处理器的应用系统不可缺少的一部分。近年来，人们将各种存储器嵌入在处理器内部以提高处理器的集成度与工作效率。

多次可编程(Multi-Time Program Memory，MTP)存储器，相比于单次可编程存储器(One time Program Memory，OTP)来说，具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已逐渐成为个人电脑、电子设备、移动存储等领域所广泛采用的一种存储器器件。

然而，利用传统的方法形成的多次可编程存储器的单元结构的尺寸较大，且性能尚不够理想。

实用新型内容

本实用新型的目的在于提供一种多次可编程存储器的单元结构，减小多次可编程存储器的单元结构的尺寸，提高多次可编程存储器的性能。

为达到上述目的，本实用新型提供一种多次可编程存储器的单元结构，包括：

衬底，

位于所述衬底上的浮栅，位于所述浮栅的侧壁的第一侧墙；以及，

依次位于所述浮栅上的SAB薄膜和控制栅，且所述SAB薄膜和所述控制栅沿垂直于所述浮栅厚度方向延伸覆盖部分所述第一侧墙。

可选的，还包括位于所述衬底上的选择栅，所述选择栅的侧壁形成有第二侧墙。

可选的，所述衬底中形成有源区，所述有源区中形成有源掺杂区和漏掺杂区。

可选的，所述浮栅和所述选择栅位于所述源掺杂区和所述漏掺杂区之间。

可选的，还包括自对准硅化物层，所述自对准硅化物层覆盖所述选择栅、所述控制栅及所述源掺杂区和所述漏掺杂区。

可选的，还包括位于所述自对准硅化物层上并覆盖所述衬底的层间介质层，位于所述层间介质层内且与所述自对准硅化物层连接的导电插塞及位于所述层间介质层上且与所述导电插塞连接的电极结构。

可选的，所述浮栅和所述衬底之间形成有栅氧化层。

可选的，所述SAB薄膜包括在所述浮栅表面依次叠加的氧化层和氮化层。

可选的，所述第一侧墙和所述第二侧墙均具有ONO结构。

综上，本实用新型提供一种多次可编程存储器的单元结构，包括衬底，位于所述衬底上的浮栅，位于所述浮栅侧壁的第一侧墙，以及依次位于所述浮栅上的SAB薄膜和控制栅，且所述控制栅和所述SAB薄膜沿垂直于所述浮栅厚度方向延伸覆盖部分所述第一侧墙。本实用新型提供的多次可编程存储器的单元结构中所述控制栅通过耦合控制浮栅进行数据的存储与擦除，无需额外的隧穿区域(Tunneling area)，使多次可编程存储器的单元结构的尺寸减小，满足MTP器件的小尺寸化需求。进一步的，所述SAB薄膜和所述控制栅沿垂直于所述浮栅厚度方向延伸覆盖部分所述第一侧墙，以减弱或避免刻蚀SAB薄膜时对第一侧墙的破坏，提高多次可编程存储器的性能。

附图说明

图1A为一种多次可编程存储器的单元结构的俯视示意图，图1B为多次可编程存储器单元结构沿图1A中的aa′线的剖面示意图；

图2为本实用新型一实施例提供的多次可编程存储器的单元结构的制作方法的流程图；

图3至图7B为本实用新型一实施例提供的多次可编程存储器的单元结构的制作方法的相应步骤对应的结构示意图；

图7C为本实用新型另一实施例提供的多次可编程存储器的单元结构的俯视示意图；

图8A至图8B为本实用新型一实施例提供的多次可编程存储器的单元结构实现数据写入和擦除的示意图。

其中，附图标记为：

10、20-多次可编程存储器的单元结构；

103、104、105、203、204、205-N+掺杂区；

100、200-衬底；

110、210-浮栅；

120、220-选择栅；

130-隧穿区域；

211-第一侧墙；

221-第二侧墙；

230′-SAB薄膜材料层；

230-SAB薄膜；

231′、231-氧化层；

232′、232-氮化层；

240′-控制栅材料层；

240-控制栅；

250-图案化的光刻胶；

101、201-P阱；

202-栅氧化层；

206-自对准金属硅化物层；

207-层间介质层；

108、208-导电插塞；

113、213-源电极；

114、214-选择信号电极；

115、215-漏电极；

116、216-编程信号电极。

具体实施方式

图1A为一种多次可编程存储器的单元结构的俯视示意图，图1B为多次可编程存储器单元结构沿图1A中的aa′线的剖面示意图。如图1A和图1B所示，多次可编程存储器的单元结构10包括形成于衬底100中的P阱区(P-Well)101，形成于P阱101上的浮栅110(FG)和选择栅120(SG)、所述浮栅110和所述选择栅120两侧的N+掺杂区103、104、105及通过导电插塞108分别与所述浮栅110、选择栅120、N+掺杂区103及N+掺杂区105电连接的编程信号电极116、选择信号电极114、源电极113及漏电极115。对于单层多晶硅栅极(浮栅)结构，通过将电子或空穴注入浮栅110中或擦除电子或空穴来实现MTP单元的编程(PGM)和擦除(ERS)操作，需要额外的隧穿区域(Tunneling area)130来实现上述功能，这将导致多次可编程存储器的单元结构10(1Bit-cell)的尺寸增大(约10-90um²)，不利于实现MTP器件的小尺寸化。

本实用新型的核心思想在于提供一种多次可编程存储器的单元结构，包括衬底，位于所述衬底上的浮栅，位于所述浮栅侧壁的第一侧墙，以及依次位于所述浮栅上的SAB薄膜和控制栅，且沿垂直于所述浮栅厚度方向延伸覆盖部分所述第一侧墙。本实用新型提供的多次可编程存储器的单元结构中所述控制栅通过耦合控制所述浮栅进行数据的存储与擦除，无需额外的隧穿区域(Tunneling area)，使多次可编程存储器的单元结构的尺寸减小，满足MTP器件的小尺寸化需求。进一步的，所述SAB薄膜和所述控制栅沿垂直于所述浮栅厚度方向延伸覆盖部分所述第一侧墙，以减弱或避免刻蚀所述SAB薄膜时对所述第一侧墙的破坏，提高多次可编程存储器的性能。

以下结合附图和具体实施例对本实用新型的多次可编程存储器的单元结构作进一步详细说明。根据下面的说明和附图，本实用新型的优点和特征将更清楚，然而，需说明的是，本实用新型技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。此外，应当容易理解的是，本文中的“在…上”和“于…上”的含义应当采用最广义的方式来解释，使得“在…上”和“于…上”的意思不仅是没有中间特征或中间层的情况下“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思。为便于清楚介绍本实用新型提供多次可编程存储器的单元结构，说明书中图7A和图7C中示出的多次可编程存储器的单元结构的俯视示意图中省略层间介质层，且将被控制栅覆盖的浮栅以虚线示出。

在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本实用新型实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。

图7A为本实施例提供的一种多次可编程存储器的单元结构的俯视示意图；图7B为多次可编程存储器的单元结构沿图7A中的bb′线的剖面示意图。如图7A和图7B所示，本实施例提供的一种多次可编程存储器的单元结构20，包括：衬底200，位于所述衬底200上的浮栅210和选择栅220，位于所述浮栅210侧壁的第一侧墙211，位于所述选择栅220侧壁的第二侧墙221，以及位于所述浮栅210上的SAB薄膜230和控制栅240，所述SAB薄膜230和所述控制栅240沿垂直于所述浮栅210厚度方向延伸覆盖部分所述第一侧墙211。

所述衬底200的材质可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC)，也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。本实施例中所述衬底200采用硅衬底，此处仅为示例，本实用新型并不限于此。较佳的，所述衬底200中具有深阱，例如所述深阱的掺杂类型为P型(P阱201)，此外，所述衬底200中还形成有浅沟槽隔离结构(图中未示出)，通过所述浅沟槽隔离结构定义有源区(Active area，AA)。所述浮栅210和所述选择栅220位于所述有源区AA上，且在所述浮栅210和所述选择栅220的两侧的有源区AA形成N+掺杂区203、204、205。所述浮栅210和所述选择栅220共享所述N+掺杂区204，便于后续说明，示例性的定义所述N+掺杂区203为源极掺杂区，所述N+掺杂区205为漏极掺杂区。

需要说明的是，所述衬底200包括存储单元区和外围电路区，所述浮栅210和所述选择栅220位于所述存储单元区，用于形成存储晶体管和控制所述存储晶体管的高压晶体管，在所述外围电路区上形成有例如电容器等结构。由于本实用新型主要介绍的是多次可编程存储器存储单元区的结构特征，为使图示能清楚的表达本实用新型的核心思想，图中仅以示意图的形成表示了部分多次可编程存储器存储单元区的器件和结构，但这并不代表本实用新型涉及多次可编程存储器单元结构仅包括这些部分，公知的多次可编程存储器单元结构也可包含在其中。关于所述外围电路区中的结构及形成方法与现有工艺相同，在此不作赘述。

所述浮栅210和所述选择栅220与所述衬底200接触的界面通常形成有栅氧化层202，所述栅氧化层202例如为二氧化硅(SiO₂)。所述第一侧墙(Spacer)211和所述第二侧墙221的材料为二氧化硅或氮化硅，厚度为3nm至100nm。例如所述第一侧墙211和所述第二侧墙221均具有ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)结构，即在所述浮栅210和所述选择栅220的侧面依次叠加形成的隔离氧化层、侧墙氮化层以及侧墙氧化层，所述隔离氧化层例如为二氧化硅(SiO₂)，所述侧墙氮化层例如是氮化硅(Si_xN)，所述侧墙氧化层例如是氮氧化硅(SiO_xN_y)或者二氧化硅(SiO₂)。

自对准硅化物区域阻挡(Silicide Area Block，SAB)薄膜230位于所述浮栅210所述和控制栅240之间，作为所述浮栅210和所述控制栅240之间的栅间介质层，所述SAB薄膜230可以为由单一氧化物或氮化物组成的单层结构或由氧化物或氮化物组合的多层结构，例如所述SAB薄膜230包括在所述浮栅210表面依次叠加的氧化层-氮化层-氧化层的三层结构，或所述SAB薄膜230包括在所述浮栅210表面依次叠加的氧化层-氮化层的两层结构。所述SAB薄膜230中的氧化层的材质均为二氧化硅(SiO₂)，氮化层的材质为氮化硅(Si_xN)。所述SAB薄膜230可以利用与所述第一侧墙211和所述第二侧墙221中ONO三层结构相同或相似的材料和工艺制作(但不包括刻蚀形成侧墙的部分)。本实施例中所述SAB薄膜230为两层结构，包括在所述浮栅210表面依次叠加的氧化层231和氮化层232。

如图7B所示，所述SAB薄膜230和所述控制栅240覆盖靠近所述浮栅210一侧的部分所述第一侧墙211，即刻蚀形成所述SAB薄膜230和所述控制栅240时，刻蚀停止在所述第一侧墙211靠近所述浮栅210的一侧(Landing on Spacer)。由于所述SAB薄膜230和所述第一侧墙211的结构组成相似，在刻蚀形成所述SAB薄膜230和所述控制栅240过程中，会破坏所述第一侧墙211的ONO结构，当位于第一侧墙211内侧的隔离氧化层被侧刻蚀，可能会使得所述浮栅210与源/漏极掺杂区接触，造成短路。因此，在刻蚀形成所述SAB薄膜230和所述控制栅240时，使其覆盖所述浮栅210表面沿垂直于所述浮栅厚度方向延伸覆盖部分所述第一侧墙211，减弱或避免刻蚀所述SAB薄膜230时对所述第一侧墙211的破坏，进而避免所述第一侧墙211内层的隔离氧化层因侧刻蚀而损失，提高多次可编程存储器的性能。

如图7A和图7B所示，本实施例提供的多次可编程存储器的单元结构20还包括自对准金属硅化物层206，所述自对准金属硅化物层206覆盖所述选择栅220、所述控制栅240及所述N+掺杂区203、204、205。所述自对准金属硅化物层206例如为硅化钴(CobaltSilicide)、硅化钛(Titanium Silicide)或硅化镍(Nickel Silicide)等具有低电阻且与硅材料附着能力好的金属硅化物。所述自对准金属硅化物层206可作为晶体管的接触结构(Contact)，以将晶体管的源极、漏极和栅极引出。

本实施例提供的多次可编程存储器的单元结构20还包括：位于所述自对准硅化物层206上并覆盖所述衬底200的层间介质层207，位于所述层间介质层207内且与所述自对准硅化物层206连接的导电插塞208，及位于所述层间介质层207上且与所述导电插塞208连接的电极结构。所述电极结构包括源电极213(S/L)、漏电极215(B/L)、选择信号电极214和编程信号电极216，其中，所述源电极213(S/L)、漏电极215(B/L)、选择信号电极214和编程信号电极216通过所述导电插塞208分别与所述N+掺杂区203、所述N+掺杂区205、所述选择栅220及所述控制栅240上的自对准金属硅化物层206连接。

本实施例中所述多次可编程存储器的存储单元区中包含若干上述单元结构20(图中虚线框部分)，所述单元结构20中所述浮栅210和所控制栅240可以独立形成于一有源区AA上。如图7A所示。在本实用新型其他实施例中，所述多次可编程存储器的存储单元区中相邻单元结构20的所述控制栅240可以共用，即所述浮栅210分段(Segmented)位于所述控制栅240下方，如图7C所示。

本实施例提供的多次可编程存储器的单元结构中所述浮栅210作为电子存储层，通过编程，所述控制栅240与所述衬底200之间的电压差足够大时可使沟道中搜集的电子通过隧穿效应进入所述浮栅210，所述控制栅240和所述浮栅210之间的栅介质层(SAB薄膜230)阻止电子通过所述控制栅240流失，进而使电子存储在所述浮栅210。具体的，参考图8A所示，当进行数据写入(PGM)操作时，施加一高正偏压于所述控制栅240，使得电子从所述N+掺杂区203穿过所述栅介质层202而注入所述浮栅210；参考图8B所示，当进行数据擦除(ERS)操作时，施加一高负偏压于所述控制栅240，所述控制栅240通过耦合控制所述浮栅210中的电子的释放，使得所述浮栅210中储存的电子利用福勒诺海(Fowler-Nordheim，简称FN)隧穿效应从所述浮栅210被移除，即完成了MTP器件的单元结构存储数据的擦除。

本实施例提供的多次可编程存储器的单元结构20(图中虚线框部分)包括位于所述衬底200上的选择栅220、浮栅210及位于所述浮栅210上的所述SAB薄膜230和所述控制栅240，所述控制栅240通过耦合控制所述浮栅210进行数据的存储与擦除，无需额外的隧穿区域(Tunneling area)，使多次可编程存储器的单元结构20(1Bit-cell)的尺寸减小(约1-10um²)，满足MTP器件的小尺寸化需求。进一步的，所述控制栅240和所SAB薄膜230沿垂直于所述浮栅厚度方向延伸覆盖部分所述第一侧墙211，以减弱或避免刻蚀所述SAB薄膜时对所述第一侧墙211的破坏，提高多次可编程存储器的性能。

相应的，本实用新型还提供一种多次可编程存储器的单元结构的制作方法，图2为本实施例提供的多次可编程存储器的单元结构的制作方法的流程图，如图2所示，本实施例提供的多次可编程存储器的单元结构的制作方法包括以下步骤：

S01：提供衬底；

S02：在所述衬底上形成浮栅，在所述浮栅的侧壁形成第一侧墙；以及，

S03：在所述浮栅上依次形成SAB薄膜和控制栅，且所述SAB薄膜和所述控制栅沿垂直于所述浮栅厚度方向延伸覆盖部分所述第一侧墙。

图3至图7B为本实施例提供的多次可编程存储器的单元结构的制作方法的相应步骤对应的结构示意图。以下将参考图2和图3至图7B详细说明本实施例提供的多次可编程存储器的单元结构的制作方法。

首先，如图3所示，执行步骤S01，提供衬底200。所述衬底200的材质可以为材料可以为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)或碳化硅(SiC)，也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。本实施例中所述衬底200仅以采用硅衬底为例，此处仅为示例，本实用新型并不限于此。在执行步骤S01时，可以认为在衬底200上还可以完成包括但不限于下列工艺步骤：在所述衬底200上形成有隔离沟道(如浅沟槽隔离结构，STI)，并且在所述衬底200上进行了阱注入(例如P阱201)、其他离子注入及退火等步骤。

接着，继续参考如图3所示，执行步骤S02，在所述衬底200上形成浮栅210，在所述浮栅210的侧壁形成第一侧墙211。在形成浮栅210之前，在所述衬底200上形成栅氧化层202，可以采用热氧化(湿氧化或者干氧化)工艺、原位蒸汽产生工艺(ISSG)、化学气相沉积(CVD)工艺或原子层沉积工艺等工艺在所述衬底200的全局表面上形成栅氧化层202，所述栅氧化层202的材质可以为二氧化硅(SiO₂)、氮氧化硅(SiO_xN_y)或氮化硅(Si_xN)等，厚度可以为2nm～30nm。

在此需要说明的是，上述以及下面即将提到的各层的材料、各层的厚度以及各层的形成方式，仅仅是本实用新型的实施例的一个例子，在不同的情况中可以采用不同的材料、不同的厚度以及不同的形成方式，这些均不应当构成对本实用新型的限制。

所述衬底200上形成栅氧化层202后，在所述栅氧化层202上形成浮栅210和选择栅220。具体的，首先，在所述衬底200上形成栅极材料层，所述栅极材料层的材料可以为多晶硅、金属材料、金属材料化合物或其他合适的材料，然后，在所述栅极材料层上形成图案化的光刻胶层，再以图案化的光刻胶层为掩模对栅极材料层进行刻蚀以形成浮栅210和选择栅220。本实施例中，所述浮栅210和所述选择栅220的材料均为多晶硅，例如可以采用干法刻蚀形成所述浮栅210和所述选择栅220。在本实用新型其他实施例中，所述浮栅210和所述选择栅220的材料也可以不同，也可以采用不同的方法分别形成所述浮栅210和所述选择栅220，在此不做限定。

在所述栅氧化层202上形成浮栅210和选择栅220后，在所述浮栅210和所述选择栅220的侧壁分别形成第一侧墙211和第二侧墙221。所述第一侧墙211和所述第二侧墙221的材料均为氧化硅或氮化硅的一种或其组合，厚度为3nm至100nm。示例性的，所述第一侧墙211和所述第二侧墙221均具有ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)结构，即所述浮栅210和所述选择栅220的侧面依次叠加形成的隔离氧化层、侧墙氮化层以及侧墙氧化层(图中未示出)，所述隔离氧化层靠近所述浮栅210和所述选择栅220，为所述第一侧墙211和所述第二侧墙221的内层，所述隔离氧化层例如为二氧化硅(SiO₂)，所述侧墙氮化层例如是氮化硅(Si_xN)，所述侧墙氧化层例如是氮氧化硅(SiO_xN_y)或者二氧化硅(SiO₂)。示例性的，所述隔离氧化层可以采用等离子体增强化学气相沉积(PECVD)工艺进行沉积，所述侧墙氮化层可以采用低压化学气相沉积(LPCVD)工艺或等离子体增强化学气相沉积(PECVD)工艺等进行沉积，所述侧墙氧化层可以采用常压化学气相沉积(APCVD)工艺、低压化学气相沉积工艺(LPCVD)或等离子体增强化学气相沉积(PECVD)工艺等进行沉积。所述第一侧墙211和所述第二侧墙221的形成还包括通过各向异性刻蚀所述隔离氧化层、侧墙氮化层以及侧墙氧化层。

形成所述第一侧墙211和所述第二侧墙221后，对所述衬底200进行离子注入，在所述浮栅210和所述选择栅220的两侧形成N+掺杂区203、204、205。例如可以采用现有的源漏注入工艺注入例如包括磷(P)离子、砷(As)离子和锑(Sb)离子中的至少一种，并在注入后进行高温退火。所述浮栅210和所述选择栅220共享所述N+掺杂区204，便于后续说明，示例性的定义所述N+掺杂区203为源极掺杂区，所述N+掺杂区205为漏极掺杂区。

接着，如图4至图6所示，执行步骤S03，在所述浮栅210上依次形成SAB薄膜230和控制栅240，所述SAB薄膜230和所述控制栅240覆盖靠近所述浮栅230一侧的部分所述第一侧墙211。具体的，首先，如图4所示，在所述衬底200上依次形成SAB薄膜材料层230′和控制栅材料层240′。本实施例中，所述SAB薄膜材料层230′为由氧化层231′和氮化层232′组成的双层结构，例如，所述氧化层231′的材质均为二氧化硅(SiO₂)，所述氮化层232′的材质为氮化硅(Si_xN)，可以采用低压化学气相沉积法(LPCVD)形成所述氧化层231′，接着以低压化学气相沉积法在氧化层231′上形成所述氮化层232′。在本实用新型其他实施例中所述SAB薄膜材料层230′还可以为氧化层、氮化层和氧化层组成的三层结构。接着，在所述SAB薄膜材料层230′上形成控制栅材料层240′，所述控制栅材料层240′的材料可以为多晶硅、金属材料、金属材料化合物或其他合适的材料。本实施例中，所述浮栅210和所述控制栅240的材料均为多晶硅。

然后，如图5所示，利用SAB掩模(SAB Photo)，在所述控制栅材料层240′表面形成图案化的光刻胶层250，其中，所述图案化的光刻胶层250覆盖所述浮栅210上的所述控制栅材料层240′，并向所述浮栅210两侧的第一侧墙210延伸，避免后续刻蚀所述SAB薄膜材料层时破坏所述第一侧墙211的ONO结构，尤其是避免侧刻蚀破坏位于第一侧墙211内侧的隔离氧化层。接着，以所述图案化的光刻胶层250为掩模，依次刻蚀所述控制栅材料层240′和所述SAB薄膜材料层230′，在所述浮栅210上形成所述SAB薄膜230和所述控制栅240，且所述SAB薄膜230和所述控制栅240沿垂直于所述浮栅210厚度方向延伸覆盖部分所述第一侧墙211，如图6所示。例如可以采用干法刻蚀去除控制栅材料层240′，形成所述控制栅240，再通过湿法刻蚀依次去除所述SAB薄膜材料层230′中的氮化层232′和氧化层231′。如可以先采用磷酸溶液湿法去除所述氮化层232′，再采用氢氟酸溶液湿法去除所述氧化层231′，湿法刻蚀停止在所述第一侧墙211，使刻蚀后形成的所述SAB薄膜230和所述控制栅240覆盖部分所述第一侧墙211，保护所述第一侧墙211中靠近所述浮栅210的隔离氧化层。本实施例中所述SAB薄膜层230中氮化层232的厚度为5nm-10nm，氧化层231为氧化硅层，厚度为5nm-10nm。如图6所示，所述SAB薄膜230和所述控制栅240覆盖所述第一侧墙210的厚度d为20nm-30nm，根据所述第一侧墙211结构的不同，所述SAB薄膜230和所述控制栅240覆盖部分的厚度d也不同。

本实施例提供的多次可编程存储器的单元结构的制作方法还包括：形成自对准金属硅化物层206，所述自对准硅化物层206为金属硅化物(Metal Silicide)，例如硅化钴(Cobalt Silicide)、硅化钛(Titanium Silicide)和硅化镍(Nickel Silicide)。具体请继续参考图7B所示，可以采用自对准金属硅化物工艺，形成自对准金属硅化物206于所述选择栅220、所述控制栅240及所述N+掺杂区203、204、205上，包括以下过程：先形成一金属层(例如包括镍Ni、钴Co、钨W、铂Pt、锰Mn、钛Ti、钽Ta等中的至少一种金属)于所述衬底200上，所述金属层覆盖所述选择栅220、所述控制栅240及所述N+掺杂区203、204、205的表面；然后执行热退火工艺，以使所述金属层中的金属粒子(M)与所述选择栅220、所述控制栅240及所述N+掺杂区203、204、205表面的硅(Si)反应生成自对准金属硅化物(MSi_x)层206。所述自对准金属硅化物层206可以降低所述选择栅220、所述控制栅240及所述N+掺杂区203、204、205与后续形成的导电插塞(Contact)之间的接触电阻，提高器件性能。需要说明的是，在形成所述自对准金属硅化物层206之前还包括图形化所述栅氧化层202，暴露出所述N+掺杂区203、204、205。

之后，请继续参考图7A和图7B所示，本实施例提供的多次可编程存储器的单元结构的制作方法还包括：在所述衬底200上形成层间介质层207，所述层间介质层207例如为二氧化硅层；在所述层间介质层207内形成接触孔，例如可以采用干法刻蚀刻蚀所述层间介质层207，形成暴露出所述N+掺杂区203、所述N+掺杂区205、所述选择栅220及所述控制栅240的接触孔；向所述接触孔内壁填充导电材料，形成导电插塞208，所述导电材料例如是金属钨；在所述层间介质层207上形成金属层，并对所述金属层图形化以形成电极结构。所述电极结构包括源电极213(S/L)、漏电极215(B/L)、选择信号电极214和编程信号电极216，其中，所述源电极213(S/L)、漏电极215(B/L)、选择信号电极214和编程信号电极216通过所述导电插塞208分别与所述N+掺杂区203，N+掺杂区205、所述选择栅220及所述控制栅240上的自对准金属硅化物层206连接。

上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种多次可编程存储器的单元结构，其特征在于，包括：

衬底，

位于所述衬底上的浮栅，位于所述浮栅的侧壁的第一侧墙；以及，

依次位于所述浮栅上的SAB薄膜和控制栅，且所述SAB薄膜和所述控制栅沿垂直于所述浮栅厚度方向延伸覆盖部分所述第一侧墙。

2.根据权利要求1所述的多次可编程存储器的单元结构，其特征在于，还包括位于所述衬底上的选择栅，所述选择栅的侧壁形成有第二侧墙。

3.根据权利要求2所述的多次可编程存储器的单元结构，其特征在于，所述衬底中形成有源区，所述有源区中形成有源掺杂区和漏掺杂区。

4.根据权利要求3所述的多次可编程存储器的单元结构，其特征在于，所述浮栅和所述选择栅位于所述源掺杂区和所述漏掺杂区之间。

5.根据权利要求3所述的多次可编程存储器的单元结构，其特征在于，还包括自对准硅化物层，所述自对准硅化物层覆盖所述选择栅、所述控制栅及所述源掺杂区和所述漏掺杂区。

6.根据权利要求5所述的多次可编程存储器的单元结构，其特征在于，还包括位于所述自对准硅化物层上并覆盖所述衬底的层间介质层，

位于所述层间介质层内且与所述自对准硅化物层连接的导电插塞，

及位于所述层间介质层上且与所述导电插塞连接的电极结构。

7.根据权利要求1所述的多次可编程存储器的单元结构，其特征在于，所述浮栅和所述衬底之间形成有栅氧化层。

8.根据权利要求1所述的多次可编程存储器的单元结构，其特征在于，所述SAB薄膜包括在所述浮栅表面依次叠加的氧化层和氮化层。

9.根据权利要求2所述的多次可编程存储器的单元结构，其特征在于，所述第一侧墙和所述第二侧墙均具有ONO结构。

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