KR100253582B1 - 플레쉬 메모리 소자의 제조방법 - Google Patents

플레쉬 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 플레쉬 메모리 소자의 제조방법에 관한 것으로서, 플루팅 게이트와 선택 게이트의 측벽에 형성되는 셀스페이서를 다결정 실리콘층을 열산화시킨 열산화막과 질화막으로 형성하여 산화막 식각공정시의 질화막 하부의 손상을 방지하고, 셀스페이서 산화막의 두께를 일정하게 하여 소자의 동작 특성을 향상시킬 수 있다.

Description

플레쉬 메모리 소자의 제조방법
본 발명은 플레쉬(Flash)의 제조방법에 관한 것으로서, 특히 플루팅 게이트와 조절게이트의 측벽에 형성되는 셀스페이서를 희생 다결정 실리콘층을 열산화시킨 열산화막과 질화막으로 형성하여 소자 동작의 특성을 향상시킬 수 있는 플레쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로 데이터의 기록 및 소거가 전기적으로 가능한 플레쉬 이.이.피.롬(Electrically Erasable Programmable ROM; 이하 E2PROM이라 칭함)등의 메모리소자를 플레쉬 메모리라 하는데, 상기 플레쉬 메모리중 스택(stack)형 소자는 게이트와 게이트 산화막의 사이에 전하가 축적되는 플루팅 게이트가 개재되어 있어, 게이트전극과 드레인에 정방향의 고전압이 인가되면 드레인 부근에서 고에너지를 갖는 전자들이 발생되며, 상기의 고에너지를 갖는 전자는 핫 케리어 인잭션(hot carrier injection) 효과에 의해 두께가 얇은 게이트 산화막의 포텐셜장벽을 넘어 플루팅 게이트에 주입된다. 상기 플루팅게이트에 주입된 전하량에 따라 트랜지스터의 문턱(threshold) 전압이 변화되어 데이타가 기록된다. 또한 게이트 전극과 드레인에 역방향전압을 인가하면 상기 플루팅 게이트에 주입된 전자들이 반도체 기판으로 F-N 터널링(Fowler-Nordheim tunneling)되어 기억된 데이타가 소거된다.
또한 게이트의 일부가 중첩되는 스플릿형 플레쉬 셀(Split Gate Flash Cell)은 조절게이트에 13V정도의 고전압이 가해지고, 선택 게이트(Select Gate)에 2V이하의 저전압이 인가되며, 드레인에 5V 이하의 중전압이 가해질 때 가장 프로그램 효율이 좋으며 셀 스페이서(Cell Spacer)의 아래 기판 표면즉, 선택채널(Select Channel)과 스택 채널(Stack Channel)에서 고에너지의 전자에 의한 핫 캐리어 인젝션(Hot Carrier Injection)이 일어나 프로그램되는 소자로서, 일반적인 스택형 셀과 달리 전압조건이 다르고 핫 캐리어가 생기는 위치가 다르다.
이러한 플레쉬 메모리는 기록 및 소거가 진행되는 플루팅 채널상의 게이트 산화막이 전하의 터널링이 가능하도록 충분히 얇게 형성되어야 하며, 트랜지스터의 펀치스루나 문턱전압 등의 특성도 고려되어야 한다.
제1a도 내지 제1c도는 종래 기술의 일실시예를 따른 플레쉬 메모리의 제조 공정도로서, 스플릿(split) 게이트형 플레쉬 메모리의 예이다.
먼저, p형 반도체기판(11)의 양측 표면에 N+형의 소오스/드레인영역(12)을 형성하고, 반도체기판(11)상에 순차적으로 적층되어있는 터널 산화막(13)과, 플루팅 게이트가 되는 제1다결정 실리콘층(14) 패턴, 층간절연막(15) 패턴, 조절게이트가 되는 제2다결정 실리콘층(16) 패턴 및 산화막(17) 패턴을 형성한 후, 상기 구조의 전표면에 셀스페이서용 산화막(18)과 셀스페이서용 질화막(19)을 각각 200~500Å 정도의 두께로 화학기상증착(Chemical Vapor Deposition: 이하 CVD라 칭함) 방법으로 형성한다.(제1a도 참조)
그다음 상기 선택 트랜지스터측(a)의 셀스페이서용 질화막(19)을 노출시키는 감광막 패턴(20)을 형성하고, 노출된 셀스페이서용 질화막(19)과 셀스페이서용 산화막(18)을 이방성식각하여 상기 패턴들의 측벽에 셀스페이서(21)를 형성한 후, (제1b도 참조), 감광막 패턴(20)을 제거하고, 게이트 산화막(22)과 선택게이트가 되는 제3다결정 실리콘층(23) 패턴을 형성한다.(제1c도 참조)
상기와 같이 질화막과 산화막으로된 셀스페이서를 구비하는 종래의 플레쉬 메모리 소자에서 셀스페이서는 선택 트랜지스터(a)와 스택 트랜지스터(b)의 인버션층(invertion layer)를 분리하여 열전자를 발생시켜 제2다결정 실리콘층의 플루팅 게이트에 전자를 저장-프로그램-하고, 제1, 제2 및 제3다결정 실리콘층을 절연하는 역할을 하는데, 게이트산화막 성장전의 산화막 제거 공정시 질화막 하부의 산화막이 함께 식각되어 셀스페이서의 절연성이 떨어져 소자의 신뢰성을 저하시키는 문제점이 있어 다른 방법으로 셀스페이서를 형성하기도 한다.
제2도는 종래기술의 다른 실시예에 따른 플레쉬 메모리 소자의 단면도이다.
먼저, 제1a도의 공정을 진행하고, 제1다결정 실리콘층(14) 패턴, 층간절연막(15) 패턴, 제2다결정 실리콘층(16) 패턴 및 산화막(17) 패턴을 형성한 후, 상기 구조의 전표면에 형성되는 셀스페이서용 산화막(18)을 열산화 방법으로 형성하고, 셀스페이서용 질화막(19)을 형성한다.
이는 열산화막이 CVD 산화막 보다 식각 속도가 느린 점을 이용하는 것인데, 이는 층간절연막의 측벽에는 산화막이 원활하게 형성되지 않아 산화막의 구조가 취약해지고, 제1 및 제2다결정 실리콘층의 도핑정도에 따라 열산화막의 두께가 달라져 소자의 동작 특성이 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 셀스페이서를 희생 다결정 실리콘층을 산화시키는 방법을 이용하여 산화막의 식각에 의한 손상을 방지하고, 산화막의 두께를 균일하게하여 소자의 동작 특성을 향상시킬 수 있는 플레쉬 메모리 소자의 제조방법을 제공함에 있다.
제1a도 내지 제1c도는 종래 기술의 일실시예에 따른 플레쉬 메모리 소자의 제조 공정도.
제2도는 종래기술의 다른 실시예에 따른 플레쉬 메모리 소자의 단면도.
제3a도 내지 제3d도는 본 발명에 따른 플레쉬 메모리 소자의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 소오스/드레인 영역
13 : 터널 산화막 14 : 제1다결정실리콘층
15 : 층간절연막 16 : 제2다결정실리콘층
17 : 산화막 18 : 셀스페이서용 산화막
19 : 셀스페이서용 질화막 20 : 감광막 패턴
21 : 셀스페이서 22 : 게이트 산화막
23 : 제3다결정실리콘층 25 : 희생다결정 실리콘층
26 : 열산화막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리 소자의 제조방법의 특징은, 스택형 플레쉬 메모리 소자의 제조방법에 있어서, 반도체기판 상에 터널 게이트산화막과 플루팅 게이트전극, 층간절연막, 조절게이트전극 및 산화막 패턴이 순차적으로 형성되어 있는 적층구조를 형성하는 공정과, 상기 구조의 전표면에 희생다결정실리콘층을 형성하는 공정과, 상기 희생다결정실리콘층을 열산화시켜 열산화막을 형성하는 공정과, 상기 열산화막 상에 질화막을 형성하는 공정과, 상기 적층구조의 일측을 노출시키는 셀스페이서 마스크를 식각마스크로 상기 질화막과 열산화막을 식각하여 상기 적층구조 일측 측벽에 셀스페이서를 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 플레쉬 메모리 소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제3a도 내지 제3d도는 본 발명에 따른 플레쉬 메모리 소자의 제조 공정도이다.
먼저, 제1도전형, 예를 들어 p형 반도체기판(11)의 양측 표면에 제2도전형, 예를 들어 N+형의 소오스/드레인영역(12)을 형성하고, 반도체기판(11)상에 순차적으로 적층되어있는 터널 산화막(13)과, 플루팅 게이트가 되는 제1다결정 실리콘층(14) 패턴, 층간절연막(15) 패턴, 조절게이트가 되는 제2다결정 실리콘층(16) 패턴 및 산화막(17) 패턴을 적층 및 사진 식각방법으로 형성한다.(제3a도 참조)
그다음 상기 구조의 전표면에 희생 다결정 실리콘층(25)을 형성한다. 이때 상기 희생 다결정 실리콘층(25)은 열산화후의 두께가 200~500Å 정도되는 얇은 두께로 형성하여야 하므로, 얇은 두께로 형성하기에 적합하고, 산화되기 쉽도록 이온주입보다는 인-시튜(in-situ) 도핑을 이용하는 것이 바람직하다.(제3b도 참조)
그후, 상기 희생 다결정 실리콘층(25)을 열산화시켜 열산화막(26)을 형성하고, 상기 열산화막(26)상에 셀스페이서용 질화막(19)을 CVD 방법으로 200~500Å 두께 형성한다.(제3c도 참조)
그다음 상기 선택 트랜지스터측(a)의 셀스페이서용 질화막(19)을 노출시키는 감광막 패턴(20)을 형성하고, 노출된 셀스페이서용 질화막(19)과 열산화막(26)을 이방성식각하여 상기 패턴들의 측벽에 셀스페이서용 질화막(19)과 열산화막(26)으로 구성되는 셀스페이서(21)를 형성한다.(제3d도 참조)
그후, 도시되어 있지는 않으나, 상기 감광막 패턴(20)을 제거하고, 게이트 산화막과 선택게이트를 형성하여 플레쉬 메모리 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플레쉬 메모리 소자의 제조방법은 플루팅 게이트와 선택 게이트의 측벽에 형성되는 셀스페이서를 다결정 실리콘층을 열산화시킨 열산화막과 질화막으로 형성하여 산화막 식각공정시의 질화막 하부의 손상을 방지하고, 셀스페이서 산화막의 두께를 일정하게 하여 데이터 제입력등과 같은 소자의 동작 특성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 스택형 플레쉬 메모리 소자의 제조방법에 있어서, 반도체기판 상에 터널 게이트산화막과 플루팅 게이트전극, 층간절연막, 조절게이트전극 및 산화막 패턴이 순차적으로 형성되어 있는 적층구조를 형성하는 공정과, 상기 구조의 전표면에 희생다결정실리콘층을 형성하는 공정과, 상기 희생다결정실리콘층을 열산화시켜 열산화막을 형성하는 공정과, 상기 열산화막 상에 질화막을 형성하는 공정과, 상기 적층구조의 일측을 노출시키는 셀스페이서 마스크를 식각마스크로 상기 질화막과 열산화막을 식각하여 상기 적층구조 일측 측벽에 셀스페이서를 형성하는 공정을 구비하는 플레쉬 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 열산화막과 질화막을 각각 300~500Å의 두께로 형성하는 것을 특징으로하는 플레쉬 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 희생다결정실리콘층은 산화공정을 용이하게 하기 위하여 인-시튜(In-Situ)도핑방식으로 증착하는 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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JPH05251712A (ja) * 1992-03-09 1993-09-28 Nec Corp 不揮発性半導体記憶装置の製造方法

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