KR100275816B1 - 플레쉬 메모리 및 그 제조방법 - Google Patents
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Abstract
본 발명은 플레쉬메모리 및 그 제조 방법에 관한 것으로, 반도체기판의 표면에 매립 드레인과 트랜치를 형성하고, 상기 트랜치 저면의 반도체기판에 소오스 및 선택채널을 형성하였다. 또한 상기 트랜치의 측벽에 스페이서 형상의 수직한 플루팅게이트들을 설치한 후, 조절게이트를 형성하였으므로, 데이터의 기록 및 소거는 플루팅 게이트 및 조절게이트와 접한 게이트절연막 및 플루팅게이트의 모서리를 통하여 진행되며, 선택채널에 의해 문턱전압이 조절되므로 과잉소거를 방지할 수 있음은 물론, 트랜치 상하의 반도체기판을 사용하고, 스페이서 형상의 플루팅 게이트를 형성하므로 소자의 크기가 작아져 고집적화를 실현할 수 있다.
Description
제1도는 종래의 적층 구조의 플레쉬메모리를 도시한 단면도.
제2도는 종래의 스플릿 게이트구조의 플레쉬메모리를 도시한 단면도.
제3a도 내지 제3i도는 본 발명의 실시 예에 의한 플레쉬메모리를 도시한 단면도.
제3a도는 드레인접합을 위하여 N 형의 고농도이온을 주입한 단면도.
제3b도는 BN 산화막을 성장시킨 것을 도시한 단면도.
제3c도는 BN 산화막 밑으로 트랜치를 형성한 것을 도시한 단면도.
제3d도는 트랜치 형성 후에 플루팅게이트 형성을 위한 다결정실리콘층을 증착한 것을 도시한 단면도.
제3e도는 스페이서 형태의 수직한 플루팅게이트를 형성한 단면도.
제3f도는 선택채널을 형성하기 위한 이온을 주입한 것을 도시한 단면도.
제3g도는 소오스를 형성한 것을 도시한 단면도.
제3i도는 플루팅게이트와 조절게이트간의 국부적인 소거영역을 형성한 것을 도시한 단면도.
제4a도 및 제4b도는 본 발명의 실시 예에 의한 플레쉬메모리의 데이터기록 및 소거 동작을 설명하기 위한 개략도.
제4a도는 메모리의 저장시의 전자의 이동을 도시한 것을 도시한 단면도.
제4b도는 메모리의 소거시의 전자의 이동을 도시한 것을 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 감광막 2 : 산화막
3 : 질화막 4, 30 : 플레쉬메모리의 드레인
5 : BN 산화막 6 : 트랜치
7 : 게이트산화막 8 : 제1다결정실리콘층
9 : 선택채널 10, 60 : 플레쉬메모리의 소오스
11 : 선택 게이트산화막 12 : N-영역
13, 70 : 층간 산화막 14, 40 : 조절게이트
15, 80 : 국부적 소거영역 20, 50 : 플루팅게이트
100 : 기판
본 발명은 플레쉬(Flash) 메모리 및 그 제조방법에 관한 것으로서, 특히 반도체 기판 상에 일정간격으로 트랜치들을 형성하고, 상기 트랜치의 측벽에 스페이서 형상의 플루팅(floating) 게이트들을 형성한 후, 트랜치 저면의 반도체기판과 반도체기판의 최상부에 각각 소오스 및 드레인을 형성하여 신뢰성이 높고 고집적화 할 수 있는 플레쉬메모리 및 그 제조 방법에 관한 것이다.
일반적으로 데이터의 기록 및 소거가 전기적으로 가능한 메모리소자를 플레쉬메모리 또는 플레쉬 이.이.피.롬(Electrically Erasable Programmable ROM; 이하 E2PROM이라 칭함)이라 한다. 이러한 플레쉬 E2PROM은 게이트와 게이트 산화막의 사이에 전하가 축적되는 플루팅 게이트가 개재되어 있어, 게이트전극과 드레인에 정방향의 고전압이 인가되면 드레인 부근에서 고에너지를 갖는 전자들이 발생되며, 상기의 고에너지 전자는 두께가 얇은 게이트 산화막의 포텐셜장벽을 넘어 플루팅 게이트에 주입된다(hot carrier injection).
상기 플루팅게이트에 주입된 전하량에 따라 트랜지스터의 문턱(threshold) 전압이 변화되어 데이터가 기록된다. 또한 역방향전압을 게이트와 드레인에 인가하면 상기 플루팅 게이트에 주입된 전자들이 반도체기판으로 F-N 터널링(Fowler-Nordheim tunneling)하여 기억된 데이터가 소거된다.
이러한 플레쉬메모리는 기록 및 소거가 진행되는 플루팅 게이트 하부의 게이트 산화막이 전하의 터널링이 가능하도록 충분히 얇게 형성되어야 하며, 트랜지스터의 펀치스루 전압이나 문턱전압 등의 특성도 고려되어야 한다.
제1도는 종래 기술에 따른 플레쉬메모리의 일실시예의 단면도로서, 스택(stacked) 게이트형 플레쉬메모리의 예이다.
먼저, P형 반도체기판(100)의 표면에 N+형의 소오스(10) 및 드레인(4)이 형성되어 있으며, 상기 반도체기판(100)의 표면에 터널 산화막이 되는 게이트 절연막(7)이 도포되어 있다. 이때 상기 소오스(10)의 하부에는 접합 파괴 전압을 높이기 위한 디.디.디(double diffused drain; DDD) 구조의 N-영역(12)이 형성되어 있다. 또한 상기 소오스(10) 및 드레인(4) 사이의 게이트 산화막(7) 상부에 다결정실리콘으로 된 플루팅 게이트(20)와, 조절 게이트(14)가 형성되어 있으며, 상기 플루팅 게이트(20)와 조절 게이트(14)의 사이에 산화막으로된 층간 절연막(13)이 개재되어 있다.
상기와 같은 스택 게이트형 플레쉬메모리는 전하가 축적되는 플루팅 게이트(20)와 전압이 인가되는 조절 게이트(14)가 서로 중첩되어 있어 소자의 크기가 작아 고집적화에 유리한 장점이 있다.
그러나 게이트 절연막(7)을 통하여 데이터의 기록 및 소거가 진행되므로 그 두께가 충분히 얇아야 하는데, 이로 인하여 데이터 소거시 문턱전압이 너무 낮아져 오동작되는 과잉소거가 발생되는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 제2도에 도시되어 있는 바와 같은, 스프릿(split) 게이트형 플레쉬메모리가 제안되어 있다.
먼저, N+형 소오스(10) 및 드레인(4)이 형성되어 있는 P형 반도체기판(100)상에 좌우측 두께가 다른 산화막으로된 게이트 절연막(7)이 형성되어 있고, 그 상부에 드레인(4)측으로 치우쳐 있는 플루팅 게이트(20)와, 산화막으로된 층간 절연막(13) 및 조절 게이트(14)가 순차적으로 형성되어 있다. 이때 상기 소오스(10)측 반도체기판(100)에 문턱전압 조절을 위하여 P-형 선택 채널(9)이 형성되어 있다.
상기와 같은 스프릿 게이트형 플레쉬메모리는 플루팅 게이트(20)와 조절게이트(14)가 일측이 중첩되어 있는 구조로서, 데이터의 기록 및 소거 시에는 플루팅 게이트(20) 하부의 얇은 게이트 산화막(7)이 사용되며, 소자 동작 시에는 선택채널(9) 상부의 두꺼운 게이트 절연막(7)이 사용되고, 선택채널(9)에 의해 문턱전압이 조절되어 과잉소거를 방지할 수 있는 장점이 있다. 그러나 스택 게이트형 플레쉬메모리에 비해 소자의 크기가 증가되어 고집적화가 어려운 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 수직구조의 스프릿 게이트형 플레쉬메모리에 관한 기술로서, 반도체기판에 트랜치를 형성하고, 상기 트랜치 내외 측의 반도체기판에 소오스 및 드레인을 형성하며, 상기 트랜치의 측벽에 스페이서 형상의 플루팅 게이트를 형성하여 과잉소거를 방지함과 동시에 소자의 크기를 감소시켜 고집적화를 실현할 수 있는 플레쉬메모리 및 그 제조방법의 제공에 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 플레쉬메모리의 특징은, 반도체기판상의 드레인 상에 열산화에 의해 형성되어 버즈빅 형상의 에지를 갖는 BN 산화막과, 상기 BN 산화막 양측의 반도체기판에 형성되어 있고, BN 산화막 밑으로 언더컷이 지도록 형성되어 있는 트랜치와, 상기 BN 산화막 하부의 반도체기판 상면에 형성되어있는 드레인과, 상기 트랜치의 측벽에 다결정실리콘 에치백 공정으로 BN 산화막 밑의 계면을 따라 형성되어 날카로운 모서리를 가지는 스페이서 형태의 플루팅 게이트들과, 상기 트랜치 저면의 반도체기판 일측에 형성되어있는 소오스와, 상기 플루팅게이트의 표면과 트랜치 저면의 반도체기판 표면에 열산화 방법으로 형성되어 있어 플루팅 게이트 표면에서 반도체기판 표면 보다 상대적으로 두껍게 성장되어 있는 층간산화막과, 상기 플루팅 게이트와 소오스 및 드레인과 중첩되는 부분을 갖도록 형성되어 있는 조절게이트를 구비하여 상기 날카로운 모서리를 가진 플루팅게이트와 조절게이트간의 국부적인 소거영역을 구비함에 있다.
또한, 다른 목적을 달성하기 위한 본 발명에 따른 플레쉬메모리 제조방법의 특징은, 반도체기판에서 드레인으로 예정되어있는 부분을 노출시키는 순차적으로 적층되어있는 산화막 및 질화막 패턴을 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어있는 반도체기판 상에 드레인을 형성하는 공정과, 상기 노출되어 있는 반도체기판 표면을 열산화시켜 버즈빅 형상의 에지를 갖는 BN 산화막을 형성하고 상기 질화막 및 산화막 패턴을 제거하는 공정과, 상기 BN 산화막에 의해 노출되어 있는 반도체기판을 식각하여 트랜치를 형성하되, 상기 BN 산화막의 에지 하부로 언더컷이 지도록 형성하는 공정과, 상기 트랜치 표면의 반도체기판 표면에 게이트산화막을 형성하는 공정과, 상기 구조의 전표면에 다결정실리콘층을 도포하고, 이를 전면 이방성 식각하여 상기 BN 산화막 에지 밑으로 트랜치 계면을 따라 날카로운 모서리를 가지는 스페이서 형태의 플루팅게이트를 형성하는 공정과, 상기 트랜치 저면의 반도체기판 일측에 소자의 소오스를 형성하는 공정과, 상기 노출되어있는 플루팅 게이트와 트랜치 저면의 반도체기판을 열산화시켜 각각 층간 산화막과, 선택 게이트산화막을 형성하는 공정과, 상기 플루팅 게이트와 소오스 및 드레인과 중첩되는 부분을 갖도록 형성되어 있는 조절게이트를 형성하여 상기 날카로운 모서리를 가진 플루팅게이트와 조절게이트간의 국부적인 소거영역을 형성하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 플레쉬메모리 및 그 제조방법에 대하여 상세히 설명하기로 한다.
제3a도 내지 제3i도는 본 발명의 실시 예에 의한 플레쉬메모리의 제조 공정을 도시한 단면도이다.
제3a도는 반도체기판(100) 상에 드레인(4) 접합을 위한 N형 의 고농도 이온을 주입한 것을 도시한 단면도이다.
상기 이온주입은 제1산화막(2)과 질화막(3)이 적층된 반도체기판 위에 감광막(1)을 도포한 후에 마스크를 이용하여 소자의 드레인(4) 형성지역을 확정하고 식각공정으로 산화막(2)과 질화막(3)을 제거한 후에 고농도의 N 형 이온을 주입한 것이다.
여기서, 드레인 밑에 고농도의 P 형 불순물이온을 주입하므로 써 채널 핫 전자의 발생을 용이하게 하여 프로그램효과를 높일 수 있다.
제3b도는 상기 감광막(1) 패턴을 제거하고, 수직분리 및 자기정렬적인 다결정실리콘 식각을 위해, 노출되어 있는 반도체기판(100) 표면을 산화시켜 BN 산화막(5)을 성정시킨 단면도이다. 상기 BN 산화막(5)은 열산화에 의해 형성되어 버즈빅 형상의 에지를 갖는다.
제3c도는 BN 산화막(5) 양측의 반도체기판(100)에 트랜치(6)를 형성한 후의 단면도이다.
상기 트랜치(6)는 질화막(3)을 제거하고 BN 산화막(5)을 마스크로 이용하여 수직한 소자가 형성될 지역에 높은 선택비를 갖는 습식방법의 등방성 기판식각공정을 사용하여 자기정렬형 트랜치(6)를 형성하였다. 이때 상기 트랜치(6)는 BN 산화막(5)의 에지 부분까지도 언더컷이 지도록 형성된다.
제3d도는 상기 트랜치(6)를 형성한 후에, 게이트산화막(7)을 성장시키고 제1다결정실리콘(8)을 형성한 것을 도시한 단면도이다.
상기 제1다결정실리콘(8)은 화학기상증착 방법으로 전체구조상부에 플루팅게이트(20)의 두께를 고려하여 증착한 것이다.
제3e도는 상기 제1다결정실리콘(8)을 전면 이방성 식각하여, 스페이서 형태의 수직한 플루팅게이트(20)를 형성한 단면도이다.
상기 플루팅게이트(20)는 자기정합적 이방성 식각으로 BN 산화막(5) 밑에서 트랜치(6) 계면을 따라 날카로운 모서리(15)를 가진다.
제3f도는 선택채널(9)을 형성하기 위하여 이온 주입한 것을 도시한 단면도이다.
상기 선택채널(9)을 형성하므로 써 문턱전압을 조절하여 데이터의 과잉소거문제를 방지할 수 있다.
제3g는 감광막 ( 도시 안됨 ) 을 도포한 후에 마스크를 이용하여 소자의 소오스(10) 형성지역을 확정한 다음, 고농도의 이온주입공정으로 소오스(10)를 형성하고 감광막을 제거한 단면도이다.
제3h도는 상기 플루팅게이트(20)를 분리시키는 층간산화막(13)과 선택 게이트산화막(11)을 동시에 성장하면, 기판 위의 산화막성장에 비하여 다결정실리콘위에서의 산화막 성장속도가 빨라서 층간산화막(13)이 선택 게이트산화막(11)보다 상대적으로 두껍게 성장된 상태의 단면도이다.
제3i도는 조절게이트(14)로 사용되는 제2다결정실리콘 패턴으로 형성하여 날카로운 모서리(15)를 가진 플루팅게이트(20)와 조절게이트(14)간의 국부적인 소거영역(15)을 형성한 단면도로서 본 발명에 의한 플레쉬메모리를 도시한다.
특히, 제4a도 및 제4b도는 기록 및 소거시의 프로그램동작특성을 도시한 단면도이다.
제4a도는 메모리의 기억시의 전자의 이동을 도시한 단면도로서, 소자의 드레인(30)에 약 5 내지 7 볼트 정도의 전압을 인가한 후에 조절게이트(40)에 12 볼트이상의 고전압을 가하여 드레인(30) 부근에서의 채널 핫 전자 ( channel hot electron ) 을 발생시켜 플로팅게이트(50)에 전자를 저장한다.
제4b도는 기억된 메모리를 소거할 때의 전자이동을 도시한 단면도로서, 기판(100)과 소오스(60) 및 드레인(30)를 접지시킨 후에 조절게이트(40) 단자에는 약 12볼트이상의 고전압을 가하여 층간산화막(70)부위, 특히 날카로운 플루팅게이트 모서리(80)에 국부적인 높은 전기장이 형성되면서 F-N 터널링 메카니즘(fowler-nordheim tunneling mechanism)에 의해 플루팅게이트(50)에 저장되었던 전자가 제거된다.
이상, 제3a도 내지 제4도에서 설명한 본 발명의 플레쉬메모리는 반도체기판의 표면에 매립 드레인과 트랜치를 형성하고, 상기 트랜치 저면의 반도체기판에 소오스 및 선택채널을 형성한다. 또한 상기 트랜치의 측벽에 스페이서 형상의 수직한 플루팅게이트들을 설치한 후, 조절게이트를 형성하였으므로, 데이터의 기록 및 소거는 플루팅 게이트 및 조절게이트와 접한 게이트절연막 및 플루팅게이트의 날카로운 모서리를 통하여 진행되며, 선택채널에 의해 문턱전압이 조절되므로 과잉소거를 방지할 수 있음은 물론, 트랜치 상하의 반도체기판을 사용하고, 스페이서 형상의 플루팅 게이트를 형성하므로 소자의 크기가 작아져 고집적화를 실현할 수 있다.
Claims (5)
- 플레쉬메모리에 있어서, 반도체기판상의 드레인 상에 열산화에 의해 형성되어 버즈빅 형상의 에지를 갖는 BN 산화막과, 상기 BN 산화막 양측의 반도체기판에 형성되어 있고, BN 산화막 밑으로 언더컷이 지도록 형성되어 있는 트랜치와, 상기 BN 산화막 하부의 반도체기판 상면에 형성되어있는 드레인과, 상기 트랜치의 측벽에 다결정실리콘 에치백 공정으로 BN 산화막 밑의 계면을 따라 형성되어 날카로운 모서리를 가지는 스페이서 형태의 플루팅 게이트들과, 상기 트랜치 저면의 반도체기판 일측에 형성되어있는 소오스와, 상기 플루팅게이트의 표면과 트랜치 저면의 반도체기판 표면에 열산화 방법으로 형성되어 있어 플루팅 게이트 표면에서 반도체기판 표면 보다 상대적으로 두껍게 성장되어 있는 층간산화막과, 상기 플루팅 게이트와 소오스 및 드레인과 중첩되는 부분을 갖도록 형성되어있는 조절게이트를 구비하여 상기 날카로운 모서리를 가진 플루팅게이트와 조절게이트간의 국부적인 소거영역을 구비하는 플레쉬메모리.
- 제1항에 있어서, 상기 드레인접합 형성 시에 채널 핫 전자의 발생을 용이하게 하여 프로그램 효과를 높이기 위하여 고농도의 P 형 이온을 주입하는 것을 특징으로 하는 플레쉬메모리.
- 플레쉬메모리의 제조 방법에 있어서, 반도체기판에서 드레인으로 예정되어있는 부분을 노출시키는 순차적으로 적층되어있는 산화막 및 질화막 패턴을 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어있는 반도체기판 상에 드레인을 형성하는 공정과, 상기 노출되어 있는 반도체기판 표면을 열산화시켜 버즈빅 형상의 에지를 갖는 BN 산화막을 형성하고 상기 질화막 및 산화막 패턴을 제거하는 공정과, 상기 BN 산화막에 의해 노출되어 있는 반도체기판을 식각하여 트랜치를 형성하되, 상기 BN 산화막의 에지 하부로 언더컷이 지도록 형성하는 공정과, 상기 트랜치 표면의 반도체기판 표면에 게이트산화막을 형성하는 공정과, 상기 구조의 전표면에 다결정실리콘층을 도포하고, 이를 전면 이방성 식각하여 상기 BN 산화막 에지 밑으로 트랜치 계면을 따라 날카로운 모서리를 가지는 스페이서 형태의 플루팅게이트를 형성하는 공정과, 상기 트랜치 저면의 반도체기판 일측에 소자의 소오스를 형성하는 공정과, 상기 노출되어있는 플루팅 게이트와 트랜치 저면의 반도체기판을 열산화시켜 각각 층간 산화막과, 선택 게이트산화막을 형성하는 공정과, 상기 플루팅 게이트와 소오스 및 드레인과 중첩되는 부분을 갖도록 형성되어있는 조절게이트를 형성하여 상기 날카로운 모서리를 가진 플루팅게이트와 조절게이트간의 국부적인 소거영역을 형성하는 것을 특징으로하는 플레쉬메모리의 제조방법.
- 제3항에 있어서, 반도체기판과 소오스가 서로 반대의 도전형인 것을 특징으로 하는 플레쉬메모리의 제조방법.
- 제3항에 있어서, 상기 드레인접합 형성 시에 채널 핫 전자의 발생을 용이하게 프로그램 효과를 높이기 위하여 고농도의 P 형 이온을 주입하는 것을 특징으로 하는 플레쉬메모리의 제조방법.
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| KR100929422B1 (ko) * | 2002-10-01 | 2009-12-03 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| KR100711519B1 (ko) * | 2005-08-19 | 2007-04-27 | 삼성전자주식회사 | 고농도로 도핑된 실리콘 박막의 형성 방법 및 이를 이용한비휘발성 메모리 장치의 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142680A (ja) * | 1986-12-05 | 1988-06-15 | Fuji Xerox Co Ltd | 半導体記憶装置及びその製造方法 |
| US5135879A (en) * | 1985-03-26 | 1992-08-04 | Texas Instruments Incorporated | Method of fabricating a high density EPROM cell on a trench wall |
-
1993
- 1993-10-27 KR KR1019930022477A patent/KR100275816B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5135879A (en) * | 1985-03-26 | 1992-08-04 | Texas Instruments Incorporated | Method of fabricating a high density EPROM cell on a trench wall |
| JPS63142680A (ja) * | 1986-12-05 | 1988-06-15 | Fuji Xerox Co Ltd | 半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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