JPS63142680A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置およびその製造方法に係り、特
に紫外線消去型の電気的書き込み可能な読み出し専用の
半導体記憶装置およびその製造方法に関する。

〔従来の技術〕

紫外線消去型の電気的書込み可能な読み出し専用の半導
体記憶装置は従来より種々の電気的制御装置あるいは電
子計算機等の記憶装置として用いられている。この電気
的書込み可能な読み出し専用の半導体記憶装置は、ＭＯ
３技術を用いたちので、記憶装置に形成されるＭＯ３Ｉ
−ランジスタは、絶縁物の中に形成された例えば多結晶
シリコンから成るフローティング・ゲートを有し、この
フローティング・ゲートの上に書込み用の第２ゲートを
有しているものが一般的である（例えば第４図参照）。

第４図において４１はソース、ドレインを含む半導体基
板であり、該基板を熱酸化して作成する厚い素子分離膜
４３上の絶縁体層４４中にフローティング・ゲート４５
と第２ゲート（コントロール・ゲート）４８をオーバー
ラツプさせて半導体記憶装置とするものである。

このような構造では広い素子分離膜とその上に形成さる
フローティング・ゲートを必要とし、半導体記憶装置の
集積度を上げる際に横方向の長さの縮小に対して縦方向
の長さの縮小が困難となり、記憶装置の微細化の障害に
なっていた。

そこでフローティング・ゲートを第２ゲートの横に配置
し、このような欠点を除いた半導体記憶装置が提案され
ている（例えば１９８５１ＥＥＥ　、ＩＥＤＭ８５−　
ｐ６３５〜６３８参照）。第５図はこの例であり、図に
おいて５１は基板であり、ゲートＩＩ化膜５３を介して
多結晶シリコンの第２ゲート（コントロール・ゲート）
５８および多結晶シリコンのフローティング・ゲート５
５が形成されている。

また基板には不純物領域５６．５６が設けられておリソ
ース、ドレインとして働く。このような構造にすること
により縦方向の寸法の縮小が可能となり必要な特性の記
憶装置の設計が容易となる。

〔発明が解決しようとする問題点〕

ところがこのような記憶装置では、各フローティング・
ゲートをそれぞれ別々に作るためその製造効率が必ずし
も高いものではなく、また集積度もそれ程高くないとい
う問題点を有していた。したがって本発明の目的は半導
体基板の縦、横両方向に対して微細化高集積化が可能な
半導体記憶装置の構造とその製法を提供するものである
。

〔問題点を解決するための手段および作用〕本発明では
半導体基板に溝を設け、この溝の側壁に素子分離絶縁膜
を介してフローティング・ゲートと第２ゲートとをオー
バーラツプさせたものを形成することを特徴とする。

本発明の構造にすることにより、従来半導体基板を熱酸
化して作成する厚い素子分離股上で作成していたフロー
ティング・ゲートと第２ゲートのオーバーランプ部分を
溝の側壁で形成するため、広い面積を占め装置の微細化
の障害となっていた素子分離膜を作成する必要がなく装
置の微細化高集積化を可能とする。

〔実施例〕

本発明の一実施例を第１図および第２図により、説明す
る。

第１図（ａ）は本発明の一実施例の半導体記憶装置の平
面図であり、第１図（ｂ）は第１図（ａ）のＡ−Ａ　′
線に沿った断面図であり、第２図はこの半導体記憶装置
の製造方法を示す図である。

第１図は、例えばｐ型シリコン基板１にｎ型の第１拡散
層２、例えば酸化シリコンから成る絶縁体層３が形成さ
れており、この基板１には溝が形成され各々の溝の中に
例えば酸化シリコンから成る絶縁体層４を介して例えば
多結晶シリコンがら成るフローティング・ゲート５、該
フローティング・ゲート５上を覆うように例えば酸化シ
リコンから成る絶縁体層７、例えば多結晶シリコンから
成る第２ゲート８等が形成される。この第２ゲート８は
この半導体記憶装置のワードライン（アドレス）として
働く。また溝の底部に位置するｐ型半導体基板１には第
１拡散層２とともにこの半導体記憶装置のＭＯＳトラン
ジスタのソースあるいはドレインとして働く、例えばｎ
型の第２拡散層６が形成されている。これらの各素子領
域が第１図（ａ）に示すように規則的に配置されて半導
体記憶装置となる。なお第１図（ａ）における９は各素
子領域を分離するための例えばｐ型不純物注入領域を示
す。

ここでゲート８のうちの１ケを選択し、第１拡散層２と
第２拡散層６を１ケづつ選択することでただ１つの半導
体記憶装置が選ばれることになる（例えば第１図の矢印
−を参照）。

メモリセルとしての動作は第１図（ｂ）の点線で囲まれ
た領域Ａで行われる。まず書込み動作は第２ゲート８−
１を高電圧、例えば１８Ｖ程度に上げ、書込むべきフロ
ーティング・ゲート５−１の左側の第２拡散層６−１を
適当な電位、例えば８■程度に電圧を設定しその他の第
２拡散層１６はフローティングとする。また書込むべき
フローティング・ゲート５−１の右側の第１拡散Ｎ２−
１の電位を０■とし、その他の第１拡散層２はフローテ
ィングとする。

この操作でただ１つの半導体記憶装置が選択されて電子
がフローティング・ゲート５−１に注入され書込み状態
となる。この書込まれた電子の量を情報とする。

次に読み出し動作は第２ゲート８を１本選択し、これを
例えば５■に電圧を設定し、読み出すべき半導体記憶装
置の左側の第２拡散層６をデータ線として選び、約２Ｖ
程度の電圧をかけその他の第２拡散層６を非選択とする
。そして読み出すべき半導体記憶装置の右側の第１拡散
層２を０■とし、その他の第１拡散層２をフローティン
グとする。

この操作によってただ１つの記憶装置が選択され、フロ
ーティング・ゲート５に電子が注入されている量による
電流量変化を選択した第２拡散層６を通して情報として
得る。

またフローティング・ゲート５に注入された電子の消去
（即ち書込まれた情報の消去）は紫外線のエネルギーを
用いて行うことができる。

次にこのような半導体記憶装置の製造方法を第２図によ
って説明する。

まずｐ型シリコン基板１にｎ型不純物である砒素（Ａ、
）を注入してｎ型の第１拡散層２を形成した後熱酸化ま
たはＣＶＤ法によって堆積させた酸化シリコンから成る
絶縁体層３を形成する（第２図（ａ）参照）。

次に異方性エツチングによって該基板１に溝１０を形成
しく第２図（ｂ）参照）その溝の周辺部のシリコン基板
の露出部に熱酸化によって酸化シリコンから成る絶縁体
層４（これがゲート絶縁膜となる）を成長させる（第２
図（ｃ）参照）。

この溝を含むシリコン基板１の全面にＣＶＤ法によって
等方向に多結晶シリコン５を堆積させ（第２図（ｄ）参
照）、更にこの多結晶シリコン層５′に異方性エツチン
グを施すとその加工特性によりシリコン基板ｌに形成し
た溝の側壁部にのみ多結晶シリコンＮ５が残る。これが
フローティング・ゲートとして用いられる（第２図（ｅ
）参照）。

次にこの多結晶シリコン層５の形状を利用し自己整合的
にｎ型不純物を注入して第２拡散層６を形成する（第２
図（ｆ）参照）。

第１図（ａ）の平面図に示す如く、溝の側壁に形成した
多結晶シリコン層５を素子毎に分離すべく、フローティ
ング・ゲートとなる多結晶シリコン層５の一部即ちｐ型
不純物注入予定領域９′をレジストを用いた異方性エツ
チングにより除去してｐ型不純物注入領域９を形成する
（第２図（ｇ）参照、ただし、第２図（ｇ）および（ｉ
）は第１図（ａ）のＢ−Ｂ　′断面図の一部である）。

次にシリコン基板１の熱酸化あるいは絶縁物（誘電率の
高い、例えば窒化シリコンが好ましい）をＣＶＤ法によ
って堆積して絶縁体層７を堆積後、ＣＶＤ法により多結
晶シリコン８′を堆積し、それを第２ゲート８とするべ
くエツチングによって一部を除去して第２ゲート８を形
成する（第１図（ａ）および第２図（ｈ）参照）。

この多結晶シリコンから成る第２ゲート８を遮蔽物とし
てｐ型不純物であるホウ素（Ｂ）を注入してｐ型不純物
領域９を形成する（第２図（ｉ）参照）。

以上によって本発明の半導体記憶装置は形成される。

第３図は本発明の他の実施例を示す。

この実施例では各々の第２拡散層６をコンタクト１１に
よって縦方向に形成したアルミニウム配線１０によって
接続し、データ線として用いた例である。

動作説明は第３図の矢印−のついた半導体記憶装置につ
いて行う。

書込み動作においては選択されるべきフローティング・
ゲート５の上を通っている第２ゲート８−１を例えば１
５Ｖ程度の高電圧に昇圧させ、その他の第２ゲート８は
０■とし、アルミ線１２をただ１本選択しそれを例えば
８■程度に昇圧させてその他はＯＶとする。また第１拡
散層２は常に０■としておく。

結果として、ただ１つの半導体記憶装置が選択されてフ
ローティング・ゲート５−１に電子が注入され、書込み
動作状態となる。

読み出し動作においては選択されるべき半導体記憶装置
のフローティング・ゲート５の上を通る第２ゲート８を
５■に昇圧させ、その他のゲート８は０■とし、アルミ
配線１本だけ選択する。また第１拡散Ｎ２は常に０■と
しておく。

結果としてただ１つの半導体記憶装置が選択されて、フ
ローティング・ゲート５に注入されている電子の量によ
って変化する電流量を情報とじて得られ、読み出し動作
状態となる。

なお前記実施例では、第２ゲート８を多結晶シリコンに
よって形成するものについて説明したが、第２ゲート８
の材料はこれに限られるものではなく、タンタル（Ｔａ
）、チタン（Ｔｉ）、タングステン（Ｗ）等の高融点金
属およびそれらを利用したシリサイドまたは多結晶シリ
コンの上にシリサイドを多重に形成したポリサイド等の
高温に耐える材料を使用することができる。

また前記実施例では紫外線消去型の電気的書込み可能な
半導体記憶装置（いわゆるＥＰＲＯＭ）の例について説
明したが、第１図の絶縁膜４をトンネルオキサイドまた
はトンネル電流を流すことのできる絶縁材料（例えばシ
リコン、リンチ、オキサイド）に置き換えることによっ
て電気的消去型電気的書込み可能な半導体記憶装置（い
わゆるＥＥＰＲＯＭ）へも応用可能である。

〔発明の効果〕

本発明の構成にすることにより半導体基板中に形成され
た溝の側壁においてフローティング・ゲートと第２ゲー
トのオーバーラツプを行うため広い面積を必要としてい
た素子間分離絶縁膜も必要でなくなり、縦方向にも横方
向にも集積度の高い微細な構造の半導体記憶装置を得る
ことができる。

【図面の簡単な説明】

第１図、第２図は本発明の一実施例を示す説明図、第３
図は本発明の他の実施例を示す平面図、第４図、第５図
は従来例の説明図である。 １−・−ツリコン基板、　　　２・−第１拡散層、３．
４−絶縁体層、　　５・−・多結晶シリコン層、６−第
２拡散層、　　　７−絶縁体層、８−多結晶シリコン層
　９・・−ｐ型不純物注入領域、１０・・・溝、　　　
　　　　１１・−コンタクト、１２−・−アルミ配線。 特許出願人　　富士ゼロックス株式会社代理人弁理士　
　　山　谷　晧　榮 第１図 第２図（そのｌ） 第２図（そｎ２）

Claims (4)

【特許請求の範囲】
1. （１）ゲート酸化膜により囲まれたフローティング・ゲ
   ートを有し、その上部表面に第２ゲートを有する絶縁ゲ
   ート型電界効果トランジスタを含む半導体記憶装置にお
   いて、該電界効果トランジスタのフローティング・ゲー
   トを半導体基板に加工形成した溝の中に設け、その上部
   に絶縁物を介して第２ゲートを設けたことを特徴とする
   半導体記憶装置。
2. （２）前記基板内に形成される各素子間の分離を不純物
   注入領域によって行うことを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。
3. （３）前記半導体記憶装置のデータ線が不純物拡散層に
   よって構成されることを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。
4. （４）半導体基板に異方性エッチングにより溝を形成し
   、絶縁膜を介して半導体基板全体に多結晶シリコンを堆
   積させた後、該多結晶シリコンを異方性エッチングによ
   りエッチングし溝の側壁部にフローティング・ゲートを
   形成することを特徴とする半導体記憶装置の製造方法。