JPH1174490A - 半導体メモリデバイスの製造方法 - Google Patents

半導体メモリデバイスの製造方法

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JPH1174490A
JPH1174490A JP10177496A JP17749698A JPH1174490A JP H1174490 A JPH1174490 A JP H1174490A JP 10177496 A JP10177496 A JP 10177496A JP 17749698 A JP17749698 A JP 17749698A JP H1174490 A JPH1174490 A JP H1174490A
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JP
Japan
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memory cell
cell
material layer
conductive material
polysilicon
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Pending
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JP10177496A
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English (en)
Inventor
Roberta Bottini
ボッティーニ ロベルタ
Libera Giovanna Dalla
ダーラ リベラ ジオヴァンナ
Bruno Vajana
ヴァジャナ ブルーノ
Federico Pio
ピオ フェデリコ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

(57)【要約】 【課題】 記憶メモリセルと、記憶情報の外部からの読
出しを阻止するようシールドされたシールドメモリセル
とを具える半導体メモリデバイスの簡単な製造方法を提
供することにある。 【解決手段】 第１導電材料層(12)及び第２導電材料層
(17)にそれぞれ形成した互いに重畳された第１ゲート電
極(21)及び第２ゲート電極(23)を有するＭＯＳトランジ
スタ(19)を具える少なくとも１つの第１のメモリセル(1
8)と、記憶された情報を外部からアクセスすることがで
きないようにシールド材料の層(32)によりシールドされ
た少なくとも１つの第２のメモリセル(1) を同一の半導
体材料チップ内に形成する。第２のメモリセル(1) は第
１導電材料層(12)から前記第１のメモリセル(18)の第１
ゲート電極(21)と同時に形成したフローティングゲート
電極(4) を有するＭＯＳトランジスタ(2) で構成し、前
記シールド材料層(32)は前記第２導電材料層(17)から形
成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多数の記憶メモリ
セルと保存情報記憶用シールドメモリセルとを具える半
導体メモリデバイスを製造する方法に関するものであ
る。
【０００２】
【従来の技術】いくつかの用途においては、半導体メモ
リデバイスのセルに記憶された情報の少なくとも一部分
を外部から容易にアクセスし得ないようにして記憶情報
のセキュリティを高めることが望まれている。これは、
例えばスマートカードに埋設されたメモリの場合であ
り、このために適切なシールド層を設ける必要がある。
【０００３】特に、ＥＰＲＯＭ，フラッシュＥＥＰＲＯ
Ｍ又はＥＥＰＲＯＭデバイスのような電気的にプログラ
ム可能な不揮発性半導体メモリデバイスの場合には、メ
モリマトリクス又は保存情報を記憶すべきマトリクス部
分のシールドは、一般に金属層を遮蔽すべき表面の上に
形成して外部からの侵入を阻止することにより得てい
る。
【０００４】このような金属層は、相互接続を形成する
のに必要な金属層ではなく、追加の金属層であり、メモ
リデバイスのコスト及び製造時間を著しく増大する。
【０００５】また、ＥＰＲＯＭ，フラッシュＥＥＰＲＯ
Ｍ又はＥＥＰＲＯＭセルのような電気的にプログラム可
能な不揮発性半導体メモリセルは単一レベルのポリシリ
コン（ＳＰ）又は２重レベルのポリシリコン（ＤＰ）で
形成しうることも既知である。
【０００６】単一ポリシリコンレベルの電気的にプログ
ラム可能な不揮発性メモリセルの一例は、フローティン
グゲートを有するセンストランジスタとマトリクスのセ
ル群内のプログラムすべきセルを選択する選択トランジ
スタとを具える単一ポリシリコンレベルＦＬＯＴＯＸ
ＥＥＰＲＯＭメモリセルである。センストランジスタの
フローティングゲートはこのトランジスタの制御ゲート
を形成するＮ＋拡散領域に容量結合する。センストラン
ジスタのフローティングゲートと選択トランジスタのゲ
ートは同一の唯一のポリシリコン層に形成する。このセ
ルは、更に、センストランジスタのフローティングゲー
トとドレインとの間の一部分に、セルの書込み及び消去
中に電子を通すトンネル酸化膜を具える。
【０００７】単一ポリシリコンレベルＥＥＰＲＯＭセル
の例は、本出願人に係る欧州特許出願Ｎｏ．ＥＰ−Ａ−
０４７１１３１に開示されており、その内容が本明細書
にも含まれているものとする。
【０００８】２重ポリシリコンレベルの電気的にプログ
ラム可能な不揮発性メモリセルの一例は２重ポリシリコ
ンレベルＦＬＯＴＯＸ ＥＥＰＲＯＭメモリセルであっ
て、既知のように、フローティングゲートトランジスタ
とマトリクスのセル群内のプログラムすべきセルを選択
する選択トランジスタとを具える。フローティングゲー
トトランジスタのゲートはフローティングゲートと、そ
の上に酸化膜を介挿して絶縁配置された制御ゲートとを
具える。両ゲートはそれぞれ２つの異なるポリシリコン
層に形成する。
【０００９】単一ポリシリコンレベルセルは２重ポリシ
リコンレベルセルより簡単な製造工程で製造することが
できるが、単一ポリシリコンレベルセルでは制御ゲート
とフローティングゲートを重畳して形成する代わりに並
べて形成する必要があるため、単一ポリシリコンレベル
セルは２重ポリシリコンレベルセルの少なくとも２倍の
面積を占める。
【００１０】高い集積密度が必要とされる用途には２重
ポリシリコンレベルセルの方が好適であること明らかで
ある。
【００１１】
【発明が解決しようとする課題】本発明の目的は、記憶
メモリセルと、記憶情報の外部からの読出しを阻止する
よう遮蔽されたシールドメモリセルとを具える半導体メ
モリデバイスを、上述した既知の製造方法の欠点に影響
されずに製造しうる製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、この目的のた
めに、第１及び第２の導電材料層にそれぞれ形成された
互いに重畳された第１ゲート電極及び第２ゲート電極を
有するＭＯＳトランジスタを具える少なくとも１つの第
１のメモリセルと、記憶された情報を外部からアクセス
することができないようにシールド材料層により遮蔽さ
れた少なくとも１つの第２のメモリセルとを同一の半導
体材料チップ内に形成する半導体メモリデバイスの製造
において、前記第２のメモリセルは、前記第１の導電材
料層から前記第１メモリセルの第１ゲート電極と同時に
形成したフローティングゲート電極を有するＭＯＳトラ
ンジスタを具え、且つ前記シールド材料層は前記第２の
導電材料層から形成することを特徴とする。
【００１３】本発明方法によれば、記憶メモリセルとシ
ールドメモリセルの両方を具える半導体メモリデバイス
を、シールド層を形成するために追加の製造工程を必要
とすることなく製造することができる。実際上、シール
ドは記憶メモリセルの制御ゲートを形成する第２の導電
材料層を用いて形成するのが有利である。
【００１４】
【発明の実施の形態】本発明の特徴は、図面を参照して
以下に記載する本発明の一実施例の詳細な説明から明ら
かになるが、本発明はこれに限定されるものではない。
【００１５】図１〜図３は、フローティングゲートトセ
ンストランジスタ２とメモリセルマトリクスのセル群内
のプログラムすべきセルを選択する選択トランジスタ３
を具える単一ポリシリコンレベル（ＳＰ）ＦＬＯＴＯＸ
ＥＥＰＲＯＭメモリセルを示す。トランジスタ２のフ
ローティングゲート４をＰ形基板５からゲート酸化膜６
により絶縁するとともに、トランジスタ２のソース及び
ドレイン領域７、８を基板５内のＮ形イオン注入により
形成する。選択トランジスタ３はチャネル領域で分離さ
れたＮ形ソース領域９及びドレイン領域１０を具え、チ
ャネル領域の上にゲート酸化膜６０を介挿してゲート電
極１１を設ける。センストランジスタ２のフローティン
グゲート４と選択トランジスタ３のゲート１１は第１ポ
リシリコン層１２に形成する。トランジスタ２のフロー
ティングゲート４は基板５内に形成されたＮ＋拡散領域
１３の上に重畳し、これと容量結合させ、この拡散領域
１３の上に、セルの書込み及び消去動作中電子を通す領
域を形成するトンネル酸化膜という薄い酸化膜１４を設
ける。
【００１６】センストランジスタ２のフローティングゲ
ート４は制御ゲートを形成するＮ＋拡散領域１５とも容
量結合し、この拡散領域の上にはトンネル酸化膜１４よ
り厚い酸化層１６０を設ける。
【００１７】セル１の全表面上に中間誘電体層１６を形
成し、次にセル全体を第２ポリシリコン層１７で被覆す
るとともに、必要に応じシリサイドの層２９で被覆し
て、セル１に記憶された情報を外部からアクセス不能に
するシールド３２を形成する。図１に、シールド３２を
設ける領域を一点鎖線で示す。
【００１８】図４及び図５は、同一のＰ形基板５内に形
成されたフローティングゲートトランジスタ１９とメモ
リセルマトリクスのセル群内のプログラムすべきセルを
選択する選択トランジスタ２０を具える２重ポリシリコ
ンレベル（ＤＰ）ＦＬＯＴＯＸ ＥＥＰＲＯＭメモリセ
ル１８を示す。
【００１９】第１レベルのポリシリコン１２に形成され
るフローティングゲート２１は、セル１８の書込み及び
消去動作中電子を通す薄いトンネル酸化膜部分２２を有
するゲート酸化膜６００の上に形成する。第２レベルの
ポリシリコン１７からなる制御ゲート２３をフローティ
ングゲート２１の上に、中間誘電体層１６を介挿して絶
縁配置する。
【００２０】ソース及びドレイン領域２５、２４を基板
５内のＮ形ドーパントの注入により形成する。同様にＮ
＋領域２６０をドレイン領域２４に、トンネル酸化膜２
２の下まで延在するよう形成する。
【００２１】選択トランジスタ２０はトランジスタ１９
のドレイン領域２４と一致するＮ形ソース領域と、Ｐ形
基板５内に形成されたドレイン領域２５’とを具える。
ドレイン領域２５’とソース領域２４との間の基板５の
領域がトランジスタ１９のチャネル領域を形成し、その
上に（ゲート酸化膜６００’を介挿して）ゲート電極が
絶縁配置される。慣例の如く、このゲート電極は中間誘
電体層１６が介挿された第１及び第２レベルのポリシリ
コン１２、１７にそれぞれ形成された互いに重畳された
２つのポリシリコン電極２６、２７を具える。電極２
６、２７はマトリクスの図示されてない部分で電気的に
短絡される（短絡２重ポリシリコン又は”ＤＰＣ
Ｃ”）。
【００２２】図６〜図１３を参照して単一ポリシリコン
レベルメモリセル１と２重ポリシリコンレベルメモリセ
ル１８を同時に製造する本発明方法の製造工程を説明す
る。
【００２３】ＳＰ ＥＥＰＲＯＭセル１の制御ゲートを
形成するＮ＋拡散領域１５及びＤＰＥＥＰＲＯＭセル１
８のＮ＋領域２６０を形成する製造工程は従来どおりで
あるので詳細な説明は省略する。
【００２４】基板５の上に、セル１及び１８のトランジ
スタのゲート酸化膜６、６０、６００及び６００’及び
回路（図示せず）のトランジスタの酸化膜を形成するゲ
ート酸化膜７０を成長させる。次に、慣例のフォトリソ
グラフィ技術を用いて酸化膜７０を選択的に除去し、セ
ル１及び１８のトランジスタ２及び１９のトンネル酸化
膜１４、２２を成長させる（図６）。
【００２５】次の製造工程において、第１レベルのポリ
シリコン１２を堆積し、イオン注入によりドーピングす
る（図７）。
【００２６】図８に示すように、フォトレジスト層２８
の堆積及びその選択的エッチングを行うフォトリソグラ
フィ技術を用いて、セル１のセンストランジスタ２のフ
ローティングゲート４及び選択トランジスタ３のゲート
１１を第１レベルのポリシリコン１２に画成する。第１
レベルのポリシリコンはセル１８の上部から除去しない
（図９）。
【００２７】更に、図９を参照して説明すると、次の製
造工程において、フォトレジスト層２８を用いてＮ−イ
オン注入を行ってセル１のセンストランジスタ２の接続
領域及び選択トランジスタ３のソース及びドレイン領域
９及び１０を形成する。特に、この工程は既知の低ドー
プドレイン（ＬＤＤ）技術に従って行って低ドーピング
濃度の領域を得ることができる。
【００２８】次に中間誘電体層１６をセル１及び１８の
全表面上に形成する（図１０）。慣例の如く、層１６は
回路のトランジスタを形成する領域からは除去する。
【００２９】次に第２レベルのポリシリコン１７を堆積
する。好ましくは、この第２レベルのポリシリコンの全
面上にシリサイドの層２９を形成する（図１１）。
【００３０】更に図１１を参照して説明すると、別のフ
ォトレジスト層３０を堆積し、この層３０を選択的に除
去して層２９及び１７のエッチング用マスクを形成す
る。このようにして、ＳＰ ＥＥＰＲＯＭセル１のシー
ルド３２及びセル１８の制御ゲート２３を画成する。シ
ールド３２のレイアウトは、セル１のドレイン及びソー
ス接点を形成すべき区域を露出したまま残せば、必要に
応じて任意に設計することができること明らかである。
【００３１】好適実施例では、シールド３２を低抵抗率
のラインと接触させ、バイアスしてマトリクス内の容量
結合を減少させることができる。
【００３２】図１２に示すように、層３０とその上の層
３１の２重のフォトレジスト層からなるマスクを用い
て、中間誘電体層１６、第１レベルのポリシリコン１２
及びゲート酸化膜７０を選択的にエッチングしてセル１
８のトランジスタ１９及び２０のゲートを形成する（図
１３）。
【００３３】後続の製造工程において、慣例の如く、ス
ペーサ３２の形成、セル１８のドレイン２４及びソース
２５、２５’のイオン注入、接点の形成し、金属化ライ
ンの形成及びマトリクス全体の最終的なパッシベーショ
ンを行う。
【００３４】以上の説明においては、２重ポリシリコン
レベルＥＥＰＲＯＭセルは多量のデータを記憶するため
に使用され、単一ポリシリコンレベルＥＥＰＲＯＭセル
は保存情報を記憶するために使用されるものとした。
【００３５】しかし、本発明は、一般的には、２重ポリ
シリコンレベルの電気的にプログラム可能な不揮発性メ
モリセル（ＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ又はＥ
ＥＰＲＯＭの何れか）と、単一ポリシリコンレベルの電
気的にプログラム可能な不揮発性メモリセル（（ＥＰＲ
ＯＭ、フラッシュＥＥＰＲＯＭ又はＥＥＰＲＯＭの何れ
か）とを同一の半導体チップ内に集積し、後者のメモリ
セルの上に第２レベルのポリシリコンによりシールドを
形成してこのメモリセルに記憶された情報を外部からア
クセスし得ないようにしたメモリデバイスを得るもので
ある。上述した製造方法は種々の変更が等業者に容易で
あり、例えば、２重ポリシリコンレベルセルと単一ポリ
シリコンレベルセルがともにＥＰＲＯＭセルの場合に
は、酸化膜７０の選択的エッチング及びトンネル酸化膜
１４、２２の成長が不要であるとともに、トンネル酸化
膜の下に不純物注入によりＮ＋領域１３、２６０を形成
する必要がない。
【００３６】こうして、２重ポリシリコンレベル記憶メ
モリセルと単一ポリシリコンレベルシールドメモリセル
とを具える半導体メモリデバイスの製造において、シー
ルドを２重ポリシリコンレベルセルの形成のために設け
る第２レベルのポリシリコンにより形成する半導体メモ
リデバイスの製造方法が得られる。
【図面の簡単な説明】
【図１】単一ポリシリコンレベルＥＥＰＲＯＭメモリセ
ルの上面図である。
【図２】図１のII-II 線上の単一ポリシリコンレベルＥ
ＥＰＲＯＭメモリセルの断面図である。
【図３】図１のIII-III 線上の単一ポリシリコンレベル
ＥＥＰＲＯＭメモリセルの断面図である。
【図４】２重ポリシリコンレベルＥＥＰＲＯＭメモリセ
ルの上面図である。
【図５】図４のV-V 線上の２重ポリシリコンレベルＥＥ
ＰＲＯＭメモリセルの断面図である。
【図６】２重ポリシリコンレベルＥＥＰＲＯＭセルと、
第２レベルのポリシリコンによりシールドされた単一ポ
リシリコンＥＥＰＲＯＭセルを同時に形成する本発明方
法の一製造工程を示す断面図である。
【図７】本発明方法の次の製造工程を示す断面図であ
る。
【図８】本発明方法の次の製造工程を示す断面図であ
る。
【図９】本発明方法の次の製造工程を示す断面図であ
る。
【図１０】本発明方法の次の製造工程を示す断面図であ
る。
【図１１】本発明方法の次の製造工程を示す断面図であ
る。
【図１２】本発明方法の次の製造工程を示す断面図であ
る。
【図１３】本発明方法の次の製造工程を示す断面図であ
る。
【符号の説明】
１ 単一ポリシリコンレベルＦＬＯＴＯＸ ＥＥＰＲＯ
Ｍメモリセル ２ フローティングゲートトランジスタ ３ 選択トランジスタ ４ フローティングゲート ５ Ｐ形基板 ６ ゲート酸化膜 ７ Ｎ形ソース領域 ８ Ｎ形ドレイン領域 ９ Ｎ形ソース領域 １０ Ｎ形ドレイン領域 １１ ゲート電極 １２ 第１ポリシリコン層 １３ Ｎ＋拡散領域 １４ トンネル酸化膜 １５ 制御ゲート １６ 中間誘電体層 １７ 第２ポリシリコン層 ３２ シールド １８ ２重ポリシリコンレベルＦＬＯＴＯＸ ＥＥＰＲ
ＯＭメモリセル １９ フローティングゲートトランジスタ ２０ 選択トランジスタ ２１ フローティングゲート ２２ トンネル酸化膜 ２３ 制御ゲート ２４ Ｎ形ドレイン／ソース領域 ２５ Ｎ形ソース領域 ２５’ドレイン領域 ２６、２７ ゲート電極 ２６０ Ｎ＋拡散領域
フロントページの続き (72)発明者 ブルーノ ヴァジャナ イタリア国 ベルガモ 24100 ヴィア ベリーニ 39 (72)発明者 フェデリコ ピオ イタリア国 ミラノ 20047 ブルゲリオ ヴィア ヴォルトゥルノ 80

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 第１導電材料層(12)及び第２導電材料層
    (17)にそれぞれ形成した互いに重畳された第１ゲート電
    極(21)及び第２ゲート電極(23)を有するＭＯＳトランジ
    スタ(19)を具える少なくとも１つの第１のメモリセル(1
    8)と、記憶された情報を外部からアクセスすることがで
    きないようにシールド材料の層(32)によりシールドされ
    た少なくとも１つの第２のメモリセル(1) を同一の半導
    体材料チップ内に形成する半導体メモリデバイスの製造
    において、 前記第２のメモリセル(1) は前記第１導電材料層(12)か
    ら前記第１のメモリセル(18)の第１ゲート電極(21)と同
    時に形成したフローティングゲート電極(4) を有するＭ
    ＯＳトランジスタ(2) を具え、且つ前記シールド材料層
    (32)は前記第２導電材料層(17)から形成することを特徴
    とする半導体メモリデバイスの製造方法。
  2. 【請求項２】 前記第１(12)及び第２導電材料層(17)は
    ポリシリコン層であることを特徴とする請求項１記載の
    製造方法。
  3. 【請求項３】 前記第１のセル(18)は２重ポリシリコン
    レベルＥＰＲＯＭメモリセルであることを特徴とする請
    求項２記載の製造方法。
  4. 【請求項４】 前記第１のセル(18)は２重ポリシリコン
    レベルフラッシュＥＥＰＲＯＭメモリセルであることを
    特徴とする請求項２記載の製造方法。
  5. 【請求項５】 前記第１のセル(18)は２重ポリシリコン
    レベルＥＥＰＲＯＭメモリセルであることを特徴とする
    請求項２記載の製造方法。
  6. 【請求項６】 前記第２のセル(1) は単一ポリシリコン
    レベルＥＰＲＯＭメモリセルであることを特徴とする請
    求項３〜５の何れかに記載の製造方法。
  7. 【請求項７】 前記第２のセル(1) は単一ポリシリコン
    レベルフラッシュＥＥＰＲＯＭメモリセルであることを
    特徴とする請求項３〜５の何れかに記載の製造方法。
  8. 【請求項８】 前記第２のセル(1) は単一ポリシリコン
    レベルＥＥＰＲＯＭメモリセルであることを特徴とする
    請求項３〜５の何れかに記載の製造方法。
  9. 【請求項９】 前記シールド材料層(32)は不定の形状を
    有することを特徴とする請求項１〜８の何れかに記載の
    製造方法。
  10. 【請求項１０】 前記シールド材料層(32)を低抵抗ライ
    ンと接触させ、これによりバイアスすることを特徴とす
    る請求項１〜９記載の製造方法。
  11. 【請求項１１】 第１導電材料層(12)及び第２導電材料
    層(17)にそれぞれ形成した互いに重畳された第１ゲート
    電極(21)及び第２ゲート電極(23)を有するＭＯＳトラン
    ジスタ(19)を具える少なくとも１つの第１のメモリセル
    (18)と、記憶情報を外部からアクセスすることができな
    いようにシールド材料の層(32)によりシールドされた少
    なくとも１つの第２のメモリセル(1) を同一の半導体材
    料チップ内に形成してなる半導体メモリデバイスにおい
    て、 前記第２のメモリセル(1) が前記第１導電材料層(12)か
    ら前記第１のメモリセル(18)の第１ゲート電極(21)と同
    時に形成したフローティングゲート電極(4) を有するＭ
    ＯＳトランジスタ(2) を具え、且つ前記シールド材料層
    (32)が前記第２導電材料層(17)により形成されているこ
    とを特徴とする半導体メモリデバイス。
JP10177496A 1997-07-03 1998-06-24 半導体メモリデバイスの製造方法 Pending JPH1174490A (ja)

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EP97830334A EP0889520B1 (en) 1997-07-03 1997-07-03 Method of fabrication a non-volatile semiconductor memory device with shielded single polysilicon gate memory part
IT97830334:5 1997-07-03

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