JPH08213572A - 不揮発性半導体装置およびその製造方法 - Google Patents

不揮発性半導体装置およびその製造方法

Info

Publication number
JPH08213572A
JPH08213572A JP7281999A JP28199995A JPH08213572A JP H08213572 A JPH08213572 A JP H08213572A JP 7281999 A JP7281999 A JP 7281999A JP 28199995 A JP28199995 A JP 28199995A JP H08213572 A JPH08213572 A JP H08213572A
Authority
JP
Japan
Prior art keywords
memory cell
gate
insulating film
floating gate
different
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7281999A
Other languages
English (en)
Inventor
Nobuyoshi Takeuchi
信善 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Engineering Corp
Original Assignee
NKK Corp
Nippon Kokan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NKK Corp, Nippon Kokan Ltd filed Critical NKK Corp
Priority to JP7281999A priority Critical patent/JPH08213572A/ja
Publication of JPH08213572A publication Critical patent/JPH08213572A/ja
Priority to US08/859,775 priority patent/US5793078A/en
Priority to US08/889,192 priority patent/US5953610A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】異なる機能を支障なく発揮できる不揮発性半導
体メモリ装置およびその製造方法を提供する。 【解決手段】メモリセルアレイは第１ブロックおよび第
２ブロックに分割されている。第１ブロックの第１型メ
モリセル１４において、フローティングゲート２６の上
に設けられたキャップ２８は短く、第１型メモリセル１
４のゲートカップル比は小さく、マスクＲＯＭ的な特性
を有する。一方、第２ブロックの第２型メモリセルにお
いてキャップは長く、第２型メモリセルのゲートカップ
ル比は大きく、プログラム特性に優れている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置およびその製造方法に関する。
【０００２】
【従来の技術】メモリセルは、半導体メモリ装置におい
て情報を記憶する最小単位の回路をいう。メモリセル
は、トランジスタおよびキャパシタの組み合わせにより
構成される。通常の半導体メモリ装置では、記憶情報の
バラツキをできるだけ小さくするために、メモリセルア
レイでは、同一型および同一サイズのメモリセルをでき
る限り均一な特性を有するようにメモリセルを形成して
いる。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
メモリ装置の集積度が高まるにつれて、半導体メモリ装
置は単なる記憶媒体からＣＰＵと一体化したシステム的
な機能が要求されるようになっている。この傾向は、特
に、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等の
不揮発性半導体メモリ装置において顕著である。
【０００４】かかる要望に応えて、例えば、インテル社
のブートブロック方式のように、半導体メモリ装置にお
けるメモリセルアレイを、複数のブロックに分割し、夫
々のブロックに異なる機能を持たせることが提案されて
いる。この方式では、ブロック毎に機能が異なるため、
メモリセルに要求される特性が異なっている。すなわ
ち、システム機動等の基本コードが入力されているブロ
ックは、データの書き換えが少ないのでマスクＲＯＭ的
なメモリセルが要求される。一方、頻繁にデータの書き
換えが行われるブロックでは、プログラム特性が優れた
メモリセルが望ましい。
【０００５】しかしながら、従来の半導体メモリ装置で
は、メモリセルアレイは全て同一特性を有するメモリセ
ルで構成されている。このため、上述のような多様な要
望には応えることができない。一つのブロックに適した
特性を有するようにメモリセセルを形成すると、他のブ
ロックで支障をきたすおそれがある。例えば、プログラ
ム特性を向上させるために、メモリセルアレイの全メモ
リセルをゲートカップル比が大きいメモリセルにする
と、基本コードを入力するためのブロックのメモリセル
では、ゲートディスターブやソフトライト等の問題が発
生しやすくなる。
【０００６】本発明は、かかる点に鑑みてなされたもの
であり、異なる機能を支障なく発揮できる不揮発性半導
体メモリ装置を提供する。
【０００７】
【課題を解決するための手段】第１に、本発明は、複数
のメモリセルが並べられたメモリセルアレイを有する不
揮発性半導体メモリ装置であって、前記複数のメモリセ
ルが異なるゲートカップル比を有することを特徴とする
不揮発性半導体メモリ装置を提供する。
【０００８】第１の発明において、メモリセルが異なる
ゲートカップル比を有するためには、メモリセルが、一
導電型の半導体基板の主面に互いに離間して設けられた
逆導電型のソース・ドレイン領域と、前記ソース・ドレ
イン領域の間のチャンネル領域上に第１ゲート絶縁膜を
介して設けられたフローティングゲートと、前記フロー
ティングゲートの表面上に第２ゲート絶縁膜を介して設
けられたコントロールゲートとを具備し、前記複数のメ
モリセルの前記フローティングゲートおよび前記コント
ロールゲートが互いに重なり合う領域の面積が異なって
いても良い。
【０００９】また、メモリセルが、一導電型の半導体基
板の主面に互いに離間して設けられた逆導電型のソース
・ドレイン領域と、前記ソース・ドレイン領域の間のチ
ャンネル領域上に第１ゲート絶縁膜を介して設けられた
フローティングゲートと、前記フローティングゲートの
表面上に前記フローティングゲートの面積よりも大きな
面積を有する導電性材料からなるキャップと、前記キャ
ップの表面上に第２ゲート絶縁膜を介して設けられたコ
ントロールゲートとを具備し、前記複数のメモリセルの
前記キャップの面積が異なっていても良い。
【００１０】また、メモリセルが、一導電型の半導体基
板の主面に互いに離間して設けられた逆導電型のソース
・ドレイン領域と、前記ソース・ドレイン領域の間のチ
ャンネル領域上に前記ソース・ドレイン領域の一部また
は全部を覆うようにして第１ゲート絶縁膜を介して設け
られたフローティングゲートと、前記フローティングゲ
ートの表面上に第２ゲート絶縁膜を介して設けられたコ
ントロールゲートとを具備し、複数の前記メモリセルの
前記フローティングゲートの面積が異なっていてもよ
い。
【００１１】第２に、本発明は、複数のメモリセルが並
べられたメモリセルアレイを有する不揮発性半導体メモ
リ装置であって、前記メモリセルアレイが複数のメモリ
セルからなる第１メモリセル群と、前記メモリセル群の
メモリセルとゲートカップル比が異なる複数のメモリセ
ルからなる第２メモリセル群とを具備することを特徴と
する不揮発性半導体メモリ装置を提供する。
【００１２】第２の発明において、第１メモリセル群お
よび第２メモリセル群の間でメモリセルのゲートカップ
ル比を異なるためには、メモリセルが、一導電型の半導
体基板の主面に互いに離間して設けられた逆導電型のソ
ース・ドレイン領域と、前記ソース・ドレイン領域の間
のチャンネル領域上に第１ゲート絶縁膜を介して設けら
れたフローティングゲートと、前記フローティングゲー
トの表面上に第２ゲート絶縁膜を介して設けられたコン
トロールゲートとを具備し、前記第１メモリセル群およ
び前記第２メモリセル群の間で前記メモリセルの前記フ
ローティングゲートおよび前記コントロールゲートが互
いに重なり合う領域の面積が異なっていても良い。
【００１３】また、メモリセルが、一導電型の半導体基
板の主面に互いに離間して設けられた逆導電型のソース
・ドレイン領域と、前記ソース・ドレイン領域の間のチ
ャンネル領域上に第１ゲート絶縁膜を介して設けられた
フローティングゲートと、前記フローティングゲートの
表面上に前記フローティングゲートの面積よりも大きな
面積を有する導電性材料からなるキャップと、前記キャ
ップの表面上に第２ゲート絶縁膜を介して設けられたコ
ントロールゲートとを具備し、前記第１メモリセル群お
よび前記第２メモリセル群の間で前記メモリセルの前記
キャップの面積が異なっていても良い。
【００１４】また、メモリセルが、一導電型の半導体基
板の主面に互いに離間して設けられた逆導電型のソース
・ドレイン領域と、前記ソース・ドレイン領域の間のチ
ャンネル領域上に前記ソース・ドレイン領域の一部また
は全部を覆うようにして第１ゲート絶縁膜を介して設け
られたフローティングゲートと、前記フローティングゲ
ートの表面上に第２ゲート絶縁膜を介して設けられたコ
ントロールゲートとを具備するメモリセルを複数有する
不揮発性半導体メモリ装置であって、前記第１メモリセ
ル群および前記第２メモリセル群の間で前記メモリセル
の前記フローティングゲートの面積が異なっていても良
い。
【００１５】第３に、複数のメモリセルが並べられたメ
モリセルアレイを有する不揮発性半導体メモリ装置であ
って、前記メモリセルアレイが複数のブロックに分割さ
れ、前記ブロック内に形成されたメモリセルが、他のブ
ロック内に形成されたメモリセルとゲートカップル比が
異なることを特徴とする不揮発性半導体メモリ装置を提
供する。
【００１６】第４に、本発明は、複数のメモリセルが並
べられたメモリセルアレイを有し、前記複数のメモリセ
ルが異なるゲートカップル比を有する不揮発性半導体メ
モリ装置の製造方法であって、一導電型の半導体基板上
に第１ゲート絶縁膜を形成する工程、前記第１ゲート絶
縁膜上に第１導電膜を形成する工程、前記第１導電膜を
エッチングして複数のフローティングゲートとなる第１
導電膜を形成する工程、前記半導体基板の主面に各前記
メモリセルについてソース・ドレイン領域を形成する工
程、前記半導体基板上に前記フローティングゲートの表
面が露出するように層間絶縁膜を形成する工程、前記フ
ローティングゲートの表面を含む層間絶縁膜上に第２導
電膜を形成する工程、異なる面積を有する複数の開口部
が形成されたマスクを用いてフォトリソグラフィにより
前記第２導電膜をエッチングして前記フローティングゲ
ート上に前記フローティングゲートの面積よりも大きな
面積を有し異なる面積を有する複数のキャップを形成す
る工程、前記キャップ上に第２ゲート絶縁膜を形成する
工程、および、前記第２ゲート絶縁膜上にコントロール
ゲートとなる第３導電膜を形成する工程を具備すること
を特徴とする不揮発性半導体メモリ装置の製造方法を提
供する。
【００１７】また、第５に、本発明は、複数のメモリセ
ルが並べられたメモリセルアレイを有し、前記複数のメ
モリセルが異なるゲートカップル比を有する不揮発性半
導体メモリ装置の製造方法であって、一導電型の半導体
基板上に第１ゲート絶縁膜を形成する工程、前記第１ゲ
ート絶縁膜上に第１導電膜を形成する工程、異なる面積
を有する複数の開口部が形成されたマスクを用いてフォ
トリソグラフィにより前記第１導電膜をエッチングして
異なる面積を有するフローティングゲートを形成する工
程、前記半導体基板の主面に各前記メモリセルについて
ソース・ドレイン領域を形成する工程、前記半導体基板
上に第２ゲート絶縁膜を形成する工程、および、前記第
２ゲート絶縁膜上にコントロールゲートとなる第２導電
膜を形成する工程を具備することを特徴とする不揮発性
半導体メモリ装置の製造方法を提供する。
【００１８】本願の第１の発明は、メモリセルアレイの
中でメモリセルのゲートカップル比が異なっている。従
って、メモリセルアレイの中でメモリセルの特性が異な
っている。従って、異なる機能に適した特性を有するメ
モリセルを同一のメモリセルアレイ内が設けることが可
能である。
【００１９】例えば、メモリセルのフローティングゲー
トおよびコントロールゲートが互いに重なり合う領域の
面積（以下、重複面積という）を互いに異ならせること
で、メモリセルのゲートカップル比を互いに異ならせる
ことができる。フローティングゲートおよびコントロー
ル電極の重複面積は、フローティングゲートおよびコン
トロールゲートの間のキャパシタンスと互いに相関して
いる。重複面積が大きいほど、キャパシタンスが大き
い。従って、重複面積が大きいほどメモリセルのゲート
カップル比は大きい。
【００２０】上述の重複面積を変更する手段としては、
例えば、フローティングゲートの表面上にフローティン
グゲートの面積よりも大きな面積を有する導電性材料か
らなるキャップを設け、このキャップの面積を変更する
ことにより、キャップおよびコントロールゲート部の重
複面積が変更される。
【００２１】また、フローティングゲートを、ソース・
ドレイン領域の間のチャンネル領域上に少なくともソー
ス・ドレイン領域を覆うようにして形成する。このフロ
ーティングゲートの面積を変更することにより、キャッ
プおよびコントロールゲート部の重複面積が変更され
る。
【００２２】本願の第２の発明は、メモリセルアレイが
複数のメモリセルからなる第１メモリセル群と、メモリ
セル群のメモリセルとゲートカップル比が異なる複数の
メモリセルからなる第２メモリセル群とを具備する。従
って、第１メモリセル群および第２メモリセル群の夫々
異なるゲートカップル比に設定して、異なる機能に最適
な特性に設定することが可能である。
【００２３】各メモリセル群のメモリセルのゲートカッ
プル比を変更するには、例えば、メモリセルのフローテ
ィングゲートおよびコントロールゲートの重複面積を互
いに異ならせる。
【００２４】フローティングゲートおよびコントロール
ゲートの重複面積を変更する手段としては、例えば、フ
ローティングゲートの表面上にフローティングゲートの
面積よりも大きな面積を有する導電性材料からなるキャ
ップを設け、このキャップの面積を変更することによ
り、キャップおよびコントロールゲート部の重複面積が
変更される。
【００２５】また、フローティングゲートを、ソース・
ドレイン領域の間のチャンネル領域上に少なくともソー
ス・ドレイン領域を覆うようにして形成する。このフロ
ーティングゲートの面積を変更することにより、キャッ
プおよびコントロールゲート部の重複面積が変更され
る。
【００２６】第３の発明は、メモリセルアレイが複数の
ブロックに分割され、一つのブロック内に形成されたメ
モリセルが、他のブロック内に形成されたメモリセルと
ゲートカップル比が異なる。このため、ブロック毎に異
なる機能を持たせる場合に、このブロック内に形成され
たメモリセルが、機能に最も適した特性を有するように
ゲートカップル比を変更することが可能である。
【００２７】以上説明したように、本願の第１の発明
は、メモリセルアレイの中でメモリセルのゲートカップ
ル比が異なっている。従って、メモリセルアレイの中で
メモリセルの特性が異なっている。従って、異なる機能
に適した特性を有するメモリセルを同一のメモリセルア
レイ内が設けることが可能である。この結果、同一の不
揮発性半導体メモリ装置により異なる機能を夫々支障な
く発揮することができる。
【００２８】本願の第２の発明は、メモリセルアレイが
複数のメモリセルからなる第１メモリセル群と、メモリ
セル群のメモリセルとゲートカップル比が異なる複数の
メモリセルからなる第２メモリセル群とを具備する。従
って、第１メモリセル群および第２メモリセル群の夫々
異なるゲートカップル比に設定して、異なる機能に最適
な特性に設定することが可能である。この結果、同一の
不揮発性半導体メモリ装置により、メモリセル群毎に異
なる機能を支障なく発揮することができる。
【００２９】また、本願の第３の発明は、メモリセルア
レイが複数のブロックに分割され、一つのブロック内に
形成されたメモリセルが、他のブロック内に形成された
メモリセルとゲートカップル比が異なる。このため、ブ
ロック毎に異なる機能を持たせる場合に、このブロック
内に形成されたメモリセルが、機能に最も適した特性を
有するようにゲートカップル比を変更することが可能で
ある。この結果、同一の不揮発性半導体メモリ装置によ
り、ブロック毎に異なる機能を支障なく発揮することが
できる。
【００３０】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【００３１】図１は、本発明の不揮発性半導体メモリ装
置の第１実施形態を示す該略図である。図中１１は、メ
モリセルアレイである。メモリセルアレイ１１は、第１
ブロック１２および第２ブロック１３に分割されてい
る。
【００３２】第１ブロックには、第１型メモリセル１４
がマトリックス状に複数形成されている。図２に第１型
メモリセル１４の断面図を示す。図中２１は、ｐ型シリ
コン基板である。ｐ型のシリコン基板２１には、ｎ型不
純物イオンをドープして形成した高濃度不純物拡散領域
（ｎ+）からなるソース領域２２およびドレイン領域２
３が形成されている。ソース領域２２およびドレイン領
域２３を含むシリコン基板２１の表面上には、トンネル
酸化膜２４が形成されている。トンネル酸化膜２４の表
面上であって、ソース領域２２およびドレイン領域２３
の間のチャンネル領域２５の上方には、ポリシリコン膜
からなるフローティングゲート２６が形成されている。
フローティングゲート２６が形成された領域を除くトン
ネル酸化膜２４の表面上には、シリコン酸化物からなる
層間絶縁膜２７が形成されている。
【００３３】フローティングゲート２６の露出面を覆
い、且つ、層間絶縁膜２７の表面上であってソース領域
２２およびドレイン領域２３の上方の領域まで覆うポリ
シリコンからなるキャップ（Ｃａｐ）２８が形成されて
いる。キャップ２８は、ソース領域２２およびドレイン
領域２４が並ぶ方向に沿った長さ（以下、ｘ方向長さと
いう）Ｌｘ１と、このソース領域２２およびドレイン領
域２４が並ぶ方向に対して直交方向に沿った長さ（以
下、ｙ方向長さ）Ｌｙ１を有する。従って、略長方形の
キャップ２８の面積Ｓ１は、Ｌｘ１×Ｌｙ１で表され
る。
【００３４】キャップ２８を含む層間絶縁膜２７の表面
上には、酸化シリコン／窒化シリコン／酸化シリコンが
積層してなるＯＮＯ膜２９が形成されている。ＯＮＯ膜
２９の表面上にはポリシリコンからなるコントロールゲ
ート３０が形成されている。
【００３５】第２ブロックには、第２型メモリセル１５
がマトリックス状に複数形成されている。図３に第２型
メモリセル１５の断面図を示す。第２型メモリセル１５
は、フローティングゲート２６の露出面を覆い、且つ、
層間絶縁膜２７の表面上であってソース領域２２および
ドレイン領域２３の上方の領域まで覆うように形成され
たポリシリコンからなるキャップ３１のサイズが異なっ
ていることを除き、図２に示す第１型メモリセル１４と
同様の構造からなる。
【００３６】キャップ３１は、ｘ方向長さＬｘ２が、第
１型メモリセル１４のキャップ２８のｘ方向長さＬｘ１
よりも長い。また、キャップ３１のｙ方向長さＬｙ２
は、第１型メモリセル１４のキャップ２８のｙ方向長さ
Ｌｘ２と同じである。従って、略長方形のキャップ３１
の面積Ｓ２は、Ｌｘ２×Ｌｙ２で表され、第１型メモリ
セル１４のキャップ２８の面積Ｓ１よりも大きい。
【００３７】上述の第１型メモリセル１４および第２型
メモリセル１５のゲートカップル比は、チャンネル領域
２５およびフローティングゲート２６の間のキャパシタ
ンスおよびフローティングゲート２６およびコントロー
ルゲート３０の間のキャパシタンスが大きくなるほど大
きくなる。第１型メモリセル１４および第２型メモリセ
ル１５では、チャンネル領域２５およびフローティング
ゲート２６が互いに重なり合う面積が同一であるため、
チャンネル領域２５およびフローティングゲート２６の
間のキャパシタンスは一定である。これに対して、フロ
ーティングゲート２６とコントロールゲート３０の間の
キャパシタンスは、フローティングゲート２６とコント
ロールゲート３０の重複面積が大きいほど大きくなる。
第１型メモリセル１４および第２型メモリセル１５で
は、この重複面積は、コントロールゲート３０がキャッ
プ２８、３１を全て覆っているので、キャップ２８，３
１の面積Ｓ１，Ｓ２によって決定される。キャップ２
８，３１のｙ方向長さＬｙ１およびＬｙ２は同一である
ので、面積Ｓ１，Ｓ２は、キャップ２８，３１のｘ方向
長さＬｘ１およびＬｘ２に比例して大きくなる。
【００３８】従って、第１型メモリセル１４では、キャ
ップ２８の長さＬｘ１が比較的短いため、キャップ２８
の面積Ｓ１は小さくなる。従って、フローティングゲー
ト２６の一部をなすキャップ２８とコントロールゲート
３０が互いに重なり合う重複面積は比較的小さいので、
フローティングゲート２６およびコントロールゲート３
０の間のキャパシタンスは小さくなる。この結果、第１
型メモリセル１４のゲートカップル比は小さくなるの
で、読出し優先のマスクＲＯＭ的な特性を得ることがで
きる。
【００３９】一方、第２型メモリセル１５では、キャッ
プ３１の長さＬｘ２が比較的長いため、キャップ３０の
面積Ｓ２は大きくなる。従って、フローティングゲート
２６の一部をなすキャップ２８とコントロールゲート３
０が互いに重なり合う重複面積は比較的大きいので、フ
ローティングゲート２６およびコントロールゲート３０
の間のキャパシタンスは大きくなる。この結果、第２型
メモリセル１５のゲートカップル比は小さくなるので、
優れたプログラム特性を得ることができる。
【００４０】以上説明したように、第１実施形態の不揮
発性半導体メモリ装置では、第１ブロック１２および第
２ブロック１３に夫々違った特性を有する第１型メモリ
セル１４および第２型メモリセル１５を夫々形成されて
いる。従って、第１ブロック１２では、第１型メモリセ
ル１４は、マスクＲＯＭ的な特性を有しているので、読
出しディスターブの発生を防止することができる。一
方、第２ブロック１３では、書き換えが優先して行われ
るので、読出しディスターブのような長期的なエラーは
ほとんど問題にならない。そこで、第２型メモリセル１
５は、ゲートカップル比を大きくして、書き換え特性を
向上させることができる。
【００４１】以下、第１実施形態の不揮発性半導体メモ
リ装置の製造方法の一例について図４〜図８を参照しな
がら説明する。図４，５，７，８において（Ａ）は第１
ブロック１２の第１型メモリセル１４の製造工程を、
（Ｂ）は第２ブロックの第２型メモリセルの製造工程を
それぞれ示す。
【００４２】まず、図４に示すように、ｐ型のシリコン
基板２１の表面上にトンネル酸化膜２４を形成し、その
上にフローティングゲート用の第１ポリシリコン膜を形
成する。この第１ポリシリコン膜を一般的なフォトリソ
グラフィ工程によりエッチングして各メモリセル１４，
１５に対応するフローティングゲート２６を形成する。
次いで、イオン注入により、シリコン基板２１の主面に
各メモリセル１４，１５のソース領域２２およびドレイ
ン領域２３を形成する。
【００４３】次に、図５に示すように、シリコン基板２
１の全面にシリコン酸化膜を形成した後、エッチバック
して各メモリセル１４，１５の隣り合うフローティング
ゲート２６どうしの間に層間絶縁膜２７を形成する。
【００４４】次に、第２ポリシリコン膜を、フローティ
ングゲート２６の露出面を含む層間絶縁膜２７の全面に
形成する。図６に示すような、各メモリセル１４，１５
のキャップ２８，３１に対応してそれぞれ面積すなわち
ｘ方向長さが異なる複数の開口部６１，６２が形成され
たマスク６０を用いて、フォトリソグラフィ工程により
第２ポリシリコン膜をエッチングして、図７に示すよう
に、面積の異なるキャップ２８，３１をフローティング
ゲート２６から突出するように形成する。なお、マスク
６０には、ロジック部を形成するためのマスクパターン
６３も形成されている。
【００４５】次に、図８に示すように、キャップ２８，
３１を含む層間絶縁膜２７上に、ＯＮＯ膜２９を形成
し、さらにＯＮＯ膜２９上にポリシリコンからなるコン
トロールゲート３０を形成する。
【００４６】以上の工程により、異なるゲートカップル
比を有する第１メモリセル１４，第２メモリセル１５を
具備する不揮発性半導体メモリ装置を形成することがで
きる。
【００４７】このように、本実施形態の不揮発性半導体
メモリ装置の製造方法では、メモリセルのフローティン
グゲート２６の上に設けられたキャップのｘ方向長さを
変化させることにより、メモリセルのゲートカップル比
を変化させることができる。従って、キャップ２８，３
１を形成する際に使用するマスク６０のキャップ２８，
３１に対応する開口部のｘ方向長さを第１ブロック１２
と第２ブロック１３とで異なるものを使用することによ
り、通常のメモリセルの製造工程を増加することなく、
第１ブロック１２および第２ブロック１３に異なる特性
を有するメモリセルを夫々形成することが可能である。
【００４８】上述のキャップ２８，３１を有する第１型
および第２型メモリセル１４，１５に代えて、図９に示
すようなフローティングゲートの大きさを変更すること
によりゲートカップル比を変化させるメモリセルであっ
ても良い。メモリセル９２では、シリコン基板９３の表
面にフィールド酸化膜９４が形成されている。このフィ
ールド酸化膜９４の下側には、シリコン基板９３の表面
にその一部が露出するようにソース領域９５およびドレ
イン領域９６が夫々形成されている。ソース領域９５お
よびドレイン領域９６により規定されるチャンネル領域
９７の表面上には、ソース領域９５およびドレイン領域
９６の露出面並びにフィールド酸化膜９４の一部を覆う
ようにして、ポリシリコンからなるフローティングゲー
ト９８がトンネル酸化膜９９を介して形成されている。
フローティングゲート９８およびフィールド酸化膜９４
の表面上には、ＯＮＯ膜１００が形成されている。ＯＮ
Ｏ膜１００の表面上には、コントロールゲート１０１が
形成されている。
【００４９】このような構造のメモリセル１０２におい
て、フローティングゲート９８のフィールド酸化膜９４
が並ぶ方向に沿った長さＬｘ３を変更することにより、
ゲートカップル比を変化させることができる。すなわ
ち、フローティングゲート９８は、チャンネル領域９７
を全て覆っているので、フローティングゲート９８の長
さＬｘ３に関らず、フローティングゲート９８およびチ
ャンネル領域９７が重なり合う面積は一定である。従っ
て、フローティングゲート９８およびチャンネル領域９
７の間のキャパシタンスは一定になる。一方、フローテ
ィングゲート９８の長さＬｘ３を変化させると、フロー
ティングゲート９８およびコントロールゲート１０１が
互いに重なり合う面積が変化する。このため、フローテ
ィングゲート９８およびコントロールゲート１０１の間
のキャパシタンスが変化する。このように、フローティ
ングゲート９８の長さＬｘ３を変更することにより、フ
ローティングゲート９８およびコントロールゲート１０
１の間のキャパシタンスを変化させ、メモリセル９２の
ゲートカップル比を変更することができる。
【００５０】従って、第１ブロック１２では、読出し優
先のマスクＲＯＭ的な特性のメモリセルにするために、
上述のフローティングゲート９８の長さＬｘ３を短くし
て、ゲートカップル比を小さくする。一方、第２ブロッ
ク１３では、書き換え優先のプログラム特性が優れたメ
モリセルにするために、フローティングゲート９８の長
さＬｘ３を長くして、ゲートカップル比を大きくする。
このように、この変形例のメモリセルを用いた場合で
も、異なる機能に適した特性を有するメモリセルをブロ
ック毎に形成することが可能である。
【００５１】上述の第２の実施形態の不揮発性半導体メ
モリ装置も、フローティングゲートを形成する際に、上
述したように、第１ブロック１２および第２ブロック１
２の各メモリセルのフローティングゲートに対応してそ
れぞれのｘ方向長さ、すなわち面積が異なる複数の開口
部が形成されたマスクを用いれば良く、それ以上の複雑
な手段を用いる必要はない。
【００５２】すなわち、まず、ｐ型のシリコン基板９３
の表面上にトンネル酸化膜９９を形成し、その上にフロ
ーティングゲート用の第１ポリシリコン膜を形成する。
この第１ポリシリコン膜を、第１ブロックおよび第２ブ
ロックの各メモリセル９２のフローティングゲートに対
応してそれぞれ面積すなわちｘ方向長さが異なる複数の
開口部が形成されたマスクを用いて、フォトリソグラフ
ィ工程によりエッチングして各メモリセルに対応するフ
ローティングゲート９８を形成する。
【００５３】次いで、拡散領域の形成、層間絶縁膜の形
成およびコントロールゲートの形成を一般的な工程を用
いて行うことにより、本実施形態の不揮発性半導体メモ
リ装置が形成される。
【００５４】このように、フローティングゲート９８を
パターニングする際に使用するマスクとして、フローテ
ィングゲート９８の長さＬｘ３が第１ブロック１２と第
２ブロック１３とで異なるものを使用することにより、
通常のメモリセルの製造工程を増加することなく、第１
ブロック１２および第２ブロック１３に異なる特性を有
するメモリセルを夫々形成することが可能である。
【００５５】メモリセルアレイ１１は、上述のように２
つのブロックに分割するだけでなく、要求される機能に
応じて３以上のブロックに分割することが可能である。
また、図１０に示すように、メモリセルアレイ１１１
を、２つの第１〜２ブロック１１２，１１３に分割し、
さらに、第２ブロック１１３内にサブブロック１１４を
形成することも可能である。第１〜２ブロック１１２，
１１３およびサブブロック１１４内にマトリックス状に
形成されたメモリセル１１５，１１６，１１７は、図２
に示すキャップ２８を有する第１型メモリセル１４と同
様の構成からなる。第１ブロック１１２のメモリセル１
１４は、読出し優先のマスクＲＯＭ的な特性を得るため
に、キャップの長さが比較的短く、ゲートカップル比が
小さいものである。第２ブロック１１３内であってサブ
ブロック１１４以外に形成されたメモリセル１１６は、
書き換え優先のプログラム特性を得るために、キャップ
の長さが比較的長く、ゲートカップル比が大きいもので
ある。サブブロック１１７に形成されたメモリセル１１
７は、第１ブロック１１２および第２ブロック１１３の
メモリセル１１５，１１６の中間の特性を有するもので
ある。従って、メモリセル１１７のキャップの長さは両
者の中間であり、ゲートカップル比も中間である。
【００５６】この場合、各ブロック１１２，１１３でウ
エルまたはソースを共有することで各ブロック１１２，
１１３を独立した領域として扱える。このため、メモリ
セル１１５の型をブロック１１２，１１３毎に変える必
要がない。
【００５７】しかし、ウエル分離領域やブロック分離領
域が増加し、チップの面積が増加する不都合も考えられ
る。特に一つのブロックの大きさが小さくなるとさらに
問題が深刻になる。そこで、ウエルやソースを共有する
メモリセル群を一つの単位としてメモリセルアレイ１１
１を各ブロックに分割するのではなく、必要な特性を有
するメモリセル群を一つの単位としてメモリセルアレイ
１１１を各ブロックに分割すれば、ウエル分離領域やブ
ロック分離領域が増加することがない。上述のサブブロ
ック１１４は、第２ブロック１１３とウエルやソースを
共通しており、ウエル分離領域やブロック分離領域は不
要である。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置の第１実施
形態を示す該略図。
【図２】図１に示す不揮発性半導体メモリ装置の第１型
メモリセルを示す断面図。
【図３】図１に示す不揮発性半導体メモリ装置の第２型
メモリセルを示す断面図。
【図４】（Ａ）および（Ｂ）は、第１実施形態の不揮発
性半導体メモリ装置の製造方法の一工程における第１ブ
ロックおよび第２ブロックのそれぞれのメモリセルを示
す断面図。
【図５】（Ａ）および（Ｂ）は、第１実施形態の不揮発
性半導体メモリ装置の製造方法の一工程における第１ブ
ロックおよび第２ブロックのそれぞれのメモリセルを示
す断面図。
【図６】第１実施形態の不揮発性半導体メモリ装置の製
造方法に用いるマスクを示す平面図。
【図７】（Ａ）および（Ｂ）は、第１実施形態の不揮発
性半導体メモリ装置の製造方法の一工程における第１ブ
ロックおよび第２ブロックのそれぞれのメモリセルを示
す断面図。
【図８】（Ａ）および（Ｂ）は、第１実施形態の不揮発
性半導体メモリ装置の製造方法の一工程における第１ブ
ロックおよび第２ブロックのそれぞれのメモリセルを示
す断面図。
【図９】図１に示す不揮発性半導体メモリ装置の第２実
施形態のメモリセルを示す断面図。
【図１０】本発明の不揮発性半導体メモリ装置の第３実
施形態を示す該略図。
【符号の説明】
１１…メモリセルアレイ、１２…第１ブロック、１３…
第２ブロック、１４…第１型メモリセル、１５…第２型
メモリセル、２１…シリコン基板、２２…ソース領域、
２３…ドレイン領域、２４…トンネル酸化膜、２５…チ
ャンネル領域、２６…フローティングゲート、２７…層
間絶縁膜、２８，３１…キャップ、２９…ＯＮＯ膜、３
０…コントロールゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが並べられたメモリセ
    ルアレイを有する不揮発性半導体メモリ装置であって、
    前記複数のメモリセルが異なるゲートカップル比を有す
    ることを特徴とする不揮発性半導体メモリ装置。
  2. 【請求項２】 メモリセルが、一導電型の半導体基板の
    主面に互いに離間して設けられた逆導電型のソース・ド
    レイン領域と、前記ソース・ドレイン領域の間のチャン
    ネル領域上に第１ゲート絶縁膜を介して設けられたフロ
    ーティングゲートと、前記フローティングゲートの表面
    上に第２ゲート絶縁膜を介して設けられたコントロール
    ゲートとを具備し、前記複数のメモリセルの前記フロー
    ティングゲートおよび前記コントロールゲートが互いに
    重なり合う領域の面積が異なっている請求項１記載の不
    揮発性半導体メモリ装置。
  3. 【請求項３】 メモリセルが、一導電型の半導体基板の
    主面に互いに離間して設けられた逆導電型のソース・ド
    レイン領域と、前記ソース・ドレイン領域の間のチャン
    ネル領域上に第１ゲート絶縁膜を介して設けられたフロ
    ーティングゲートと、前記フローティングゲートの表面
    上に前記フローティングゲートの面積よりも大きな面積
    を有する導電性材料からなるキャップと、前記キャップ
    の表面上に第２ゲート絶縁膜を介して設けられたコント
    ロールゲートとを具備し、前記複数のメモリセルの前記
    キャップの面積が異なっている請求項２記載の不揮発性
    半導体メモリ装置。
  4. 【請求項４】 メモリセルが、一導電型の半導体基板の
    主面に互いに離間して設けられた逆導電型のソース・ド
    レイン領域と、前記ソース・ドレイン領域の間のチャン
    ネル領域上に前記ソース・ドレイン領域の一部または全
    部を覆うようにして第１ゲート絶縁膜を介して設けられ
    たフローティングゲートと、前記フローティングゲート
    の表面上に第２ゲート絶縁膜を介して設けられたコント
    ロールゲートとを具備し、複数の前記メモリセルの前記
    フローティングゲートの面積が異なっている請求項２記
    載の不揮発性半導体メモリ装置。
  5. 【請求項５】 複数のメモリセルが並べられたメモリセ
    ルアレイを有する不揮発性半導体メモリ装置であって、
    前記メモリセルアレイが複数のメモリセルからなる第１
    メモリセル群と、前記メモリセル群のメモリセルとゲー
    トカップル比が異なる複数のメモリセルからなる第２メ
    モリセル群とを具備することを特徴とする不揮発性半導
    体メモリ装置。
  6. 【請求項６】 メモリセルが、一導電型の半導体基板の
    主面に互いに離間して設けられた逆導電型のソース・ド
    レイン領域と、前記ソース・ドレイン領域の間のチャン
    ネル領域上に第１ゲート絶縁膜を介して設けられたフロ
    ーティングゲートと、前記フローティングゲートの表面
    上に第２ゲート絶縁膜を介して設けられたコントロール
    ゲートとを具備し、前記第１メモリセル群および前記第
    ２メモリセル群の間で前記メモリセルの前記フローティ
    ングゲートおよび前記コントロールゲートが互いに重な
    り合う領域の面積が異なっている請求項５記載の不揮発
    性半導体メモリ装置。
  7. 【請求項７】 メモリセルが、一導電型の半導体基板の
    主面に互いに離間して設けられた逆導電型のソース・ド
    レイン領域と、前記ソース・ドレイン領域の間のチャン
    ネル領域上に第１ゲート絶縁膜を介して設けられたフロ
    ーティングゲートと、前記フローティングゲートの表面
    上に前記フローティングゲートの面積よりも大きな面積
    を有する導電性材料からなるキャップと、前記キャップ
    の表面上に第２ゲート絶縁膜を介して設けられたコント
    ロールゲートとを具備し、前記第１メモリセル群および
    前記第２メモリセル群の間で前記メモリセルの前記キャ
    ップの面積が異なっている請求項５記載の不揮発性半導
    体メモリ装置。
  8. 【請求項８】 メモリセルが、一導電型の半導体基板の
    主面に互いに離間して設けられた逆導電型のソース・ド
    レイン領域と、前記ソース・ドレイン領域の間のチャン
    ネル領域上に前記ソース・ドレイン領域の一部または全
    部を覆うようにして第１ゲート絶縁膜を介して設けられ
    たフローティングゲートと、前記フローティングゲート
    の表面上に第２ゲート絶縁膜を介して設けられたコント
    ロールゲートとを具備し、前記第１メモリセル群および
    前記第２メモリセル群の間で前記メモリセルの前記フロ
    ーティングゲートの面積が異なっている請求項５記載の
    不揮発性半導体メモリ装置。
  9. 【請求項９】 複数のメモリセルが並べられたメモリセ
    ルアレイを有する不揮発性半導体メモリ装置であって、
    前記メモリセルアレイが複数のブロックに分割され、前
    記ブロック内に形成されたメモリセルが、他のブロック
    内に形成されたメモリセルとゲートカップル比が異なる
    ことを特徴とする不揮発性半導体メモリ装置。
  10. 【請求項１０】 複数のメモリセルが並べられたメモリ
    セルアレイを有し、前記複数のメモリセルが異なるゲー
    トカップル比を有する不揮発性半導体メモリ装置の製造
    方法であって、 一導電型の半導体基板上に第１ゲート絶縁膜を形成する
    工程、 前記第１ゲート絶縁膜上に第１導電膜を形成する工程、 前記第１導電膜をエッチングして複数のフローティング
    ゲートとなる第１導電膜を形成する工程、 前記半導体基板の主面に各前記メモリセルについてソー
    ス・ドレイン領域を形成する工程、 前記半導体基板上に前記フローティングゲートの表面が
    露出するように層間絶縁膜を形成する工程、 前記フローティングゲートの表面を含む層間絶縁膜上に
    第２導電膜を形成する工程、 異なる面積を有する複数の開口部が形成されたマスクを
    用いてフォトリソグラフィにより前記第２導電膜をエッ
    チングして前記フローティングゲート上に前記フローテ
    ィングゲートの面積よりも大きな面積を有し異なる面積
    を有する複数のキャップを形成する工程、 前記キャップ上に第２ゲート絶縁膜を形成する工程、お
    よび、 前記第２ゲート絶縁膜上にコントロールゲートとなる第
    ３導電膜を形成する工程を具備することを特徴とする不
    揮発性半導体メモリ装置の製造方法。
  11. 【請求項１１】 複数のメモリセルが並べられたメモリ
    セルアレイを有し、前記複数のメモリセルが異なるゲー
    トカップル比を有する不揮発性半導体メモリ装置の製造
    方法であって、 一導電型の半導体基板上に第１ゲート絶縁膜を形成する
    工程、 前記第１ゲート絶縁膜上に第１導電膜を形成する工程、 異なる面積を有する複数の開口部が形成されたマスクを
    用いてフォトリソグラフィにより前記第１導電膜をエッ
    チングして異なる面積を有するフローティングゲートを
    形成する工程、 前記半導体基板の主面に各前記メモリセルについてソー
    ス・ドレイン領域を形成する工程、 前記半導体基板上に第２ゲート絶縁膜を形成する工程、
    および、 前記第２ゲート絶縁膜上にコントロールゲートとなる第
    ２導電膜を形成する工程を具備することを特徴とする不
    揮発性半導体メモリ装置の製造方法。
  12. 【請求項１２】 マスクに形成された複数の開口部が少
    なくとも２つの群に別れ、任意の群に属する開口部の面
    積が他の群に属する開口部の面積と異なっている請求項
    １０または１１記載の不揮発性半導体メモリ装置の製造
    方法。
JP7281999A 1994-11-30 1995-10-30 不揮発性半導体装置およびその製造方法 Pending JPH08213572A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP7281999A JPH08213572A (ja) 1994-11-30 1995-10-30 不揮発性半導体装置およびその製造方法
US08/859,775 US5793078A (en) 1994-11-30 1997-05-21 Non-volatile semiconductor memory device and method of fabricating thereof
US08/889,192 US5953610A (en) 1994-11-30 1997-07-08 Method of fabricating non volatile memory device with memory cells which differ in gate couple ratio

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP29622994 1994-11-30
JP6-296229 1994-11-30
JP7281999A JPH08213572A (ja) 1994-11-30 1995-10-30 不揮発性半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH08213572A true JPH08213572A (ja) 1996-08-20

Family

ID=26554425

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7281999A Pending JPH08213572A (ja) 1994-11-30 1995-10-30 不揮発性半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US5793078A (ja)
JP (1) JPH08213572A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998003978A1 (fr) * 1996-07-18 1998-01-29 Nkk Corporation Dispositif de reference, procede de fixation d'un niveau de reference, procede d'autodiagnostic et memoire semi-conductrice non volatile
EP0833345A2 (en) * 1996-09-30 1998-04-01 NEC Corporation Non-volatile semiconductor memory device
WO1998044567A1 (fr) * 1997-03-28 1998-10-08 Hitachi, Ltd. Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3735426B2 (ja) * 1996-12-11 2006-01-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4012350B2 (ja) 1999-10-06 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
TW448576B (en) * 2000-03-21 2001-08-01 United Microelectronics Corp V-shape flash memory and its manufacturing
JP2003031702A (ja) * 2001-07-16 2003-01-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US7684244B2 (en) * 2007-05-16 2010-03-23 Atmel Corporation High density non-volatile memory array
US8686487B2 (en) * 2007-06-14 2014-04-01 Micron Technology, Inc. Semiconductor devices and electronic systems comprising floating gate transistors
US8134870B2 (en) * 2009-06-16 2012-03-13 Atmel Corporation High-density non-volatile read-only memory arrays and related methods

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4223394A (en) * 1979-02-13 1980-09-16 Intel Corporation Sensing amplifier for floating gate memory devices
US4833514A (en) * 1985-05-01 1989-05-23 Texas Instruments Incorporated Planar FAMOS transistor with sealed floating gate and DCS+N2 O oxide
FR2599176A1 (fr) * 1986-05-23 1987-11-27 Eurotechnique Sa Memoire morte programmable electriquement
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
JP2509697B2 (ja) * 1989-04-28 1996-06-26 株式会社東芝 半導体装置およびその製造方法
EP0642168B1 (en) * 1989-07-18 1998-09-23 Sony Corporation Non-volatile semiconductor memory device
JP2853217B2 (ja) * 1989-11-21 1999-02-03 日本電気株式会社 半導体メモリ
IT1247650B (it) * 1990-10-31 1994-12-28 Sgs Thomson Microelectronics Memoria flash eprom con aumentata immunita' da soft programming su una linea di riferimento
US5142496A (en) * 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
JP3202280B2 (ja) * 1991-11-21 2001-08-27 株式会社東芝 不揮発性半導体記憶装置
WO1993019471A1 (en) * 1992-03-25 1993-09-30 Seiko Epson Corporation Nonvolatile semiconductor device
KR960009995B1 (ko) * 1992-07-31 1996-07-25 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 구조
US5568418A (en) * 1992-09-30 1996-10-22 Sgs-Thomson Microelectronics S.R.L. Non-volatile memory in an integrated circuit
JP2596695B2 (ja) * 1993-05-07 1997-04-02 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｅｅｐｒｏｍ
US5349558A (en) * 1993-08-26 1994-09-20 Advanced Micro Devices, Inc. Sector-based redundancy architecture

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998003978A1 (fr) * 1996-07-18 1998-01-29 Nkk Corporation Dispositif de reference, procede de fixation d'un niveau de reference, procede d'autodiagnostic et memoire semi-conductrice non volatile
EP0833345A2 (en) * 1996-09-30 1998-04-01 NEC Corporation Non-volatile semiconductor memory device
EP0833345A3 (en) * 1996-09-30 1999-05-06 NEC Corporation Non-volatile semiconductor memory device
WO1998044567A1 (fr) * 1997-03-28 1998-10-08 Hitachi, Ltd. Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci
US6444554B1 (en) 1997-03-28 2002-09-03 Hitachi, Ltd. Method of making a non-volatile memory and semiconductor device
US7141475B2 (en) 1997-03-28 2006-11-28 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7179711B2 (en) 1997-03-28 2007-02-20 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7195976B2 (en) 1997-03-28 2007-03-27 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7304345B2 (en) 1997-03-28 2007-12-04 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device
US7692234B2 (en) 1997-03-28 2010-04-06 Renesas Technology Corp. Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device

Also Published As

Publication number Publication date
US5793078A (en) 1998-08-11
US5953610A (en) 1999-09-14

Similar Documents

Publication Publication Date Title
US5698879A (en) Nonvolatile semiconductor memory device
US20060081914A1 (en) Semiconductor device and manufacturing method thereof
US5962889A (en) Nonvolatile semiconductor memory with a floating gate that has a bottom surface that is smaller than the upper surface
US20050279984A1 (en) Three dimensional flash cell
GB2248518A (en) A non-volatile semiconductor memory device having storage cell array and peripheral circuit
US5646888A (en) Semiconductor device having isolating regions
US5707884A (en) Process for fabricating a contactless electrical erasable EPROM memory device
US7851306B2 (en) Method for forming a flash memory device with straight word lines
US5852570A (en) Semiconductor memory using select transistors coupled to sub-bitlines from different blocks
US5379254A (en) Asymmetrical alternate metal virtual ground EPROM array
EP1939934A2 (en) Nonvolatile memory device and method of fabricating the same
US20070166903A1 (en) Semiconductor structures formed by stepperless manufacturing
JPH08213572A (ja) 不揮発性半導体装置およびその製造方法
WO2006112056A1 (en) Eeprom array with well contacts
KR20000011256A (ko) 불휘발성메모리장치및그제조방법
US6673674B2 (en) Method of manufacturing a semiconductor device having a T-shaped floating gate
US6037226A (en) Method of making contactless nonvolatile semiconductor memory with asymmetrical floating gate
JPH06283721A (ja) 不揮発性メモリ・セル、アレー装置、製造方法、及びそのメモリ回路
US20080042185A1 (en) Eeprom memory array having 5f2 cells
JPH1174490A (ja) 半導体メモリデバイスの製造方法
JPH08227143A (ja) 特性の異なるトランジスタ群を有する不揮発性半導体メモリ装置の製造に用いられるレチクル
US6790718B1 (en) Method of manufacturing semiconductor memory device including one step of forming exposing the surface of the select transistors while not exposing the surface cell transistors
JPH07106449A (ja) 不揮発性半導体記憶装置
US6445031B1 (en) Byte-switch structure for EEPROM memories
US5950089A (en) Method of making read-only memory device having a silicon-on-insulator structure

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20031125