KR0161402B1 - 불휘발성 메모리 제조방법 - Google Patents

불휘발성 메모리 제조방법 Download PDF

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KR0161402B1
KR0161402B1 KR1019950006110A KR19950006110A KR0161402B1 KR 0161402 B1 KR0161402 B1 KR 0161402B1 KR 1019950006110 A KR1019950006110 A KR 1019950006110A KR 19950006110 A KR19950006110 A KR 19950006110A KR 0161402 B1 KR0161402 B1 KR 0161402B1
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Abstract

본 발명은 불휘발성 메모리 제조방법에 관해 개시한다. 셀영역(CA)과 주변회로영역(PA)이 설정되어 있고, 필드영역과 활성영역이 구분되어 있는 반도체 기판의 필드영역에 필드산화막을 형성한 다음 상기기판 상에 터널링 산화막, 하부게이트 및 게이트간 절연막을 순차적으로 형성한다. 상기 주변회로영역(PA)에서 상기 게이트간 절연막과 하부게이트 및 터널링 산화막을 제거한 다음 기판상에 게이트 산화막을 형성한다. 상기 반도체기판 전면에 상부게이트 및 상부절연막을 순차적으로 형성한다. 상기 상부절연막 및 상부게이트를 함께 식각하거나(제1 실시예) 개별적으로 식각(제2 실시예)하여 주변회로영역(PA)에 단층 게이트를 형성하고 셀 영역(CA)에 게이트 마스크패턴을 형성한다. 상기 게이트 마스크패턴을 이용하여셀 영역(CA)에 스택게이트패턴을 형성한다. 상기 반도체기판상에 층간절연막을 형성한 다음, 그 위에 금속배선을 형성한다.
본 발명에 의하면, 종말점 검출문제를 해결할 수 있고 공정단순화와 필드산화막의 손실을 최소화하여 소자분리특성감소나 기판의 손상 가능성을 제거할 수 있다.

Description

불휘발성 메모리 제조방법
제1a도 내지 제1e도는 종래기술에 의한 불휘발성 메모리 제조방법을 단계별로 나타낸 도면들이다.
제2a도 내지 제2e도는 본 발명의 제1실시예에 의한 불휘발성 메모리 제조방법을 단계별로 나타낸 도면들이다.
제3a도 내지 제3e도는 본 발명의 제2실시예에 의한 불휘발성 메모리 제조방법을 단계별로 나타낸 도면들이다.
* 도면의 주요부분에 대한 부호의 설명
2, 30 ; 반도체기판 8, 36 ; 하부 게이트
10, 38 ; 게이트간 절연막 14, 42 ; 상부 게이트
16, 44 ; 상부절연막
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 불휘발성 메모리 제조방법에 관한 것이다.
불휘발성 메모리는 자료 저장을 위한 플로팅(floating) 게이트와 컨트롤(control) 게이트로 구성된 스택 게이트가 형성된 셀 어레이(stack gate cell array)영역과 상기 셀 영역에 형성된 반도체 소자들을 구동시키는데 필요한 전원 공급기등의 주변회로가 형성되는 주변회로영역으로 구성된다.
종래 기술에 의한 스택 게이트 셀과 단층 게이트 트랜지스터를 제조하는 방법(참조 ; US PAT NO. 5,223, 451 Semicondutor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it)에 의하면, 스택 게이트를 구성하는 플로팅 게이트와 컨트롤 게이트를 정합오차(mis-align)없이 패터닝하기 위하여 셀마다 독립된 플로팅 게이트를 형성한다. 이를 위해 반도체기판상에 터널링 옥사이드(tunneling oxide)와 플로팅 게이트용 폴리실리콘을 증착하고 비트라인 방향과 평행하게 비트라인 별로 상기 폴리실리콘 패턴을 형성한다. 그리고 플로팅 게이트와 컨트롤 게이트간의 절연을 위한 게이트간 절연막과 컨트롤 게이트용 폴리실리콘을 순차적으로 증착한 다음, 그 전면에 포토레지스트막을 도포한다. 이 포토레지스트막을 비트라인에 수직한 워드라인 방향으로 패터닝한다. 패터닝된 포토레지스트막을 식각마스크로 사용하여 컨트롤 게이트용 폴리실리콘과 게이트간 절연막, 플로팅 게이트용 폴리실리콘을 차례로 식각하는 자기 정합(self-align)공정을 사용한다. 그리고 주변회로영역의 단층 게이트를 형성하기 위해서 또 다른 마스크를 사용하여 셀 영역을 마스킹한 후 주변회로영역의 게이트 패터닝을 실시하여 단층 게이트를 형성한다.
이러한 종래 기술에 의하면, 스택 게이트 패터닝시 포토레지스트막 두께와 스택 게이트 식각시 식각되는 스택 게이트 두께가 증가하므로 식각되는 패턴의 종횡비(Aspect Ratio)가 증가하게 된다. 따라서 단층 게이트에 비해 최소 패턴형성이 어렵다. 이와 같은 문제점을 해결하기 위하여 사용되는 기술은 기존의 포토레지스트 두께가 1.0㎛이상 이므로 PR대신 두께를 낮출 수 있는 절연막을 컨트롤 게이트상에 4,000Å 정도 형성한다. 이 절연막을 PR로 패터닝하여 마스크를 형성한다. 이 절연막을 마스크로하여 컨트롤 게이트와 플로팅 게이트용 폴리실리콘을 식각하는 절연막 마스킹방법을 사용하여 0.4㎛이하의 디자인 롤(design rule)을 구현하고 있다.
실제 폴로팅 게이트 두께가 1,500Å, 게이트간 절연막이 300Å, 컨트롤 게이트의 두께가 2,000Å일 때, P.R 두께가 1.4㎛,인 절연막 마스크의 두께가 4,000Å인 절연막 마스크를 사용하여 회선간격이 0.4㎛정도인 패턴을 형성한다.
포토레지스트막을 식각 마스크로 사용하는 경우 A/R가(1.78㎛/0.4㎛)=4.45인 반면 후자의 절연막 마스크를 사용할 경우 A/R는 (0.78㎛/0.4㎛)=1.95로서 포토레지스트막을 사용할 때 보다 낮아진다. 따라서 식각용 가스가 식각되는 면적에 균일하게 도달될 수 있으므로 최소 패턴간의 간격을 더 좁게 형성할 수 있다.
이와 같은 절연막 또는 식각되는 층과의 선택비가 우수한 재료를 포토레지스트막 대신 사용하여 셀 및 주변회로영역에 형성된 게이트를 패터닝하는 일련의 공정을 포함하는 종래 기술에 의한 불휘발성 메모리 제조방법을 첨부된 도면과 함께 상세하게 설명한다.
제1a도 내지 제1e도는 종래 기술에 의한 불휘발성 메모리 제조방법을 단계별로 나타낸 도면들이다.
제1a도는 셀 영역(CA)에 게이트간 절연막(9)을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(1)에 셀 영역(CA)과 주변회로영역(PA)을 설정한다. 이러한 반도페 기판(1)에 활성영역과 필드영역을 설정한 다음 필드영역에 필드 산화막(3)을 형성한다. 다음, 활성영역의 반도체 기판의 표면을 안정화한 다음, 활성영역 상에 터널링 산화막(tunneling oxide)(5)을 형성한다. 이때, 상기 터널링 산화막(5)은 100Å정도의 두께로 형성한다. 계속해서 터널링 산화막(5) 상에 도핑된 폴리 실리콘층(7 ; 이하, 하부게이트라 한다)을 형성한다. 이때, 상기하부 게이트(7)는 플로팅 게이트 역할을 하며, 1,500㎛으로 형성한다. 또한, 상기 하부 게이트(7)의 저항을 감소시키기 위해 상기 하부게이트(7)에 POCI3를 소오스 가스로 하여 인(P)을 도핑한다. 이어서 셀 영역(CA)에 형성된 하부 게이트(7)중 필드 산화막(3)을 덮고 있는 부분의 일부를 제거한다. 계속해서 상기 결과물전면에 절연막(9 ; 이하 게이트간 절연막이라 한다)을 형성한다. 상기 게이트간 절연막(9)은 ONO(Oxide-Nitride-Oxide)막으로 형성한다. 상기 셀 영역(CA)을 제1 포토레지스트막 패턴(PR1)으로 덮는다. 주변회로영역(PA)에 형성된 게이트간 절연막(9), 하부게이트(7) 및 터널링 산화막(5)을 순차적으로 제거한다. 이어서, 상기 제1 포토레지스트막 패턴(PR1)을 제거한다.
제1b도는 상부게이트(13) 및 상부 절연막(15)을 형성하는 단계를 나타낸다. 구체적으로, 주변회로 영역(PA)의 활성영역 상에 게이트 산화막(11)을 형성한다. 상기 결과물을 갖는 반도체기판 (1) 전면에 폴리실리콘층(13)을 형성한다. 상기 폴리실리콘(13 ; 이하 상부게이트라 한다)상에 CVD방식으로 절연막(15 ; 이하 상부 절연막이라 한다)을 형성한 다음, 그 위에 제2 포토레지스트막(미도시)을 도포한다. 제2 포토레지스트막을 패터닝하여 상기 상부절연막(15)을 셀 영역(CA)내워드라인(W)과 비트라인(B)으로 한정하는 제2 포토레지스트막 패턴(PR2)을 형성한다. 점선으로 도시된 부분(15′)이 상부절연막(15)의 제거된 부분을 나타낸다. 계속해서 상기 제2 포토레지스트막 패턴(PR2)을 제거한다.
상부게이트(13)는 불휘발성 메모리의 컨트롤 게이트 역할을 한다. 또한 상부게이트(13)는 도핑된 폴리실리콘층일 뿐만 아니라 폴리 사이드(polycide)를 사용하여 형성해도 무방하다.
제1c도는 셀 영역(CA)에 스택 게이트를 형성하는 단계를 나타낸다. 구체적으로, 상기 패터닝된 상부절연막(15)을 식각마스크로 사용하여 상기 결과물의 전면을 식각한다. 이 결과, 셀 영역(CA)의 비트라인 방향(B)의 활성영역상에 상부게이트(13)와 게이트간 절연막(9) 및 하부게이트(7)로 이루어지는 스택 게이트가 형성된다. 이때, 필드산화막(3)도 상부게이트(13)가 제거된 후 게이트간 절연막(9)과 하부게이트(7)가 식각될 동안 함께 식각된다. 따라서 필드산화막(3)에 과도 식각에 의해 식각된 영역(C1, C2)이 만들어진다.
제1d도는 PA에 단층 게이트전극을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물상에 제3 포토레지스트막(미도시)을 도포한다. 상기 제3 포토레지스트막을 패터닝하여 셀 영역(CA)전체와 상기 셀 영역(CA) 및 주변회로영역(PA)에 속하는 필드산화막의 과도 식각된 영역(C1)의 일부분과 함께 주변회로영역(PA)에서 게이트전극이 형성될 부분을 설정하는 제3 포토레지스트막 패턴(PR3)을 형성한다. 제3 포토레지스트막 패턴(PR3)을 식각마스크로 이용하여 상기 결과물 전면을 식각한다. 그 결과 주변회로영역(PA)에 노출된 상부절연막(15)과 상부게이트(13)가 순차적으로 식각되어 단층 게이트전극이 형성된다. 또한 필드산화막(3)의 식각된 부분(C1)의 일부분(a)은 식각에 노출되어 더 깊게 식각된다. 이어서, 상기 제3 포토레지스트막 패턴(PR3)을 제거한다.
제1e도는 층간절연막 상에 금속 컨넥터를 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물전면에 반도체기판(1)에 주입된 불순물과 반대되는 도전성 불순물을 이온주입하여 셀 영역(CA)과 주변회로영역(PA)에 드레인 및 소오스 영역들(17, 19)을 형성한다. 상기 결과물 전면에 층간절연막(21)을 증착한 다음, 리플로우(reflow)하여 평탄화한다. 평탄화된 층간절연막(21) 상에 금속 컨넥터(23 ; metal connector)를 형성한다.
종래 기술에 의한 불휘발성 메모리 제조방법은 상부절연막을 마스크로 사용하여 A/R은 작아졌지만, 과도하게 필드산화막이 식각되는 문제점이 발생한다. 이와 같은 공정에서 제1d도에서 a로 표시된 셀 영역(CA)과 주변회로영역(PA)의 경계영역에 있는 필드산화막은 제1C도 공정시 상부게이트 식각 후 게이트간 절연막 즉, ONO막 특히 제1B도의 b로 도시된 하부게이트의 측벽의 ONO(b)막을 제거하기 위한 통상의 과도식각공정과 하부게이트를 제거하는 공정동안에 노출되어 1차 식각된다. 또한 주변회로영역(PA)에서 상부절연막과 하부게이트를 식각하는 동안에도 식각에 노출되어 2차 식각을 받는다. 이 결과가 심할 경우 벌크 실리콘(bulk silicon)이 손상을 받거나 이후 이온준입공정에서 불순물이 노출된 필드산화막내의 활성영역에 주입되거나 얇아진 필드산화막에 의해 소자절연특성 또는 필드 트랜지스터가 형성될 경우 문턱전압이 낮아지는 등의 문제점이 있다. 또한 고집적 메모리의 경우 셀 영역(CA)가 칩(chip)에서 차지하는 면적비가 증가하므로 주변회로영역(PA)는 상대적으로 감소한다. 상대적으로 감소된 주변회로영역(PA)에서 게이트 페턴형성시 사용하는 드라이에칭 공정에서 하부게이트가 완전히 식각될 경우 바로 밑의 게이트 산화막이 식각된 정도가 일정수준 이상으로 검출될 때 식각이 정지되는 종말점(end point) 검출기능이 저하된다. 따라서 인위적으로 정해진 시간동안 식각을 진행할 수 밖에 없으며 이때 형성된 하부게이트의 두께나 공정조건 변경시 과도식각이나 과소 식각이 발생될 수 있다.
본 발명의 목적은 상술한 종래의 문제점을 해결하기 위하여 절연막 마스크를 사용함으로써 A/R를 작게하여 미세패턴형성이 가능하고 공정상 식각회수를 줄임으로써 전반적인 공정단계의 감소 및 필드산화막의 손실로 인한 소자분리특성감소와 기판의 손상을 방지할 수 있는 불휘발성 메모리 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은
반도체기판상의 셀 영역과 주변회로영역을 설정하는 단계;
상기 셀 및 주변회로영역에 필드영역과 활성영역을 설정한 다음 상기 필드영역에 필드산화막을 형성하는 단계;
상기 활성영역상에 터널링 산화막을 형성하는 단계;
상기 반도체기판상에 하부게이트를 형성하는 단계;
상기 셀 영역(CA)에 있는 하부게이트의 일부분을 한정하여 제거하는 단계;
상기 반도체기판 전면에 게이트간 절연막을 형성하는 단계;
상기 주변회로영역(PA)에서 상기 게이트간 절연막, 하부게이트 및 터널링 산화막을 순차적으로 제거하는 단계;
상기 주변회로영역(PA)에서 게이트간 산화막을 형성하는 단계;
상기 반도체기판 전면에 상부게이트 및 상부절연막을 순차적으로 형성하는 단계;
상기 셀 영역(CA) 및 주변회로영역(PA)에서 상기 상부절연막 및 상부게이트를 순차적으로 식각하여 각각 게이트 마스크와 단층 게이트패턴을 형성하는 단계;
상기 게이트 마스크를 이용하여 상기 셀 영역(CA)에 있는 게이트간 절연막 및 하부게이트를 순차적으로 식각하여 스택 게이트패턴을 형성하는 단계;
상기 반도체기판에 소오스 및 드레인 영역을 형성하는 단계;
상기 반도체기판 전면에 층간절연막을 형성하는 단계; 및
상기 층간절연막상에 금속배성을 형성하는 단계를 포함하는 불휘발성 메모리 제조방법을 제공한다.
상기 목적을 달성을 위하여 본 발명의 다른 실시예는 반도체기판상의 셀 영역과 주변회로영역을 설정하는 단계;
상기 셀 및 주변회로영역에 필드영역과 활성영역을 설정한 다음 상기 필드영역에 필드 산화막을 형성하는 단계;
상기 활성영역상에 터널링 산화막을 형성하는 단계;
상기 반도체기판상에 하부게이트를 형성하는 단계;
상기 셀 영역(CA)에 있는 하부게이트의 일부분을 한정하여 제거하는 단계;
상기 반도체기판 전면에 게이트간 절연막을 형성하는 단계;
상기 주변회로영역에서 상기 게이트간 절연막, 하부게이트 및 터널링 산화막을 순차적으로 제거하는 단계;
상기 주변회로영역(PA)에 게이트 산화막을 형성하는 단계;
상기 반도체기판 전면에 상부게이트 및 상부절연막을 순차적으로 형성하는 단계;
상기 셀 영역(CA) 및 주변회로영역(PA)에서 상부절연막을 패터닝하여 마스크를 형성하는 단계;
상기 패터닝된 상부절연막을 마스크로 하여 상기 상부게이트를 식각하는 공정결과 셀 영역(CA)에 게이트 마스크패턴이 형성되고 주변회로영역(PA)에 단층 게이트패턴이 형성되는 단계;
상기 게이트 마스크패턴을 이용하여 셀 영역(CA)의 게이트간 절연막 및 하부게이트를 순차적으로 식각하여 스택 게이트 패턴을 형성하는 단계;
상기 반도체기판에 소오스 및 드레인을 형성하는 단계;
상기 반도체기판 전면에 층간절연막을 형성하는 단계; 및
상기 층간절연막상에 금속배선을 형성하는 단계를 포함하는 불휘발성 메모리 제조방법을 제공한다.
이 과정에서 상기 필드산화막은 충분한 절연특성을 위해 5,000Å의 두께로 형성하는 것이 바람직하다. 그리고 상기 터널링 산화막을 100Å정도의 두께로 형성하는 것이 바람직한다.
상기 하부게이트는 1,500Å두께로 형성하고 저항감소를 위해 POC13를 사용하여 도핑시키는 것이 바람직하다.
상기 셀 영역(CA)의 한정을 상기 하부게이트를 셀 단위로 분리시키기 위함이며, 비트라인과 평행한 방향으로 필드산화막의 일부영역을 포함한다.
상기 게이트간 절연막은 ONO막을 사용하여 형성하되, 80/120/30Å정도의 두께로 형성하는 것이 바람직하다.
상기 게이트 산화막은 120Å정도의 두께로 형성한다.
상기 상부게이트는 1,500Å정도의 폴리시리콘층으로 형성하되, POC13를 도핑소오스로 사용하여 인(P)을 도핑한다. 상기 상부 게이트의 저항을 더욱 낮추기위해 상기 상부게이트를 폴리사이드층이 되도록 형성할 수도 있다. 이를 위해 상기 상부 게이트상에 텅스텐 실리사이드층(WSi3)을 1,500Å정도의 두께로 형성할 수 있다.
상기 상부절연막은 산화막 또는 질화막으로 형성한다. 이때, CVD방식 또는 plasma 방식을 이용하여 상기 상부 절연막을 형성한다. 또한, 상기 상부 절연막은 4,000Å정도로 두께로 형성하는 것이 바람직하다. 또한 상기 상부절연막을 패터닝하는데 있어서 A/R감소를 위해 포토레지스트를 통상의 1.4㎛에서 0.7㎛로 도포하여 진행할 수도 있다.
본 발명은 A/R를 감소시켜 미세 패턴형성이 가능하고 식각횟수를 줄여서 공정을 단순화할 수 있다. 따라서 필드산화막의 부분적인 식각에 의한 소자분리특성감소나 반도체기판의 결함발생 가능성을 제거할 수 있다.
이하, 본 발명에 의한 불휘발성 메모리 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
제2a도 내지 제2e도는 본 발명의 제1 실시예의 의한 불휘발성 메모리 제조방법을 단계별로 나타낸 도면들이다.
제2a도는 하부게이트(8)를 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(2)을 셀 영역(CA) 및 주별회로영역(PA)으로 설정한다. 상기 셀 영역(CA) 및 주변회로영역(PA)에 필드영역과 활성영역을 설정한다. 상기 필드영역에 필드산화막(4)을 형성한다. 이어서 희생산화 공정과 습식에치공정을 통해 활성영역의 필드산화시 스트레스(stress)에 의한 결함이나 필드 및 활성영역의 가장자리에서의 화이트 리본(white ribbon)등을 제거한다. 이후 상기 활성영역상에 터널링 산화막(6)을 형성한다. 계속해서 반도체기판 전면에 하부게이트(8)를 형성한 다음, 셀 영역(CA)의 필드산화막(4)상에서 비트라인 방향으로 일정부분을 한정하여 제거한다. 상기 터널링 산화막(6)은 100Å정도의 두께로 형성한다. 상기 필드산화막(4)은 5,000Å정도의 두께가 되도록 형성한다. 그리고 상기 하부게이트(8)는 플로팅게이트 역할을 하는데 폴리실리콘층을 사용해서 1,500Å정도의 두께로 형성하는 것이 바람직하다. 또한 상기 하부게이트(8)에 저항감소를 위해 POC13를 소오스 가스로 사용하여 인(P)을 도핑하는 것이 바람직하다.
제2b도는 게이트 절연막(10)의 셀 영역(CA)을 덮는 제1 포토레지스트막 패턴(PR1)을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물전면에 게이트간 절연막(10)을 형성한다. 상기 게이트간 절연막(10)상에 제1 포토레지스트막(미도시)을 도포한다. 상기 제1 포토레지스트막을 패터닝하여 상기 셀 영역(CA)을 덮는 제1 포토레지스트막 패턴(PR1)을 형성한다.
제2c도는 셀 영역(CA) 및 주변회로영역(PA)에 각각 게이트 마스크패턴 및 단층 게이트패턴을 형성하는 단계를 나타낸다.
구체적으로, 제1 포토레지스트막 패턴(PR1)을 식각마스크로 사용하여 상기 게이트간 절연막(10) 및 상기 하부 게이트(8)의 상기 주변회로영역(PA)을 덮고 있는 부분을 제거한다. 이후, 상기 제1 포토레지스트막 패턴(PR1)을 제거한다. 상기 게이트간 절연막(10)은 ONO막으로 형성하되, 80/120/30Å 정도의 두께로 형성하는 것이 바람직하다. 상기 주변회로영역(PA)의 활성영역상에 게이트 산화막(12)을 형성한다. 계속해서 상기 결과물 전면에 상부게이트(14) 및 상부절연막(16)을 순차적으로 형성한다. 상기 상부절연막(16) 상에 상기 셀 영역(CA)에서 상기 하부 게이트(8)의 워드라인(W) 방향 전부와 비트라인(B)일부 및 주변회로영역(PA)에서 활성영역내의 일부를 한정하는 제2 포토레지스트막 패턴(PR2)을 형성한다. 상기 제2 포토레지스트막 패턴(PR2)을 식각마스크로 이용하여 상기 상부절연막(16)과 상부게이트(14)를 순차적으로 식각한다. 이 결과, 주변회로영역(PA)에 단층 게이트 패턴이 형성되고 셀 영역(CA)에 상기 게이트간 절연막(10) 및 하부게이트(8)를 식각하기 위한 게이트 마스크패턴이 형성된다. 이와 같이, 스택 게이트(stack gate)는 자기정합(self-align)적으로 형성된다. 다음으로 상기 제2 포토레지스트막 패턴(PR2)을 제거한다.
상기 게이트 산화막(12)은 120Å으로 형성한다. 그리고 상기 상부게이트(14)는 컨트롤 게이트역할을 한다. 상기 상부 게이트(14)는 폴리실리콘층으로 형성하되, 1,500Å정도의 두께로 형성한다. 저항감소를 위해 상기 상부 게이트(14)에 POC13를 소오스 가스로 사용하여 인(P)을 이온주입하여 도핑시킨다. 상기 상부 게이트(14)의 저항을 더욱 낮추기 위해 상기 상부게이트(14) 상에 텅스텐 실리사이드층(WSi2)을 더 형성해도 무방하다. 이때, 상기 텅스텐 실리사이드층은 1,500Å정도의 두께로 형성한다. 이 결과, 상기 상부게이트(14)는 폴리사이드층(polycide layer)이 된다. 상기 상부절연막(16)은 산화막이나 질화막을 사용하여 형성하며, CVD방식이나 plasma방식으로 형성하되, 4,000Å정도의 두께로 형성한다.
제2d도는 하부게이트(8)을 식각하는 단계를 나타낸다. 구체적으로, 상기 결과물 상에 제3 포토레지스트막(미도시)을 도포한 다음 패터닝하여 주변회로영역(PA)을 한정하는 제3 포토레지스트막 패턴(PR3)을 형성한다. 상기 제3 포토레지스트막 패턴(PR3)을 식각마스크로 사용하여 상기 결과물 전면을 식각한다. 이 결과, 상기 셀 영역(CA)에서 상기 상부절연막(16)이 마스크로 사용되어 상기 게이트간 절연막(10) 및 하부게이트(8)가 순차적으로 제거된다. 곧, 자기정합(self-align)적으로 하부게이트 패턴(8a)이 형성되어 전체적으로 상부절연막(16), 상부게이트(15), 게이트간 절연막(10) 및 하부게이트 패턴(8a)으로 이루어지는 스택 게이트 패턴이 형성된다, 이후 상기 제3 포토레지스트막 페턴(PR3)을 제거한다. 본 공정에서 셀 영역(CA) 및 주변회로영역(PA)의 경계에 형성된 필드산화막(4)과 상기 셀 내부의 한정된 부분을 갖고 있는 필드산화막은 식각공정에서 노출되고 상기 게이트간 절연막(10) 및 하부게이트(8)가 식각될 동안 함께 식각된다. 그 결과 필드산화막에 흠이 형성된다.
그러나 이홈은 종래의 1, 2차 식각을 받아서 형성된 홈(제1d도의 a)에 비해서 작고 얕은 안정된 홈이다. 따라서, 상기 홈으로 인해 상기 필드산화막(4)의 소자분리 특성을 저하되지 않는다.
계속해서, 제2e도에 도시한 바와 같이, 상기 제3 포토레지스트막 페턴(PR3)을 제거한 다음, 그 결과물 상에 상기 반도체 기판(2)과 반대되는 도전성 불순물을 이온주입하여 드레인 및 소오스 영역들(18, 20)을 형성한다. 상기 반도체기판(2) 전면에 층간절연막(22)을 증착한 다음 리플로우(reflow)하여 평탄화한다. 평탄화된 상기 층간절연막(22)상에 금속 컨넥터(24 ; metal connector)를 형성한다.
상기 층간절연막(22)은 고온 열 산화막(High Temperature Oxide 이하 HTO라 한다) 또는 BPSG(Boro Phospo Silicate Glass)막으로 형성한 다음, 900℃에서 10분 동안 평탄화시킨 후 전기적 연결을 위한 콘택영역을 오픈한 후 그곳에 금속을 증착한 다음, 패터닝공정을 실시한다.
제3a도 내지 제3e도는 본 발명의 제2 실시예에 의한 불휘발성 메모리 제조방법을 단계별로 나타낸 도면들이다.
제3a도는 내지 제3b는 상기 제1 실시예와 동일하다. 따라서 제3c도 부터 상세하게 설명한다. 단, 제3b도에서 참조부호 PR4는 제4 포토레지스트막 페턴으로서 제1 실시예의 제1 포토레지스트막 페턴(PR1)과 동일한 역할을 하는 포토레지스트막 페턴이다.
제3c도는 상부절연막 패턴(44)을 형성하는 단계를 나타낸다. 구체적으로, 제3b도(또는 제1 실시예의 제2b도)의 결과물의 주변회로영역(PA)의 활성 영역상에 게이트산화막(40)을 형성한다. 그런다음, 상기 결과물전면에 상부게이트(42) 및 상부절연막(미도시)을 순차적으로 형성한다. 계속해서 상기 상부절연막 상에 셀 영역(CA)의 워드라인(W)방향 전부와 비트라인(B)방향 일부 및 주변회로영역(PA)의 활성영역 일부분을 한정하는 제5 포토레지스트막 페턴(PR5)을 형성한다. 상기 제5포토레지스트막 페턴(PR5)를 식각마스크로 이용하여 상기 결과물 전면을 이방성식각한다. 이 결과, 상기 상부절연막 중 상기 제5 포토레지스트막 페턴(PR5)이 덮혀있지 않는 부분이 제거되어 상부 절연막 패턴(44)이 형성된다. 상기 주변회로영역(PA)의 게이트 산화막(40)과 상부게이트(42) 및 상기 상부절연막(44)의 형성조건을 제1 실시예와 동일하므로 생략한다.
제3d도는 스택 게이트패턴 및 단층 게이트패턴을 형성하는 단계를 나타낸다. 구체적으로, 상기 제5 포토레지스트막 페턴(PR5)을 제거한다. 상기 상부 절연막 패턴(44)을 식각마스크로 사용하여 상기 상부게이트(42)를 식각한다. 이렇게하여 주변회로영역(PA)에 단층 게이프패턴이 자기정합(self-align)적으로 형성되고 셀 영역(CA)에 스택 게이트 패턴이 형성된다. 계속해서 제6 포토레지스트막(미도시)을 상기 결과물 상에 도포한다. 상기 제6 포토레지스트막을 패터닝하여 상기 셀 영역(CA)을 노출시키는 제6 포토레지스트막 페턴(PR6)을 형성한다. 상기 셀 영역(CA)의 스택 게이트 패턴을 식각 마스크로 이용하요 상기 게이트간 절연막(38)과 하부게이트(36)를 순차적으로 식각한다. 이어서 상기 제6 포토레지스트막 페턴(PR6)을 제거한다. 상기 공정에서 셀 영역(CA)에 단층 게이트패턴이 필요할 경우 상기 게이트간 절연막(38)을 부분적으로 한정하는 포토레지스트막 페턴을 형성함으로써 가능하다.
제3e도는 금속 컨넥터(52)를 형성하는 단계로서 제1 실시예의 제2e도와 동일한 과정이므로 설명을 생략한다.
이상, 본 발명에서 상기 상부 절연막이 상기 셀 영역(CA)의 스택 개이트(stack gate)와 주변회로영역(PA)의 단층 게이트를 형성하는 과정에서 식각 마스크로 사용된다. 따라서, 상기 셀 영역(CA)과 주변회로영역(PA)에서 상부게이트 물질을 동시에 식각할 수 있고 셀 영역(CA)에서의 게이트간 절연막 및 하부게이트를 식각3할 때 A/R를 감소시켜 미세 패턴형성이 가능하다. 따라서 고집적회로에서 주변회로영역(PA)의 패턴면적감소에 따른 종말점 검출문제를 해결할 수 있다. 또한 전체공정에 걸쳐 식각공정수를 줄여서 공정을 단순화할 수 있다. 또한, 셀 영역(CA)과 주변회로영역(PA)에 단층 게이트패턴이 형성되는 과정에서 필드산화막이 과도하게 손실되는 문제를 해결할 수 있다. 따라서 필드산화막의 부분적인 식각에 의한 필드산화막의 소자 분리특성이 저하되는 것과 기판이 손상되는 것을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (6)

  1. 반도체기판상의 셀 영역과 주변회로영역을 설정하는 단계 ; 상기 셀 및 주변회로영역에 필드영역과 활성영역을 설정한 다음 상기 필드영역에 필드 산화막을 형성하는 단계; 상기 활성영역상에 터널링 산화막을 형성하는 단계 ; 상기 반도체기판상에 하부게이트를 형성하는 단계; 상기 셀 영역에 있는 하부게이트의 일부분을 한정하여 제거하는 단계; 상기 반도체기판 전면에 게이트간 절연막을 형성하는 단계; 상기 주변회로영역에서 상기 게이트간 절연막, 하부게이트 및 터널링 산화막을 순차적으로 제거하는 단계; 상기 주변회로영역에 게이트 산화막을 형성하는 단계; 상기 반도체기판 전면에 상부게이트 및 상부절연막을 순차적으로 형성하는 단계; 상기 셀 영역 및 주변회로영역에서 상기 상부절연막 및 상부게이트를 순차적으로 식각하여 각각 게이트 마스크와 단층 게이트패턴을 형성하는 단계; 상기 게이트 마스크를 이용하여 상기 셀 영역에 있는 게이트간 절연막 및 하부게이트를 순차적으로 식각하여 스택 게이트패턴을 형성하는 단계; 상기 반도체기판에 소오스 및 드레인 영역들을 형성하는 단계; 상기 반도체기판 전면에 층간절연막을 형성하는 단계; 및 상기 층간절연막상에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 제조방법.
  2. 제1항에 있어서, 상기 하부게이트는 도핑된 폴리실리콘층으로 형성하고 상기 상부게이트는 폴리사이드층으로 형성하는 것을 특징으로 하는 불휘발성 메모리 제조방법.
  3. 제1항에 있어서, 상기 층간절연막은 HTO막 또는 BPSG막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 제조방법.
  4. 반도체기판에 셀 영역과 주변회로영역을 설정하는 단계; 상기 셀 및 주변회로영역에 필드영역과 활성영역을 설정한 다음 상기 필드영역에 필드 산화막을 형성하는 단계; 상기 활성영역상에 터널링 산화막을 형성하는 단계; 상기 반도체기판상에 하부게이트를 형성하는 단계; 상기 셀 영역에 있는 하부게이크의 일부분을 한정하여 제거하는 단계; 상기 반도체기판 전면에 게이트간 절연막을 형성하는 단계; 상기 주변회로영역에서 상기 게이트간 절연막, 하부게이트 및 터널링 산화막을 순차적적로 제거하는 단계; 상기 주변회로영역에 게이트 산화막을 형성하는 단계; 상기 반도체기판 전면에 상부게이트 및 상부절연막을 순차적으로 형성하는 단계; 상기 셀 영역 및 주변회로영역에서 상부절연막을 패터닝하여 마스크를 형성하는 단계; 상기 패터닝된 상부절연막을 마스크로 하여 상기 상부게이트를 식각하는 공정결과 셀 영역에 게이트 마스크패턴이 형성되고 주변회로영역에 단층 게이트패턴이 형성되는 단계; 상기 게이트 마스크패턴을 이용하여 셀 영역의 게이트간 절연막 및 하부게이트를 순차적으로 식각하여 스택 게이트패턴을 형성하는 단계; 상기 반도체기판에 소오스 및 드레인 영역들을 형성하는 단계; 상기 반도체기판 전면에 층간절연막을 형성하는 단계; 및 상기 층간절연막상에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 제조방법.
  5. 제4항에 있어서, 상기 층간절연막은 HTO막 또는 BPSG막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 제조방법.
  6. 제4항에 있어서, 상기 하부게이트는 도핑된 폴리실리콘층으로 형성하고 상기 상부게이트는 폴리사이드층으로 형성하는 것을 특징으로 하는 불휘발성 메모리 제조방 법.
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