JPH07130893A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH07130893A
JPH07130893A JP5301139A JP30113993A JPH07130893A JP H07130893 A JPH07130893 A JP H07130893A JP 5301139 A JP5301139 A JP 5301139A JP 30113993 A JP30113993 A JP 30113993A JP H07130893 A JPH07130893 A JP H07130893A
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JP
Japan
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layer
insulating film
polycrystalline
semiconductor device
floating gate
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JP5301139A
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English (en)
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Kouichi Maari
浩一 真有
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract

(57)【要約】 【目的】 浮遊ゲートに注入した電荷について高い維持
特性を得ると同時に、高速動作を実現し且つメモリ部の
設計の自由度を高める。 【構成】 メモリセル１１では、多結晶Ｓｉ層３１が浮
遊ゲート、拡散層２１が制御ゲート、高融点金属層３３
がメモリセル１１内の配線等になっている。周辺回路部
では、多結晶Ｓｉ層３２と高融点金属層３４とから成る
ポリサイド層３６がトランジスタ１２のゲート電極にな
っている。このため、多結晶Ｓｉ層３１の表面の熱酸化
等によって、浮遊ゲートの周囲に良質の絶縁膜２６を形
成することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願の発明は、メモリ部に浮遊ゲ
ートを有する半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】不揮発性メモリ部に浮遊ゲートを有する
半導体装置の殆どは、半導体基板上に２層の導電層が設
けられており、このうちの１層の導電層で浮遊ゲートが
形成され、残りの１層で形成された制御ゲートが浮遊ゲ
ート上に絶縁膜を介して積層されている積層ゲート構造
になっている。しかし、大部分が論理回路部でその中に
小容量の不揮発性メモリ部を有する半導体装置では、製
造コストを低減させるために、半導体基板上の導電層を
１層にすることが求められている。
【０００３】図５は、この様な半導体装置の第１従来例
におけるメモリセル１１と周辺回路部におけるトランジ
スタ１２とを示している。この第１従来例では、半導体
基板１３の表面にフィールド絶縁膜１４が選択的に形成
されており、フィールド絶縁膜１４に囲まれている領域
の表面に絶縁膜１５〜１７が形成されている。
【０００４】半導体基板１３中には拡散層２１〜２３が
形成されており、半導体基板１３上には多結晶Ｓｉ層２
４、２５が形成されている。また、多結晶Ｓｉ層２４は
絶縁膜２６に覆われており、更に、ＣＶＤ法等で形成さ
れた層間絶縁膜２７が全面を覆っている。
【０００５】メモリセル１１では、拡散層２１が制御ゲ
ートになっており、多結晶Ｓｉ層２４が浮遊ゲートにな
っている。従って、絶縁膜１５は容量結合用であり、電
荷は半導体基板１３から絶縁膜１６を通って多結晶Ｓｉ
層２４に注入される。また、トランジスタ１２では、多
結晶Ｓｉ層２５がゲート電極、絶縁膜１７がゲート絶縁
膜、拡散層２２、２３がソース／ドレインに夫々なって
いる。
【０００６】ところで、最小線幅が広い半導体装置で
は、ゲート電極等としての多結晶Ｓｉ層２５等の抵抗が
十分に低いので、この第１従来例の様に半導体基板１３
上の導電層として１層の多結晶Ｓｉ層２４、２５のみを
用いても問題はなかった。このため、絶縁膜２６は多結
晶Ｓｉ層２４の表面を熱酸化した熱酸化膜か、または熱
酸化膜を一部とする多層絶縁膜から成っていた。従っ
て、絶縁膜２６の膜質が良く、浮遊ゲートである多結晶
Ｓｉ層２４に注入された電荷を維持する特性が高かっ
た。
【０００７】しかし、最小線幅の微細化に伴って半導体
基板１３上の導電層の更なる低抵抗化が要求され、これ
を実現するために、ポリサイド構造が採用されている。
図６は、この様な第２従来例を示しており、この第２従
来例は、多結晶Ｓｉ層３１、３２上に高融点金属層３
３、３４を積層させたポリサイド層３５、３６が多結晶
Ｓｉ層２４、２５の代わりに用いられていることを除い
て、図５に示した第１従来例と実質的に同様の構成を有
している。
【０００８】
【発明が解決しようとする課題】ところで、図６に示し
た第２従来例では、浮遊ゲートであるポリサイド層３５
に注入された電荷を維持するための絶縁膜３７は、主に
高融点金属層３３の表面に形成された絶縁膜である。し
かし、この絶縁膜３７の膜質が十分に良いという報告は
なく、浮遊ゲートであるポリサイド層３５に注入された
電荷の維持が不十分である可能性がある。
【０００９】
【課題を解決するための手段】請求項１の半導体装置
は、メモリ部の浮遊ゲートが半導体層３１から成ってお
り、この半導体層３１上に絶縁膜２６を介して高融点金
属層３３が設けられていることを特徴としている。
【００１０】請求項２の半導体装置は、請求項１の半導
体装置において、周辺回路部では前記半導体層３２と前
記高融点金属層３４とでトランジスタ１２のゲート電極
が構成されていることを特徴としている。
【００１１】請求項３の半導体装置は、請求項１の半導
体装置において、メモリ部では前記高融点金属層３３が
メモリセル内の配線になっていることを特徴としてい
る。
【００１２】請求項４の半導体装置は、請求項１の半導
体装置において、拡散層２１が制御ゲートになってお
り、前記高融点金属層３３が前記拡散層２１の分路にな
っていることを特徴としている。
【００１３】請求項５の半導体装置の製造方法は、請求
項２の半導体装置を製造するに際して、前記半導体層３
１、３２上に前記絶縁膜２６を形成する工程と、この絶
縁膜２６のうちで前記周辺回路部の部分を除去する工程
とを有することを特徴としている。
【００１４】
【作用】本願の発明による半導体装置では、浮遊ゲート
が半導体層３１から成っているので、この半導体層３１
の表面の熱酸化等によって、浮遊ゲートが高融点金属層
等を含む構造に比べて、浮遊ゲートの周囲に良質の絶縁
膜２６を形成することができる。しかも、浮遊ゲートで
ある半導体層３１上に絶縁膜２６を介して高融点金属層
３３が設けられているので、周辺回路部のゲート電極３
６をポリサイド構造にしたり、高融点金属層３３をメモ
リセル内の配線や制御ゲートである拡散層２１の分路等
にしたりすることができる。
【００１５】また、本願の発明による半導体装置の製造
方法では、半導体層３１、３２上に絶縁膜２６を形成し
ても、この絶縁膜２６のうちで周辺回路部の部分を除去
しているので、周辺回路部にポリサイド構造のゲート電
極３６を容易に形成することができる。
【００１６】
【実施例】以下、本願の発明の一実施例を、図１〜４を
参照しながら説明する。なお、図５、６に示した第１及
び第２従来例と対応する構成部分には、同一の符合を付
してある。
【００１７】図１が、本実施例を示しており、図２〜４
がその製造方法を示している。本実施例を製造するため
には、図２に示す様に、半導体基板１３の表面にＬＯＣ
ＯＳ法等の従来公知の工程でフィールド絶縁膜１４を選
択的に形成した後、メモリセル１１の制御ゲートになる
拡散層２１を形成する。
【００１８】その後、メモリセル１１における容量結合
用の絶縁膜１５、浮遊ゲートに電荷を注入するための絶
縁膜１６、及び周辺回路部におけるトランジスタ１２の
ゲート絶縁膜としての絶縁膜１７を、フィールド絶縁膜
１４に囲まれている領域の表面に形成する。そして、多
結晶Ｓｉ層を全面に堆積させ、この多結晶Ｓｉ層をパタ
ーニングして、メモリセル１１の浮遊ゲートとしての多
結晶Ｓｉ層３１と、トランジスタ１２のゲート電極の一
部を形成するための多結晶Ｓｉ層３２とを形成する。
【００１９】次に、図３に示す様に、多結晶Ｓｉ層３１
を覆う絶縁膜２６を形成する。この絶縁膜２６として
は、例えば、多結晶Ｓｉ層３１の表面を熱酸化して形成
した熱酸化膜とこの熱酸化膜上に形成した窒化膜とこの
窒化膜の表面を熱酸化して形成した熱酸化膜とから成る
ＯＮＯ膜等を用いることができる。絶縁膜２６の膜厚
は、メモリの特性に影響を与えないので、任意に設定す
ることができる。なお、絶縁膜２６は多結晶Ｓｉ層３２
の表面にも形成される。
【００２０】次に、図４に示す様に、メモリ部を覆って
周辺回路部上に開口を有するフォトレジスト３８をパタ
ーニングする。そして、このフォトレジスト３８をマス
クにして、周辺回路部の多結晶Ｓｉ層３２を覆っている
絶縁膜２６を除去する。
【００２１】次に、図１に示した様に、フォトレジスト
３８を除去した後、ＷＳｉ層等の高融点金属層を全面に
堆積させ、この高融点金属層と多結晶Ｓｉ層３２とをパ
ターニングして、メモリセル１１内の配線等としての高
融点金属層３３と、トランジスタ１２のゲート電極にな
るポリサイド層３６の一部としての高融点金属層３４と
を形成する。
【００２２】その後、トランジスタ１２のソース／ドレ
インとしての拡散層２２、２３や、高融点金属層３３を
覆う絶縁膜３７や、層間絶縁膜２７等を形成して、メモ
リセル１１とトランジスタ１２とを完成させる。そし
て、更に、従来公知の工程によって、その他の配線等を
形成する。
【００２３】
【発明の効果】本願の発明による半導体装置では、浮遊
ゲートの周囲に良質の絶縁膜を形成することができるの
で、浮遊ゲートに注入した電荷について高い維持特性を
得ることができる。しかも、周辺回路部のゲート電極を
ポリサイド構造にしたり、高融点金属層を制御ゲートで
ある拡散層の分路等にしたりすることができるので、高
速動作を実現することができる。更に、高融点金属層を
メモリセル内の配線にすることもできるので、メモリ部
の設計の自由度を高めることができる。
【００２４】また、本願の発明による半導体装置の製造
方法では、周辺回路部にポリサイド構造のゲート電極を
容易に形成することができるので、メモリ部では浮遊ゲ
ートへ注入した電荷について高い維持特性を得ることが
でき且つ高速動作を実現することができる半導体装置を
容易に製造することができる。
【図面の簡単な説明】
【図１】本願の発明の一実施例の側断面図である。
【図２】一実施例を製造するための最初の工程を示す側
断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】本願の発明の第１従来例の側断面図である。
【図６】本願の発明の第２従来例の側断面図である。
【符号の説明】
２１ 拡散層 ２６ 絶縁膜 ３１ 多結晶Ｓｉ層 ３２ 多結晶Ｓｉ層 ３３ 高融点金属層 ３４ 高融点金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/43 7376−4Ｍ Ｈ０１Ｌ 29/46 Ｄ 7376−4Ｍ 29/62 Ｇ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリ部の浮遊ゲートが半導体層から成
    っており、 この半導体層上に絶縁膜を介して高融点金属層が設けら
    れていることを特徴とする半導体装置。
  2. 【請求項２】 周辺回路部では前記半導体層と前記高融
    点金属層とでトランジスタのゲート電極が構成されてい
    ることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 メモリ部では前記高融点金属層がメモリ
    セル内の配線になっていることを特徴とする請求項１記
    載の半導体装置。
  4. 【請求項４】 拡散層が制御ゲートになっており、 前記高融点金属層が前記拡散層の分路になっていること
    を特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 前記半導体層上に前記絶縁膜を形成する
    工程と、 この絶縁膜のうちで前記周辺回路部の部分を除去する工
    程とを有することを特徴とする請求項２記載の半導体装
    置の製造方法。
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Cited By (4)

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