JPH06151879A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH06151879A JPH06151879A JP4316236A JP31623692A JPH06151879A JP H06151879 A JPH06151879 A JP H06151879A JP 4316236 A JP4316236 A JP 4316236A JP 31623692 A JP31623692 A JP 31623692A JP H06151879 A JPH06151879 A JP H06151879A
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- gate
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- insulation film
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】 ＥＰＲＯＭを含む半導体装置の周辺ＭＯＳト
ランジスタを、製造工程を増やすことなく、しかも絶縁
膜の信頼度を低下することがない高耐圧の構成とする。 【構成】 ＥＰＲＯＭを含む半導体装置の高耐圧ＭＯＳ
トランジスタのゲート部を、半導体基板１上に形成され
た第１の絶縁膜３、第１の電極４、第２の絶縁膜５、及
び第１の電極よりも小さいゲート幅の第２の電極６とで
構成し、第１の電極４のみが存在するゲート幅方向の第
１のゲート電極４に金属配線のコンタクト９を接続し、
第１の絶縁膜３をゲート絶縁膜とし、かつ第１の電極４
をゲート電極とした構成とする。これにより、高耐圧Ｍ
ＯＳトランジスタのゲート絶縁膜をＥＰＲＯＭのゲート
部と同じゲート絶縁膜で構成でき、絶縁膜の品質を高め
て耐圧を向上させる。
ランジスタを、製造工程を増やすことなく、しかも絶縁
膜の信頼度を低下することがない高耐圧の構成とする。 【構成】 ＥＰＲＯＭを含む半導体装置の高耐圧ＭＯＳ
トランジスタのゲート部を、半導体基板１上に形成され
た第１の絶縁膜３、第１の電極４、第２の絶縁膜５、及
び第１の電極よりも小さいゲート幅の第２の電極６とで
構成し、第１の電極４のみが存在するゲート幅方向の第
１のゲート電極４に金属配線のコンタクト９を接続し、
第１の絶縁膜３をゲート絶縁膜とし、かつ第１の電極４
をゲート電極とした構成とする。これにより、高耐圧Ｍ
ＯＳトランジスタのゲート絶縁膜をＥＰＲＯＭのゲート
部と同じゲート絶縁膜で構成でき、絶縁膜の品質を高め
て耐圧を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は浮遊ゲート型ＥＰＲＯＭ
を含む半導体装置に関し、特に高耐圧の周辺ＭＯＳトラ
ンジスタの構造に関する。
を含む半導体装置に関し、特に高耐圧の周辺ＭＯＳトラ
ンジスタの構造に関する。
【０００２】
【従来の技術】従来、浮遊ゲート型ＥＰＲＯＭを含む半
導体装置では、図４に概略断面図を示すように、ＥＰＲ
ＯＭ部においては半導体基板１上に第１の絶縁膜３、第
１の電極４、第２の絶縁膜５、第２の電極６からなる２
層ゲート電極構造を有し、周辺ＭＯＳトランジスタ部に
おいては２層ゲート電極に使用されている第２の絶縁膜
５及び第２の電極６の各一部５Ａ，６Ａを使用して、ゲ
ート部を形成している。なお、近年では、ＥＰＲＯＭ部
の第２の絶縁膜５は薄膜化もしくは複合膜化される傾向
にあるため、周辺ＭＯＳトランジスタのゲート絶縁膜５
ＡはＥＰＲＯＭ部の第２の絶縁膜５とは別に形成される
場合がある。なお、７，７Ａはソース・ドレインの不純
物拡散層である。
導体装置では、図４に概略断面図を示すように、ＥＰＲ
ＯＭ部においては半導体基板１上に第１の絶縁膜３、第
１の電極４、第２の絶縁膜５、第２の電極６からなる２
層ゲート電極構造を有し、周辺ＭＯＳトランジスタ部に
おいては２層ゲート電極に使用されている第２の絶縁膜
５及び第２の電極６の各一部５Ａ，６Ａを使用して、ゲ
ート部を形成している。なお、近年では、ＥＰＲＯＭ部
の第２の絶縁膜５は薄膜化もしくは複合膜化される傾向
にあるため、周辺ＭＯＳトランジスタのゲート絶縁膜５
ＡはＥＰＲＯＭ部の第２の絶縁膜５とは別に形成される
場合がある。なお、７，７Ａはソース・ドレインの不純
物拡散層である。
【０００３】
【発明が解決しようとする課題】近年、デバイスの縮小
に伴い、周辺ＭＯＳトランジスタ部はゲート絶縁膜５Ａ
の膜厚が縮小される傾向にある。その場合、ＥＰＲＯＭ
にデータ書込を行う際に必要な高電圧回路には絶縁膜の
信頼度上周辺ＭＯＳトランジスタ部と同じゲート絶縁膜
を用いることができず、そのため高電圧回路に使用する
ＭＯＳトランジスタは、周辺ＭＯＳトランジスタ部と比
較してより厚いゲート絶縁膜を形成する手法が用いられ
ている。そのためには、始めにＥＯＲＯＭ部と周辺ＭＯ
Ｓトランジスタ部のゲート絶縁膜を形成し、その後高耐
圧ＭＯＳトランジスタ部のゲート絶縁膜のみフォトリソ
グラフィ技術を用いて選択的に除去し、次いで再度ゲー
ト絶縁膜を形成するという手法を用い、半導体基板上に
２種類の膜厚の異なるゲート絶縁膜を形成し、それを高
耐圧ＭＯＳトランジスタに用いている。
に伴い、周辺ＭＯＳトランジスタ部はゲート絶縁膜５Ａ
の膜厚が縮小される傾向にある。その場合、ＥＰＲＯＭ
にデータ書込を行う際に必要な高電圧回路には絶縁膜の
信頼度上周辺ＭＯＳトランジスタ部と同じゲート絶縁膜
を用いることができず、そのため高電圧回路に使用する
ＭＯＳトランジスタは、周辺ＭＯＳトランジスタ部と比
較してより厚いゲート絶縁膜を形成する手法が用いられ
ている。そのためには、始めにＥＯＲＯＭ部と周辺ＭＯ
Ｓトランジスタ部のゲート絶縁膜を形成し、その後高耐
圧ＭＯＳトランジスタ部のゲート絶縁膜のみフォトリソ
グラフィ技術を用いて選択的に除去し、次いで再度ゲー
ト絶縁膜を形成するという手法を用い、半導体基板上に
２種類の膜厚の異なるゲート絶縁膜を形成し、それを高
耐圧ＭＯＳトランジスタに用いている。
【０００４】しかしながら、このように形成した絶縁膜
は２度の絶縁膜形成工程を経るため、パーティクル汚染
等の取込み頻度増による歩留り低下，絶縁膜の信頼度低
下の原因となる。さらに、絶縁膜中にトラップ準位が形
成され易いという問題がある。また、周辺ＭＯＳトラン
ジスタ部のゲート部をＥＰＲＯＭ部で用いられる第１の
絶縁膜と第１の電極とで形成する方法も提案されている
が、この場合にはゲート電極の形成前に不純物拡散層７
Ａを形成する必要があり、不純物拡散層とゲート電極と
の重ね合わせ精度の低下や工程の増加という問題が生じ
る。本発明の目的は、製造工程を増やすことなく、しか
も絶縁膜の信頼度を低下することがないＭＯＳ型半導体
装置を提供することにある。
は２度の絶縁膜形成工程を経るため、パーティクル汚染
等の取込み頻度増による歩留り低下，絶縁膜の信頼度低
下の原因となる。さらに、絶縁膜中にトラップ準位が形
成され易いという問題がある。また、周辺ＭＯＳトラン
ジスタ部のゲート部をＥＰＲＯＭ部で用いられる第１の
絶縁膜と第１の電極とで形成する方法も提案されている
が、この場合にはゲート電極の形成前に不純物拡散層７
Ａを形成する必要があり、不純物拡散層とゲート電極と
の重ね合わせ精度の低下や工程の増加という問題が生じ
る。本発明の目的は、製造工程を増やすことなく、しか
も絶縁膜の信頼度を低下することがないＭＯＳ型半導体
装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、高耐圧ＭＯＳ
トランジスタのゲート部を、半導体基板上に形成された
第１の絶縁膜と、この上に形成された第１の電極と、こ
の上に形成された第２の絶縁膜と、第１の電極よりも小
さいゲート幅とされた第２の電極とで構成し、第１の電
極のみが存在するゲート幅方向の第１のゲート電極にコ
ンタクトを接続し、第１の絶縁膜をゲート絶縁膜とし、
かつ第１の電極をゲート電極とした構成とする。
トランジスタのゲート部を、半導体基板上に形成された
第１の絶縁膜と、この上に形成された第１の電極と、こ
の上に形成された第２の絶縁膜と、第１の電極よりも小
さいゲート幅とされた第２の電極とで構成し、第１の電
極のみが存在するゲート幅方向の第１のゲート電極にコ
ンタクトを接続し、第１の絶縁膜をゲート絶縁膜とし、
かつ第１の電極をゲート電極とした構成とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の半導体装置のうち、高耐圧が要求さ
れる周辺ＭＯＳトランジスタの一実施例を示し、（ａ）
は平面レイアウト図、（ｂ）はＡ−Ａ線断面図、（ｃ）
はＢ−Ｂ線断面図である。これらの図において、半導体
基板１の素子分離領域２で画成された素子領域には第１
の絶縁膜３が形成され、この上に第１の電極４が形成さ
れる。また、この第１の電極４上には第２の絶縁膜５が
形成され、その上に第２の電極６が形成される。また、
これらの電極４，６を利用して前記半導体基板１にはソ
ース・ドレインとしての不純物拡散層７が形成されてい
る。
る。図１は本発明の半導体装置のうち、高耐圧が要求さ
れる周辺ＭＯＳトランジスタの一実施例を示し、（ａ）
は平面レイアウト図、（ｂ）はＡ−Ａ線断面図、（ｃ）
はＢ−Ｂ線断面図である。これらの図において、半導体
基板１の素子分離領域２で画成された素子領域には第１
の絶縁膜３が形成され、この上に第１の電極４が形成さ
れる。また、この第１の電極４上には第２の絶縁膜５が
形成され、その上に第２の電極６が形成される。また、
これらの電極４，６を利用して前記半導体基板１にはソ
ース・ドレインとしての不純物拡散層７が形成されてい
る。
【０００７】そして、前記第２の電極６は第１の電極４
よりもゲート幅寸法が短くされ、その短くされた部分に
は第１の電極６のみが存在するようになっている。その
上で、層間絶縁膜８が形成され、かつ金属配線９が形成
されて前記不純物拡散層７に接続されるが、この金属配
線９の一部は前記第１の電極４のみが存在される領域の
層間絶縁膜８に形成され、第１の電極４に直接接続され
る構成となっている。
よりもゲート幅寸法が短くされ、その短くされた部分に
は第１の電極６のみが存在するようになっている。その
上で、層間絶縁膜８が形成され、かつ金属配線９が形成
されて前記不純物拡散層７に接続されるが、この金属配
線９の一部は前記第１の電極４のみが存在される領域の
層間絶縁膜８に形成され、第１の電極４に直接接続され
る構成となっている。
【０００８】図２は図１の製造方法を工程順に示す断面
図である。先ず、（ａ）のように、半導体基板１上に周
知の技術を用いて素子分離領域２を形成し、かつ素子領
域に第１の絶縁膜３を例えば熱酸化法により 250〜 350
Å形成する。次に、（ｂ）のように、第１の電極４とし
てリンドープしたポリシリコンをＣＶＤ法により2000Å
程度成長し、フォトリソグラフィ技術により周辺ＭＯＳ
トランジスタのうちの高耐圧が要求されるトランジスタ
部及びＥＰＲＯＭ部にのみパターンを形成する。その
後、第１の電極４の表面に第２の絶縁膜５を例えば熱酸
化法により 200Å程度形成し、更に第２の電極６を例え
ばポリシリコンを全面に成長し、ポリシリコンに不純物
をドープする。
図である。先ず、（ａ）のように、半導体基板１上に周
知の技術を用いて素子分離領域２を形成し、かつ素子領
域に第１の絶縁膜３を例えば熱酸化法により 250〜 350
Å形成する。次に、（ｂ）のように、第１の電極４とし
てリンドープしたポリシリコンをＣＶＤ法により2000Å
程度成長し、フォトリソグラフィ技術により周辺ＭＯＳ
トランジスタのうちの高耐圧が要求されるトランジスタ
部及びＥＰＲＯＭ部にのみパターンを形成する。その
後、第１の電極４の表面に第２の絶縁膜５を例えば熱酸
化法により 200Å程度形成し、更に第２の電極６を例え
ばポリシリコンを全面に成長し、ポリシリコンに不純物
をドープする。
【０００９】次に、（ｃ）のように、ＥＰＲＯＭ部の２
層ゲート電極構造をフォトリソグラフィ技術及びエッチ
ング技術により形成し、かつこれと同時に高耐圧ＭＯＳ
トランジスタ部のゲート部を形成する。次に、周辺ＭＯ
Ｓトランジスタ部のゲート部の第２の電極６をエッチン
グ技術により形成するが、その時、同時に、図（ｄ）の
ように、高耐圧ＭＯＳトランジスタ部の第２のゲート電
極６の一部領域もエッチングする。その後、高耐圧ＭＯ
Ｓトランジスタ及び周辺ＭＯＳトランジスタには、各々
ＭＯＳトランジスタのソース・ドレインとなるべき不純
物拡散層７を形成するために、基板と反対導電型の不純
物をイオン注入法により形成し、活性化のために熱処理
を施す。続いて、（ｅ）のように、層間絶縁膜８を形成
した後、コンタクト孔を開口し、金属配線９を形成す
る。
層ゲート電極構造をフォトリソグラフィ技術及びエッチ
ング技術により形成し、かつこれと同時に高耐圧ＭＯＳ
トランジスタ部のゲート部を形成する。次に、周辺ＭＯ
Ｓトランジスタ部のゲート部の第２の電極６をエッチン
グ技術により形成するが、その時、同時に、図（ｄ）の
ように、高耐圧ＭＯＳトランジスタ部の第２のゲート電
極６の一部領域もエッチングする。その後、高耐圧ＭＯ
Ｓトランジスタ及び周辺ＭＯＳトランジスタには、各々
ＭＯＳトランジスタのソース・ドレインとなるべき不純
物拡散層７を形成するために、基板と反対導電型の不純
物をイオン注入法により形成し、活性化のために熱処理
を施す。続いて、（ｅ）のように、層間絶縁膜８を形成
した後、コンタクト孔を開口し、金属配線９を形成す
る。
【００１０】したがって、この構成によれば、周辺ＭＯ
Ｓトランジスタ部は、図示は省略するが、第２の絶縁膜
５と第２の電極６とでゲート部を構成し、高耐圧ＭＯＳ
トランジスタ部は、図１のようにＥＰＲＯＭ部と同様に
第１の絶縁膜３、第１の電極４、第２の絶縁膜５、第２
の電極６でゲート部が構成される。更に、この高耐圧Ｍ
ＯＳトランジスタ部では、第２の電極６をゲート幅方向
に小さくしてその部分に第１のゲート電極４のみが存在
するようにし、この部分を利用して金属配線９のコンタ
クトを配置しているので、そのゲート電極を第１の電極
４で構成し、かつゲート絶縁膜を第１の絶縁膜３で構成
することになる。これにより、ゲート絶縁膜はＥＰＲＯ
Ｍ部と同一の良質な膜質となり、その信頼度を高めて高
電圧回路に使用するのに充分なトランジスタを得ること
ができる。
Ｓトランジスタ部は、図示は省略するが、第２の絶縁膜
５と第２の電極６とでゲート部を構成し、高耐圧ＭＯＳ
トランジスタ部は、図１のようにＥＰＲＯＭ部と同様に
第１の絶縁膜３、第１の電極４、第２の絶縁膜５、第２
の電極６でゲート部が構成される。更に、この高耐圧Ｍ
ＯＳトランジスタ部では、第２の電極６をゲート幅方向
に小さくしてその部分に第１のゲート電極４のみが存在
するようにし、この部分を利用して金属配線９のコンタ
クトを配置しているので、そのゲート電極を第１の電極
４で構成し、かつゲート絶縁膜を第１の絶縁膜３で構成
することになる。これにより、ゲート絶縁膜はＥＰＲＯ
Ｍ部と同一の良質な膜質となり、その信頼度を高めて高
電圧回路に使用するのに充分なトランジスタを得ること
ができる。
【００１１】図３は本発明の第２の実施例を示し、
（ａ）は平面レイアウト図、（ｂ）そのＣ−Ｃ線断面図
である。この実施例においては、金属配線９のコンタク
ト孔開口部が第１の電極４及び第２の電極６の両方に接
するように形成されている。この実施例においても、第
１実施例と同様にＥＰＲＯＭ部のゲート部を構成する第
１の絶縁膜３及び第１の電極４で高耐圧ＭＯＳトランジ
スタ部のゲート部を構成することができ、ゲート絶縁膜
の膜質を高め、信頼度を向上することができる。ここ
で、前述の第１の絶縁膜の形成において、熱酸化法を用
いたが、例えば酸化膜／窒化膜／酸化膜のような複合膜
を用いても構わない。その際は、周辺ＭＯＳトランジス
タ部のゲート絶縁膜は別工程で形成する必要がある。
（ａ）は平面レイアウト図、（ｂ）そのＣ−Ｃ線断面図
である。この実施例においては、金属配線９のコンタク
ト孔開口部が第１の電極４及び第２の電極６の両方に接
するように形成されている。この実施例においても、第
１実施例と同様にＥＰＲＯＭ部のゲート部を構成する第
１の絶縁膜３及び第１の電極４で高耐圧ＭＯＳトランジ
スタ部のゲート部を構成することができ、ゲート絶縁膜
の膜質を高め、信頼度を向上することができる。ここ
で、前述の第１の絶縁膜の形成において、熱酸化法を用
いたが、例えば酸化膜／窒化膜／酸化膜のような複合膜
を用いても構わない。その際は、周辺ＭＯＳトランジス
タ部のゲート絶縁膜は別工程で形成する必要がある。
【００１２】
【発明の効果】以上説明したように本発明は、半導体装
置の高耐圧ＭＯＳトランジスタのゲート部をＥＰＲＯＭ
と同時に２層ゲート電極で形成し、その一部領域には第
１の電極だけからなる領域を設けてここに電極を配置し
ているので、この第１の電極と第１の絶縁膜でＭＯＳト
ランジスタのゲート部を構成することになり、ゲート絶
縁膜はＥＰＲＯＭ部と同一の良質な膜質を持ち、かつ高
電圧回路に使用するのに充分なトランジスタを得ること
ができる効果がある。
置の高耐圧ＭＯＳトランジスタのゲート部をＥＰＲＯＭ
と同時に２層ゲート電極で形成し、その一部領域には第
１の電極だけからなる領域を設けてここに電極を配置し
ているので、この第１の電極と第１の絶縁膜でＭＯＳト
ランジスタのゲート部を構成することになり、ゲート絶
縁膜はＥＰＲＯＭ部と同一の良質な膜質を持ち、かつ高
電圧回路に使用するのに充分なトランジスタを得ること
ができる効果がある。
【図１】本発明の第１実施例を示し、（ａ）は平面レイ
アウト図、（ｂ）はそのＡ−Ａ線断面図、（ｃ）はその
Ｂ−Ｂ線断面図である。
アウト図、（ｂ）はそのＡ−Ａ線断面図、（ｃ）はその
Ｂ−Ｂ線断面図である。
【図２】図１の半導体装置を製造する方法を工程順に示
す断面図である。
す断面図である。
【図３】本発明の第２実施例を示し、（ａ）は平面レイ
アウト図、（ｂ）そのＣ−Ｃ線断面図である。
アウト図、（ｂ）そのＣ−Ｃ線断面図である。
【図４】従来の半導体装置の概略断面図である。
１ 半導体基板 ３ 第１の絶縁膜 ４ 第１の電極 ５ 第２の絶縁膜 ６ 第２の電極 ７ ソース・ドレイン ８ 層間絶縁膜 ９ 金属配線
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｘ
Claims (1)
- 【請求項１】 半導体基板上に形成された第１の絶縁膜
と、この上に形成された第１の電極と、この上に形成さ
れた第２の絶縁膜と、この上に形成された第２の電極と
でゲート部が構成される浮遊ゲート型ＥＰＲＯＭを含む
半導体装置において、周辺ＭＯＳトランジスタのゲート
部には、前記第１の絶縁膜，第１の電極、第２の絶縁
膜、及び前記第１の電極よりも小さいゲート幅とされた
第２の電極とを有し、前記第１の電極のみが存在するゲ
ート幅方向の第１のゲート電極にコンタクトを接続し、
前記第１の絶縁膜をゲート絶縁膜とし、かつ第１の電極
をゲート電極として構成したことを特徴とするＭＯＳ型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316236A JPH06151879A (ja) | 1992-10-31 | 1992-10-31 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316236A JPH06151879A (ja) | 1992-10-31 | 1992-10-31 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151879A true JPH06151879A (ja) | 1994-05-31 |
Family
ID=18074837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316236A Pending JPH06151879A (ja) | 1992-10-31 | 1992-10-31 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2803096A1 (fr) * | 1999-12-28 | 2001-06-29 | St Microelectronics Sa | Circuit integre comprenant des transistors haute tension et logiques et des cellules eprom |
-
1992
- 1992-10-31 JP JP4316236A patent/JPH06151879A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2803096A1 (fr) * | 1999-12-28 | 2001-06-29 | St Microelectronics Sa | Circuit integre comprenant des transistors haute tension et logiques et des cellules eprom |
| US6653684B2 (en) | 1999-12-28 | 2003-11-25 | Stmicroelectronics S.A. | Integrated circuit including high-voltage and logic transistors and EPROM cells |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990420 |