JPS63104371A - 半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体メモリ集積回路、特にＭＯ８型１ａｒ
／１ｃ半導体メそり集積回路およびその製造方法に関す
る。

（従来の技術） 従来のＭＯ８型ＩＴｒ／ＩＣ半導体メモリ果槓回路の製
造工程断面図を第３図に示す。図は、左側にセル部を、
また右側に周辺Ｔｒ部を示す。

この図に示すように、従来の製造方法は、まず、シリコ
ン基板１上に、選択酸化マスクとしてＳｔ　Ｎ／ｓｉＯ
，ｔＤ　１ｍ層ｍ　２　ｋ’ｔｚＮＴル（ＩＸ　３　Ｌ
９（ａ）　）。

次に、基板１の分離酸化部（以下フィールド部という）
となるべき部分３の前記積層膜２金蝕刻し、開口部４を
形成する（第３図（ｂ））。そして、その開口部４全通
して前記フィールド部となるべき部分３に、基板ｌと同
型のやや高濃度のチャンネルストップのための不純物を
イオン打ち込み（第３図（ｂ）　）　ｔ、た後、積層膜
２をマスクとして熱酸化することにより同部分３に分離
酸化膜５全形ｇ″ｊる（第３図（Ｃ）〕。

その後、積層膜２全除去した後、基板１のセル部キャパ
シタ形成部にキャパシタ誘電体／１５６お！びキャパシ
タ電極例えばポリシリコン層７を順次形成することによ
りセル部キヤ・ぞシタ８を形成し、該キャノぞシタ部は
絶縁膜９でカバーする（第３図（ｄ））。

次に、基板ｌのセル部トランスファＴｒ形成部および周
辺部Ｔｒ形形部部セル部トランスファＴｒｌＯおよび周
辺部Ｔｒ　ｌ　ｌ　ｋ形成する。このＴｒｉｏ、１１は
、基板１にゲート絶縁膜１２，４電性ポリシリコン層１
３およびメタルシリサイド層１４’に＋＠次影形成て所
謂ポリサイド構造でダートｆｆｉ形成した後、該ｙ−ト
ｔ−マスクとして基板１と反対導電型の比較的高い不純
物濃度の拡散層１５に基板１に形成し、さらに前記ｙ−
トの側壁に絶縁物のサイドウオール１６を形成した状態
で、該サイドウオール［６と前記ｙ−ト’ｔマスクとし
て、基＆ｌと反対導電をの高不純ｖＩＪ濃度の拡散層Ｌ
７を基板ｌに再度形成することによシ、所￥’ｌ　Ｌ　
Ｄ　Ｄ　（ＬｉｇｈｔｌｙＤｏｐｅｄ　Ｄｒａｉｎ　）
構造で形成される（第３図Ｃｅ）　、　（ｆ）　）。

このようにしてセル部トランスファＴｒ　Ｌ　Ｏと周辺
部Ｔｒ　１１　ｆ形成したならば、次に、基板１上の全
面に？！縁膜１８を被着し、その絶縁膜１８に、配線と
前記Ｔｒ　Ｌ　Ｏ、ｌ　１の拡散層とのコンタクトをと
る之めの接触孔１９ｔ−開ける（第３図（ｆ））。

その後、前記接触孔１９ｔ−通してＴｒｌＯ，１１の拡
散層に接する配線２０を絶縁膜１８上に形成し、最後に
その上にパッシベーション膜２１を被着し、最終構造を
得る（第３図（ｇ））。

（発明が解決しようとする問題点〕 しかしながら、上記従来の方法では、セル部キャパシタ
８が基板ｌｆｉ面に平面的に形成される之め、面積を縮
小して高ｖ！ｆｉ度化を進める方向では容量の大幅な減
少が避けられなく、かつ基板ｌとの間にキャパシタ全形
成するため、α線などの放射線によるソフトエラーの問
題があった。

この発明は上記の点に鑑みなされたもので、その目的は
、小面積で大容量とし得、かつソフトエラーに対して極
めて強いセル部キャパシタを有する半導体メモリ集積回
路およびその製造方法上提供することにある。

（問題点を解決するための手段） この発明では、半導体基板に溝を形成し、その内壁に厚
い酸化膜を形成し、その厚い酸化膜で覆われた前記溝内
に下部電極、誘電体層および上部電極で構成されるセル
部キャパシタを形成する。

また、前記溝の内壁に形成される厚い酸化膜は、前記溝
の内壁の一部を除いて形成することとし、それによりｊ
１出した前記溝内壁の一部でセル部キャパシタの下部電
極とセル部トランスファＴｒの拡散１−との接触をとる
。

（作用） 上記のような構成においては、溝の深さ方向金利用して
三次元的にセル部キャノシタが形成されるため、小面積
でも大容量のキャノ９シタとなる。

また、厚い酸化膜により半導体基板とは絶縁されてセル
部キャパシタが形成されるため、ソフトエラー耐性が高
くなる。さらに、溝内壁の一部にて、セル部キヤ／９シ
タの下部電極とセル部トランスファＴｒの拡散層との接
触をとるため、接触のために基板平面に必要な面積は極
小となる〇 （実施例） 以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例を示す工程断面図であり、こ
の図では左側にセル部を、また右側に周辺Ｔｒ部を示す
。また、第２図は児成したセル部の平面図でちり、前記
第１図のセル部は、この第２図のＡ−Ａ線に沿った断面
図である。

第１因に示すように、この発明の一実施例では、ます、
シリコン基板３１上に、選択酸化マスクとしてＳｉ　Ｎ
／ｓｉＯ，の積層膜３２ｔ−被着−すル（第１　図（ａ
）　）。

次に、基板３１のセル部キャパシタ形成部３３および分
離酸化部３４の前記積層膜３２を蝕刻し、開口部３５全
形成する。そして、その開口部３５全通して前記セル部
キヤ・！シタ形成部３３および分離酸化部３４にチャン
ネルストラグのためのイオン打ち込みを行う（第１図（
ｂ））。

次に、基板３１上の全面に、絶縁膜またはホトレジスト
あるいはそれらの複合膜からなるエツチングマスク層３
６　ｅ　１０００〜ｔｏｏｏｏ＾厚に形成し、このエツ
チングマス−り層３６には、基板３１のセル部キャノ々
シタ形成部３３に溝を形成するための開口部３７を形成
する（第１図（Ｃ））。

その後、前記エツチングマスク層３６をマスクとしてＲ
ＩＥ（リアクティブイオンエツチング）法で基板３１の
セル部キャパシタ形成部３３を１〜１０μｍの深さにエ
ツチングすることにより、該セル部キヤ・９シタ形成部
３３に前記深さの溝３８を形成する。その後、エツチン
グマスク層３６は除去する（第１図（ｄ））。

続いて、積層膜３２をマスクとして熱酸化することによ
り、基板３１の分離酸化部３４に１０００〜７０００大
厚の分離酸化膜３９を形成すると同時に、前記溝３８の
内壁に、前記分離酸化膜３９と同一の比較的厚い酸化膜
４０’に形成する（第１図（ｅ））。

なお、溝３８Ｆ３壁の酸化膜４０と分離酸化膜３９は、
同時ではなく、相前後して別工程で各々異なる厚さに形
成することも可能である。

次に、溝３８内を含めて六回金子担化する形で、エツチ
ングマスク層としてのホトレジスト４１を基板３１に塗
布する。この時、ホトレジス）４１は単層でもよいし多
層でもよい。単層ならばポジレジスト、多層ならば下層
にＩＯＫ人〜２０に人の厚いＰＭＭＡ、上層にポジレジ
ストなどが使える。

そして、このホトレジスト４１には、基板３１のセル部
トランスファＴｒ形成部側の、溝３８開口端の溝３８内
壁から前記比較的厚い酸化膜４０全除去するための開口
部４２全形成する。そして、その開口部４２全通して前
記比較的厚い酸化膜４０全ドライエツチングすることに
より、該酸化膜４０を、基板３１のセル部トヲンスファ
Ｔｒ形成部側の、溝３８開口端の溝３８内壁からは除去
し、該内壁部４３を露出させる（第１図（ｆ））。

その後、ホトレジスト４１を除去した上で、例えば導電
性ポリシリコンの被着とパターニングを行うことにより
、前記溝３８の露出内壁部４３と、その溝３８の内壁を
覆う前記酸化膜４０の内壁にキヤ・９シタ下部電極４４
を形成する。さらに、この下部電極４４の形成後、該下
部電極４４の内壁金倉む表面全体にＳｉＮ／ｓ１ｏ、か
らなるキャパシタ誘電体層４５を被着する。さらに、こ
の誘電体層４５の被着後、例えば導電性ポリシリコンの
被着とパターニングを行うことにより、溝３８を埋め込
む形で前記キャパシタ誘電体層４５の内側にキャパシタ
下部電極４６を形成する。そして、この上部電極４６上
は絶縁膜４７で覆う（第１図（ｇ））。

これにより、比較的厚い酸化膜４０で覆われた溝３８内
には、キャパシタ下部電極４４．キャパシタ誘電体層４
５およびキャパシタ上部電極４６からなるセル部キャパ
シタ４８が形成される。このセル部キヤ・ぐシタ４８の
下部電極４４は、基板３１のセル部トランスファＴｒ形
成部側の溝３８開口端においては、該溝３８の内壁（半
導体基板部）に接する。

しかる後、セル部キヤ・ンシタ部分以外からキャパシタ
誘電体層４５を除去し、さらに積層膜３２を除去する。

そして、次に、前記誘電体層４５および積層膜３２の除
去により露出し九基板３１のセル部トランスファＴｒ形
成部および周辺部Ｔｒ形成部に、従来と全く同一の工程
によりセル部トランスファＴｒ　４９と周辺部Ｔｒ５０
ｔ−ＬＤＤ構造で形成する（第１図（ｈ）　、　（ｉ）
　）。

この時、セル部トランスファＴｒ４９のソース・ドレイ
ン拡散層５１の一部は、該拡散層５１の拡が９および、
キャパシタ下部電極４４に導電性ポリシリコンを使用し
た場合は該ポリシリコンからの不純物拡散により、キャ
パシタ下部電極４４が接した溝３８開口端における溝３
８の内壁で前記キャパシタ下部電極４４に接触する（電
気的に接続される〕ようにする。

しかる後、これまた従来と同様に基板３１上の全面に絶
縁膜５２を被着し、接触孔５３ｆｔその絶縁膜５２に開
け（第１図（ｉ）　）　、さらに配線５４全形成し、そ
の上にパッシベーション膜５５’ｋＭ着する（第１図（
ｊ））ことにより、最終構造を得る。

（発明の効果） 以上詳述し念ように、この発明によれば、半導体基板に
形成され九溝内にセル部キャパシタを形成したので、溝
の深さ方向を利用して、小面積でも大容量のキャノ９シ
タとすることができ、微細化。

高密度に非常に有利となる。また、前記溝は厚い酸化膜
で内壁を覆い、その酸化膜で基板と１絶縁して下部電極
、誘電体層および上部′成極からなるセル部キャパシタ
ｔｍ内に形成したので、ソフトエラーに対して非常に強
いセル部キヤ・ぞシタトスることができる。また、溝内
壁の厚い酸化膜は溝の内壁の一部を除いて形成すること
とし、それによシ露出し７？［内壁の一部でセル部キャ
パシタの下部電極とセル部トランスファＴｒの拡散層と
の接触をとるようにしたので、接触のために基板平面に
必安な面積は極小とすることができ、より微細化ならび
に高密度化に対して有利となる。

また、上記一実施例のように、構内壁の酸化膜全分離酸
化膜と同時に形成すれば、製造工程の増大を防止できる
。

【図面の簡単な説明】

第１図はこの発明の半導体メモリ集積回路およびその製
造方法の一実施例金示す工程断面図、第２図はこの発明
の一実施例におけるセル部の平面図、第３図は従来０Ｍ
Ｏ８型ＩＴｒ／ＩＣ半専体メモリ集積回路の製造工程断
面図である。 ３１・・・シリコン基板、３８・・・溝、３９・・・分
離酸化膜、４０・・・酸化膜、４３・・・内壁部、４４
・・・キャパシタ下部電極、４５・・・キャノソシタ誘
電体層、４６・・・キャパシタ上部電極、４８・・・セ
ル部キヤ・イシタ、４９・・・セル部トランスファＴｒ
１５１・・・ソース・ドレイン拡散層。 閣ジニ〕 オ（チヒ日月−１εカ泡三・ｆダ１１／ｌ工木ヱ淀ｆ「
面　凹第１図 手続補正書 昭和６２年　２月　１３０

Claims (4)

【特許請求の範囲】
1. （１）（ａ）表面に溝を形成した半導体基板と、（ｂ）
   この半導体基板の前記溝の内壁に、該内壁の一部を除い
   て形成された厚い酸化膜と、 （ｃ）この厚い酸化膜で覆われた前記溝内に下部電極、
   誘電体層および上部電極を形成して構成され、下部電極
   は、露出している前記溝内壁の一部にて該内壁に接する
   セル部キャパシタと、 （ｄ）このセル部キャパシタと隣接する半導体基板部に
   形成され、拡散層の一方は、前記溝内壁の一部にて前記
   セル部キャパシタの下部電極に接触するセル部トランス
   ファトランジスタとを具備してなる半導体メモリ集積回
   路。
2. （２）（ａ）半導体基板の表面部に溝を形成する工程と
   、（ｂ）その溝の内壁に厚い酸化膜を形成した後、該酸
   化膜の一部を除去し、前記溝の内壁の一部を露出させる
   工程と、 （ｃ）その露出した溝内壁の一部および前記厚い酸化膜
   の内壁にキャパシタ下部電極を形成する工程と、 （ｄ）その下部電極の内面にキャパシタ誘電体層を形成
   し、さらにその誘電体層の内側にキャパシタ上部電極を
   形成して前記溝を埋める工程と、（ｅ）その後、前記溝
   と隣接する半導体基板部に、拡散層の一方を、前記溝内
   壁の一部にて前記キヤパシタ下部電極に接触させてセル
   部トランスファトランジスタを形成する工程とを具備し
   てなる半導体メモリ集積回路の製造方法。
3. （３）溝内壁の厚い酸化膜は、半導体基板の分離酸化部
   に分離酸化膜を形成する際、同時に形成することを特徴
   とする特許請求の範囲第２項記載の半導体メモリ集積回
   路の製造方法。
4. （４）溝内壁の厚い酸化膜は、半導体基板の分離酸化部
   に分離酸化膜を形成する工程とは別工程で形成すること
   を特徴とする特許請求の範囲第２項記載の半導体メモリ
   集積回路の製造方法。