JPH0834243B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0834243B2
JPH0834243B2 JP2231517A JP23151790A JPH0834243B2 JP H0834243 B2 JPH0834243 B2 JP H0834243B2 JP 2231517 A JP2231517 A JP 2231517A JP 23151790 A JP23151790 A JP 23151790A JP H0834243 B2 JPH0834243 B2 JP H0834243B2
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oxide film
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    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、 全面に堆積したポリシリコン膜をドライエッチングし
てゲート電極を形成する際、フィールド酸化膜上のシリ
コン酸化膜段差部にゴミの原因となるエッチング残を残
さないようにすることができ、このエッチング残による
ゴミに起因する歩留り低下や性能劣化を防ぐことがで
き、かつ半導体装置の製造のコストダウンを行うことが
できる半導体装置の製造方法を提供することを目的と
し、 トレンチと、該トレンチの周囲の第１の下地の膜から
なるアイソレーション部を形成する工程と、第２の下地
の膜を形成する工程と、前記トレンチ形成領域を含む前
記第１の下地の膜上に段差部を有する膜を形成する工程
と、該段差部を有する膜を覆うように、前記トレンチ形
成領域を含む前記第１の下地の膜および前記第２の下地
の膜上に、導電性膜を形成する工程と、該導電性膜上に
ゲート電極または配線層形成用の第１のマスクを形成す
るとともに、少なくとも該膜段差部を覆い、かつ、該段
差の上面から該段差部の下地の膜にかかる領域の該導電
性膜上に第２のマスクを形成する工程と、該第１、第２
マスクを用い、該導電性膜をドライエッチングしてゲー
ト電極または配線層を形成するとともに、該膜の段差部
を覆い、かつ、該段差の上面から該段差部の下地の膜に
かかる領域に該導電性膜を残す工程と、該第１、第２の
マスクを除去する工程とを含むように構成する。
〔産業上の利用分野〕
本発明は、LSI、特にトレンチアイソレーションを用
いる半導体装置の製造方法に関する 近時、全面に堆積したポリシリコン膜をエッチングし
てゲート電極を形成する際、フィールド酸化膜上のシリ
コン酸化膜段差部にゴミの原因となるエッチング残を残
さないようにすることができ、このエッチング残による
ゴミに起因する歩留り低下や性能劣化を防ぐことがで
き、かつ半導体装置のコストダウンを行うことができる
半導体装置の製造方法が要求されている。
〔従来の技術〕
第３図および第４図は従来の半導体装置の製造方法を
説明する図であり、第３図は従来例のSOIとトレンチ構
造を用いてデジタル部とアナログ部を分離した構造を示
す断面図、第４図は従来例の製造方法を説明する図であ
る。これらの図において、31はSi等からなる基板、32は
SiO2等からなる絶縁層、33はSi等からなる半導体層、34
はトレンチ、35はSiO2等からなるシリコン酸化膜、36は
トレンチ34内に埋め込まれたポリシリコン膜、37はSiO2
等からなるフィールド酸化膜、38はポリシリコン膜36が
酸化され形成されたSiO2等からなるシリコン酸化膜、39
はSiO2等からなるゲート酸化膜、40はポリSi等からなる
ゲート電極、41はソース／ドレイン拡散層、42はアナロ
グ部、43はデジタル部、44はSiO2等からなるシリコン酸
化膜、45はSi3N4等からなるシリコン窒化膜、46は結晶
欠陥、47、48はSiO2等からなるシリコン酸化膜、49はPS
G等からなる層間絶縁膜、50は層間絶縁膜49およびシリ
コン酸化膜48に形成されたコンタクトホール、51はAl等
からなる配線層である。
従来、アナログ−デジタル混載のLSI（特にMOSLSI）
においては、第３図に示すように、アナログ部42へのノ
イズを防ぐためにアナログ部42とデジタル部43をトレン
チ34を用いたアイソレーション法によって分離すること
が行われており、SOI（Silicon On Insulter）等の誘電
体上の半導体基板とを組み合わせれば、完全分離するこ
とも可能となる。
この場合、トレンチ34内部への埋め込み物質は、カバ
レッジの良好なポリシリコンが一般的に用いられている
が、ポリシリコンは半導体であるため、通常は酸化処理
を行い、トレンチ34内のポリシリコン膜36と配線層51と
のショートを防いでいる。
しかしながら、この酸化処理のストレスにより、第４
図（ａ）、（ｂ）に示すように、半導体層33に結晶欠陥
46が生じ易いため、例えば、第４図（ｃ）に示すよう
に、ポリシリコン膜36を酸化せずに気相成長法によって
ポリシリコン膜36上にシリコン酸化膜47を形成したり、
また、第４図（ｄ）に示すように、トレンチ34内のみに
ポリシリコン膜36を残すのではなく、トレンチ34上部に
パッドを設ける形でポリシリコン膜36を形成し、酸化時
にトレンチ34内部のポリシリコンまで酸化させないよう
に表面部分のみ酸化したりすることにより、半導体層33
内へのストレスを防ぎ、半導体層33内に結晶欠陥46を生
じ難くさせることができる。
また、このトレンチ34内のポリシリコン膜36が電極と
して作用して素子特性を劣化させることがあるため、第
４図（ｅ）に示すように、このパッドのシリコン酸化膜
48を配線層51とのコンタクト用に用いることにより電位
を与えられるようにすることができる。
〔発明が解決しようとする課題〕
しかしながら、上記した第４図（ｄ）、（ｅ）に示す
従来の半導体装置の製造方法では、第５図（ａ）に示す
ように、全面に堆積したポリシリコン膜をドライエッチ
ングしてゲート電極40を形成する際、フィールド酸化膜
37上のポリシリコン膜36を酸化して形成したシリコン酸
化膜48段差部に、ゲート材料としてのポリシリコン膜が
エッチング残52として残ってしまい、このポリシリコン
からなるエッチング残52が後工程でリフトオフされてゴ
ミとなり、歩留り低下や性能劣化を引き起こすという問
題があった。ここで、ドライエッチングしているのは特
に微細なゲート電極40パターンを形成するのに有利であ
るからである。
なお、このようにゴミとなるエッチング残が生じると
いう問題は第４図（ｃ）に示す如くポリシリコン膜36上
にCVD法によりシリコン酸化膜47を形成した場合も同じ
ように生じる。
この問題を解決する従来技術としては、第５図（ｂ）
に示すように、この段差部のみを開け他の部分を覆うレ
ジストマスク53を用いて、シリコン酸化膜48段差部のポ
リシリコンからなるエッチング残52を等方性エッチャー
を用いて除去する方法が採られていた。
しかしながら、この従来の製造方法ではレジストマス
ク53が１層増え半導体装置の製造コストが増加するとい
う問題があった。
そこで、本発明は、全面に堆積したポリシリコン膜を
ドライエッチングしてゲート電極を形成する際、フィー
ルド酸化膜上のシリコン酸化膜段差部にゴミの原因とな
るエッチング残を残さないようにすることができ、この
エッチング残によるゴミに起因する歩留り低下や性能劣
化を防ぐことができ、かつ半導体装置の製造のコストダ
ウンを行うことができる半導体装置の製造方法を提供す
ることを目的としている。
〔課題を解決するための手段〕
本発明による半導体装置の製造方法は上記目的達成の
ため、トレンチと、該トレンチの周囲の第１の下地の膜
からなるアイソレーション部を形成する工程と、第２の
下地の膜を形成する工程と、前記トレンチ形成領域を含
む前記第１の下地の膜上に段差部を有する膜を形成する
工程と、該段差部を有する膜を覆うように、前記トレン
チ形成領域を含む前記第１の下地の膜および前記第２の
下地の膜上に、導電性膜を形成する工程と、該導電性膜
上にゲート電極または配線層形成用の第１のマスクを形
成するとともに、少なくとも該膜段差部を覆い、かつ、
該段差の上面から該段差部の下地の膜にかかる領域の該
導電性膜上に第２のマスクを形成する工程と、該第１、
第２マスクを用い、該導電性膜をドライエッチングして
ゲート電極または配線層を形成するとともに、該膜の段
差部を覆い、かつ、該段差の上面から該段差部の下地の
膜にかかる領域に該導電性膜を残す工程と、該第１、第
２のマスクを除去する工程とを含むものである。
〔作用〕
本発明では、第１図に示すように、ポリシリコン膜14
をドライエッチングしてゲート電極14aを形成する際、
シリコン酸化膜11段差部12のポリシリコン膜14を覆うよ
うにレジストマスク15bで保護しているため、従来のゲ
ート電極形成用のレジストマスクのみでドライエッチン
グする場合よりもシリコン酸化膜11段差部12のポリシリ
コン膜14をドライエッチングの際のプラズマに曝されな
いようにすることができる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る半導体装置の製造方法の一実施
例を説明する図であり、第１図において、１はSi等から
なる基板、２はSiO2等からなるシリコン酸化膜、３はSi
3N4等からなるシリコン窒化膜、４はシリコン窒化膜３
に形成された開口部、５はSiO2等からなるフィールド酸
化膜、６はSiO2（PSGでもよい）等からなるシリコン酸
化膜、７はシリコン酸化膜６及びフィールド酸化膜５に
形成された開口部、８は基板１に形成されたトレンチ、
９はSiO2等からなるシリコン酸化膜、10a、10bはポリシ
リコン膜、11はSiO2等からなるシリコン酸化膜、12はフ
ィールド酸化膜５とシリコン酸化膜11間に生じる段差、
13はSiO2等からなるゲート酸化膜、14はポリシリコン
膜、14aはポリSi等からなるゲート電極、15a、15bはレ
ジストマスクである。
次に、その製造方法について説明する。
まず、第１図（ａ）に示すように、例えば熱酸化によ
り基板１を酸化して膜厚が例えば500Åのシリコン酸化
膜２を形成した後、例えばCVD法によりシリコン酸化膜
２上にSi3N4を堆積して膜厚が例えば1500Åのシリコン
窒化膜３を形成する。次いで、例えばRIEによりシリコ
ン窒化膜３を選択的にエッチングしてフィールド酸化膜
形成用の開口部４を形成した後、LOCOSによりシリコン
窒化膜３をマスクとして開口部４を介して基板１を選択
酸化して膜厚が例えば8000Åのフィールド酸化膜５を形
成する。
次に、第１図（ｂ）に示すように、例えばCVD法によ
り全面にSiO2を堆積して膜厚が例えば8000Åの絶縁膜６
を形成し、レジストマスク（図示せず）を用いて絶縁膜
６およびフィールド酸化膜５を選択的にエッチングして
開口部７を形成するとともに、開口部７内に基板１を露
出させ、レジストマスクを除去した後、例えばRIEによ
り絶縁膜６をマスクとして開口部７内の基板１をエッチ
ングして幅が例えば1.2μｍで深さが例えば４μｍのト
レンチ８を形成する。
次に、第１図（ｃ）に示すように、例えば熱酸化によ
りトレンチ８内の基板１を酸化して膜厚が例えば1000Å
のシリコン酸化膜９を形成した後、例えばRIEにより絶
縁膜６をエッチング除去する。次いで、例えばCVD法に
より開口部７及びトレンチ８からなる溝を覆うようにポ
リSiを堆積して膜厚が例えば2.0μｍのポリシリコン膜1
0aを形成し、例えばRIEにより開口部７及びトレンチ８
からなる溝内に埋め込むようにポリシリコン膜10aをエ
ッチバックした後、例えばCVD法により更に全面にポリS
iを堆積して膜厚が例えば5000Åのポリシリコン膜10bを
形成し、例えばRIEによりポリシリコン膜10bをポリシリ
コン膜10a及びフィールド酸化膜５上でパッドとして適
宜残るように選択的にエッチングする。
次に、第１図（ｄ）に示すように、例えば熱酸化によ
りポリシリコン膜10bの表面部分を酸化して膜厚が例え
ば2000Åのシリコン酸化膜11を形成する。この時、フィ
ールド酸化膜５とシリコン酸化膜11間に段差部12が生じ
る。
次に、第１図（ｅ）に示すように、例えばウェットエ
ッチングによりシリコン窒化膜３及びシリコン酸化膜２
を除去し、例えば熱酸化により基板１を酸化して膜厚が
例えば300Åのゲート酸化膜13を形成し、例えばCVD法に
より全面にポリSiを膜厚が例えば4000Åのポリシリコン
膜14を形成する。次いで、レジストを全面に塗布し、露
光・現像によりレジストをパターニングしてゲート酸化
膜13に対応するポリシリコン膜14上にゲート電極形成用
のレジストマスク15aを形成するとともに、シリコン酸
化膜11段差部12に対応するポリシリコン膜を覆うように
レジストマスク15bを形成する。なお、ここでのレジス
トマスク15bはシリコン酸化膜11上に対応するポリシリ
コン膜14も覆っている。
次に、第１図（ｆ）に示すようにRIEによりレジスト
マスク15a,15bをマスクとしてポリシリコン膜14をドラ
イエッチングしてゲート電極14aを形成するとともに、
シリコン酸化膜11段差部12にポリシリコン膜14を残す。
そして、ソース／ドレイン拡散層、層間絶縁膜、コン
タクトホール及び配線層等を形成することにより半導体
装置を得ることができる。
すなわち、上記実施例では、ポリシリコン膜14上にゲ
ート電極形成用のレジストマスク15aを形成するととも
に、シリコン酸化膜11段差部12に対応するポリシリコン
膜14を覆うようにレジストマスク15bを形成した後、こ
のレジストマスク15a、15bを用いてポリシリコン膜14を
ドライエッチングしてゲート電極14aを形成するととも
に、シリコン酸化膜11段差部12を覆うようにポリシリコ
ン膜14を残している。このように、ポリシリコン膜14を
ドライエッチングしてゲート電極14aを形成する際、シ
リコン酸化膜11段差部12のポリシリコン膜14を覆うよう
にレジストマスク15bで保護しているため従来のゲート
電極形成用のレジストマスクのみでドライエッチングす
る場合よりもシリコン酸化膜11段差部12のポリシリコン
膜14をドライエッチングの際のプラズマに曝されないよ
うにすることができる。
したがって、従来のようなシリコン酸化膜11段差部12
にゴミの原因となるエッチング残を残さないようにする
ことができるとともに、レジストマスク15bによりシリ
コン酸化膜11段差部12に残されたポリシリコン膜14は従
来のような後工程でリフトオフされてゴミとなることは
ないため、ゴミに起因する歩留り低下や性能劣化を防ぐ
ことができる。また、従来のエッチング残を除去する工
程を必要としないため、半導体装置の製造のコストダウ
ンを行うことができる。
なお、上記実施例ではレジストマスク15bを用いてシ
リコン酸化膜11段差部12及びシリコン酸化膜11上にポリ
シリコン膜14を残す場合について説明したが、本発明は
これに限定されるものではなく、シリコン酸化膜11段差
部12のみにポリシリコン膜14を残す場合であってもよ
い。以下、具体的に図面を用いて説明する。
第２図は本発明に係る半導体装置の製造方法の他の実
施例を説明する図である。第２図において、第１図と同
一符号は同一または相当部分を示し、21a、21bはレジス
トマスク、22はソース／ドレイン拡散層、23はPSG等か
らなる層間絶縁膜、24は層間絶縁膜23及びシリコン酸化
膜11に形成されたコンタクトホール、25はAl等からなる
配線層である。
次に、その製造方法について説明する。
なお、ここではシリコン酸化膜２の形成からポリシリ
コン膜14の形成までは第１図で説明した場合と同様であ
るので省略する。
即ち、ポリシリコン膜14形成後、第２図（ａ）に示す
ように、レジストを全面に塗布し、露光・現像によりレ
ジストをパターニングしてゲート酸化膜13に対応するポ
リシリコン膜14上にゲート電極形成用のレジストマスク
21aを形成するとともに、シリコン酸化膜11段差部12に
対応するゲート酸化膜13上にレジストマスク15bを形成
する。
次に、第２図（ｂ）に示すように、RIEによりレジス
トマスク21a、21bをマスクとしてポリシリコン膜14をド
ライエッチングしてゲート電極14aを形成するととも
に、シリコン酸化膜11段差部12にポリシリコン膜14を残
す。
そして、ソース／ドレイン拡散層22、PSGからなる層
間絶縁膜23、コンタクトホール14及びAlからなる配線層
25等を形成することにより、第２図（ｃ）に示すような
半導体装置を得ることができる。
なお、上記各実施例ではポリシリコン膜14をドライエ
ッチングしてゲート電極14aを形成する場合について説
明したが、本発明はこれに限定されるものではなく、ポ
リシリコン膜14をドライエッチングして配線層を形成す
る場合であってもよい。
〔発明の効果〕
本発明によれば、全面に堆積したポリシリコン膜をド
ライエッチングしてゲート電極を形成する際、フィール
ド酸化膜上のシリコン酸化膜段差部にゴミの原因となる
エッチング残を残さないようにすることができ、このエ
ッチング残によるゴミに起因する歩留り低下や性能劣化
を防ぐことができ、かつ半導体装置の製造のコストダウ
ンを行うことができるという効果がある。
【図面の簡単な説明】
第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図は他の実施例の製造方法を説明する図、 第３図は従来例のSOIとトレンチ構造を用いてデジタル
部とアナログ部を分離した構造を示す断面図、 第４図は従来例の製造方法を説明する図、 第５図は従来例の課題を説明する図である。 １……基板、 ５……フィールド酸化膜、 10b……ポリシリコン膜、 11……シリコン酸化膜、 12……段差部、 13……ゲート酸化膜、 14……ポリシリコン膜、 14a……ゲート電極、 15a、15b、21a、21b……レジストマスク。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】トレンチ（８）と、該トレンチ（８）の周
    囲の第１の下地の膜（５）からなるアイソレーション部
    を形成する工程と、 第２の下地の膜（13）を形成する工程と、 前記トレンチ形成領域を含む前記第１の下地の膜（５）
    上に段差部（12）を有する膜（10b、11）を形成する工
    程と、 該段差部（12）を有する膜（10b、11）を覆うように、
    前記トレンチ（８）形成領域を含む前記第１の下地の膜
    （５）および前記第２の下地の膜（13）上に、導電性膜
    （14）を形成する工程と、 該導電性膜（14）上にゲート電極または配線層形成用の
    第１のマスク（15a、21a）を形成するとともに、少なく
    とも該膜（10b、11）段差部（12）を覆い、かつ、該段
    差部（12）上面から該段差部（12）の下地の膜にかかる
    領域の該誘電性膜（14）上に第２のマスク（15b、21b）
    を形成する工程と、 該第１、第２マスクを用い、該導電性膜（14）をドライ
    エッチングしてゲート電極（14a）または配線層を形成
    するとともに、該膜（10b、11）段差部（12）を覆い、
    かつ、該段差部（12）上面から該段差部（12）の下地の
    膜にかかる領域に該導電性膜（14）を残す工程と、 該第１、第２のマスクを除去する工程とを含むことを特
    徴とする半導体装置の製造方法。
JP2231517A 1990-08-31 1990-08-31 半導体装置の製造方法 Expired - Lifetime JPH0834243B2 (ja)

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