JPH08330252A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08330252A JPH08330252A JP13068795A JP13068795A JPH08330252A JP H08330252 A JPH08330252 A JP H08330252A JP 13068795 A JP13068795 A JP 13068795A JP 13068795 A JP13068795 A JP 13068795A JP H08330252 A JPH08330252 A JP H08330252A
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Abstract
(57)【要約】
【目的】 ステップカバレージを向上させることが可能
な半導体装置の製造方法を提供する。 【構成】 半導体基板１上に、シリコン酸化膜２及び
３、BPSG膜４、シリコン酸化膜５、及びBPSG膜６を形成
し、エッチングを行って開口部９及び８を形成し、シリ
コン酸化膜１１を堆積し異方性エッチングを行ってBPSG
膜４の側面を覆うようにサイドウォール１１ａを形成
し、バリアメタル膜１２及びＡｌ配線層１２を形成す
る。
な半導体装置の製造方法を提供する。 【構成】 半導体基板１上に、シリコン酸化膜２及び
３、BPSG膜４、シリコン酸化膜５、及びBPSG膜６を形成
し、エッチングを行って開口部９及び８を形成し、シリ
コン酸化膜１１を堆積し異方性エッチングを行ってBPSG
膜４の側面を覆うようにサイドウォール１１ａを形成
し、バリアメタル膜１２及びＡｌ配線層１２を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にコンタクトホールの形成に適用される方法に
関する。
関し、特にコンタクトホールの形成に適用される方法に
関する。
【０００２】
【従来の技術】半導体装置においてコンタクトホールを
設ける場合、従来は次のような方法で製造していた。
設ける場合、従来は次のような方法で製造していた。
【０００３】図２に示されるように、半導体基板２１上
に熱酸化法によりシリコン酸化膜２２が形成され、その
上にCHEMICAL VAPOR DEPOSITION （以下、ＣＶＤと称す
る）法によりシリコン酸化膜２３、ボロン、リンを含む
シリコン系ガラスより成るBPSG膜２４、シリコン酸化膜
２５、BPSG膜２６が順次形成されていく。BPSG膜２６上
にレジストが塗布され、コンタクトホールを形成すべき
領域が開口されたレジスト膜２７が形成される。
に熱酸化法によりシリコン酸化膜２２が形成され、その
上にCHEMICAL VAPOR DEPOSITION （以下、ＣＶＤと称す
る）法によりシリコン酸化膜２３、ボロン、リンを含む
シリコン系ガラスより成るBPSG膜２４、シリコン酸化膜
２５、BPSG膜２６が順次形成されていく。BPSG膜２６上
にレジストが塗布され、コンタクトホールを形成すべき
領域が開口されたレジスト膜２７が形成される。
【０００４】レジスト膜２７をマスクとして、先ずシリ
コン酸化膜２６に対して（以下、ＣＤＥと称する）法に
より等方性エッチングが行われ、開口部２９が形成され
る。次に、レジスト膜２７をマスクとして、シリコン酸
化膜２２、２３、BPSG膜２４、及びシリコン酸化膜２５
に対してREACTIVE ION ETCHING（以下、ＲＩＥと称す
る）法による異方性エッチングが行われて、開口部２８
が形成される。
コン酸化膜２６に対して（以下、ＣＤＥと称する）法に
より等方性エッチングが行われ、開口部２９が形成され
る。次に、レジスト膜２７をマスクとして、シリコン酸
化膜２２、２３、BPSG膜２４、及びシリコン酸化膜２５
に対してREACTIVE ION ETCHING（以下、ＲＩＥと称す
る）法による異方性エッチングが行われて、開口部２８
が形成される。
【０００５】この後、レジスト膜２７が除去され、イオ
ン注入用に形成されたレジスト膜をマスクとして不純物
イオンが注入されて、開口部２８において露出した半導
体基板２１の表面部分に不純物拡散層３０が形成され
る。さらに、熱拡散法により不純物拡散層３０に注入さ
れた不純物イオンが活性化される。
ン注入用に形成されたレジスト膜をマスクとして不純物
イオンが注入されて、開口部２８において露出した半導
体基板２１の表面部分に不純物拡散層３０が形成され
る。さらに、熱拡散法により不純物拡散層３０に注入さ
れた不純物イオンが活性化される。
【０００６】
【発明が解決しようとする課題】しかし、従来の方法に
よりコンタクトホールを形成すると、以下のような問題
が発生していた。図２において、不純物拡散層３０の不
純物イオンを活性化するために熱拡散を行うと、BPSG膜
２４が図３のように膨張し、あるいは図４のように収縮
していた。これは、不純物を殆ど含まないシリコン酸化
膜３及び５と、この膜３及び５の間に挟まれ不純物を含
んだBPSG膜４との間の熱膨張率の相違が原因と考えられ
る。また、この膨張又は収縮のうちいずれが発生するか
という点については、コンタクトホール周囲の配線層の
パターンの影響を受けると考えられる。
よりコンタクトホールを形成すると、以下のような問題
が発生していた。図２において、不純物拡散層３０の不
純物イオンを活性化するために熱拡散を行うと、BPSG膜
２４が図３のように膨張し、あるいは図４のように収縮
していた。これは、不純物を殆ど含まないシリコン酸化
膜３及び５と、この膜３及び５の間に挟まれ不純物を含
んだBPSG膜４との間の熱膨張率の相違が原因と考えられ
る。また、この膨張又は収縮のうちいずれが発生するか
という点については、コンタクトホール周囲の配線層の
パターンの影響を受けると考えられる。
【０００７】コンタクトホールが形成された後は、図５
又は図６に示されたように、開口部２８及び２９の内壁
にチタンナイトライド（Ｔi Ｎ）等から成るバリアメタ
ル膜３０が形成され、さらにＡｌ−Ｓｉ−Ｃｕが堆積さ
れ、パターニングが行われてＡｌ配線層３１が形成され
る。ここで、上述したようにBPSG膜２４が膨張すると、
図５のようにBPSG膜２４の膨張部２４ａの存在によって
バリアメタル膜３０及びＡｌ配線層３１が途中で分断さ
れ、ステップカバレージが悪化する。逆に、BPSG膜２４
が収縮すると、図６に示されたように収縮部２４ｂの存
在によってやはりバリアメタル膜３０及びＡｌ配線層３
１が分断されて、ステップカバレージの低下が生じる。
又は図６に示されたように、開口部２８及び２９の内壁
にチタンナイトライド（Ｔi Ｎ）等から成るバリアメタ
ル膜３０が形成され、さらにＡｌ−Ｓｉ−Ｃｕが堆積さ
れ、パターニングが行われてＡｌ配線層３１が形成され
る。ここで、上述したようにBPSG膜２４が膨張すると、
図５のようにBPSG膜２４の膨張部２４ａの存在によって
バリアメタル膜３０及びＡｌ配線層３１が途中で分断さ
れ、ステップカバレージが悪化する。逆に、BPSG膜２４
が収縮すると、図６に示されたように収縮部２４ｂの存
在によってやはりバリアメタル膜３０及びＡｌ配線層３
１が分断されて、ステップカバレージの低下が生じる。
【０００８】このように、従来の製造方法によりコンタ
クトホールを形成すると、ステップカバレージの低下を
招くという問題があった。
クトホールを形成すると、ステップカバレージの低下を
招くという問題があった。
【０００９】本発明は上記事情に鑑みてなされたもの
で、ステップカバレージを向上させることが可能な半導
体装置の製造方法を提供することを目的とする。
で、ステップカバレージを向上させることが可能な半導
体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面上に、第１の絶縁材料から
成る第１の絶縁膜を形成する工程と、第１の絶縁膜の表
面上に、第１の絶縁材料よりも不純物の含有率が高い第
２の絶縁材料から成る第２の絶縁膜を形成する工程と、
第２の絶縁膜の表面上に、第１の絶縁材料から成る第３
の絶縁膜を形成する工程と、第１の絶縁膜、第２の絶縁
膜及び第３の絶縁膜に写真蝕刻法を用いてエッチングを
行い、所望の領域に開口部を設ける工程と、少なくとも
開口部の内壁を覆うように、第１の絶縁材料から成る第
４の絶縁膜を形成する工程と、第４の絶縁膜に異方性エ
ッチングを行い、少なくとも開口部における第２の絶縁
膜の側面を覆うサイドウォールを形成する工程とを備え
ることを特徴としている。
造方法は、半導体基板の表面上に、第１の絶縁材料から
成る第１の絶縁膜を形成する工程と、第１の絶縁膜の表
面上に、第１の絶縁材料よりも不純物の含有率が高い第
２の絶縁材料から成る第２の絶縁膜を形成する工程と、
第２の絶縁膜の表面上に、第１の絶縁材料から成る第３
の絶縁膜を形成する工程と、第１の絶縁膜、第２の絶縁
膜及び第３の絶縁膜に写真蝕刻法を用いてエッチングを
行い、所望の領域に開口部を設ける工程と、少なくとも
開口部の内壁を覆うように、第１の絶縁材料から成る第
４の絶縁膜を形成する工程と、第４の絶縁膜に異方性エ
ッチングを行い、少なくとも開口部における第２の絶縁
膜の側面を覆うサイドウォールを形成する工程とを備え
ることを特徴としている。
【００１１】ここで、第３の絶縁膜の表面上に、さらに
第２の絶縁材料から成る第４の絶縁膜を形成してもよ
い。
第２の絶縁材料から成る第４の絶縁膜を形成してもよ
い。
【００１２】あるいは、本発明の他の製造方法は、第１
から第４の絶縁膜を形成した後、写真蝕刻法を用いてエ
ッチングを行い所望の領域に開口部を設け、半導体基板
の表面を露出させる工程と、露出した半導体基板の表面
部分に不純物イオンを注入して不純物拡散層を形成する
工程と、少なくとも開口部の内壁を覆うように、第１の
絶縁材料から成る第５の絶縁膜を形成する工程と、第５
の絶縁膜に異方性エッチングを行い、少なくとも開口部
内における第２の絶縁膜の側面を覆うサイドウォールを
形成する工程と、少なくとも開口部内の底面及び側面を
覆うようにバリアメタル層を形成する工程と、バリアメ
タル層で覆われたコンタクトホールの内部及び第４の絶
縁膜の所定領域上に配線層を形成する工程とを備えてい
る。
から第４の絶縁膜を形成した後、写真蝕刻法を用いてエ
ッチングを行い所望の領域に開口部を設け、半導体基板
の表面を露出させる工程と、露出した半導体基板の表面
部分に不純物イオンを注入して不純物拡散層を形成する
工程と、少なくとも開口部の内壁を覆うように、第１の
絶縁材料から成る第５の絶縁膜を形成する工程と、第５
の絶縁膜に異方性エッチングを行い、少なくとも開口部
内における第２の絶縁膜の側面を覆うサイドウォールを
形成する工程と、少なくとも開口部内の底面及び側面を
覆うようにバリアメタル層を形成する工程と、バリアメ
タル層で覆われたコンタクトホールの内部及び第４の絶
縁膜の所定領域上に配線層を形成する工程とを備えてい
る。
【００１３】ここで、第１から第４の絶縁膜の所望の領
域に開口部を形成する工程では、第４の絶縁膜の表面上
に所望の領域が開口したレジスト膜を形成し、このレジ
スト膜をマスクとして所定の深さまで等方性エッチング
を行い、この後レジスト膜をマスクとして半導体基板の
表面が露出するまで異方性エッチングを行って開口部を
形成してもよい。
域に開口部を形成する工程では、第４の絶縁膜の表面上
に所望の領域が開口したレジスト膜を形成し、このレジ
スト膜をマスクとして所定の深さまで等方性エッチング
を行い、この後レジスト膜をマスクとして半導体基板の
表面が露出するまで異方性エッチングを行って開口部を
形成してもよい。
【００１４】第２の絶縁材料は、少なくとも不純物とし
てボロン、リン及びシリコンを含むものであってもよ
い。
てボロン、リン及びシリコンを含むものであってもよ
い。
【００１５】
【作用】第１の絶縁材料から成る第１及び第３の絶縁膜
の間に、第１の絶縁材料よりも不純物の含有率が高い第
２の絶縁材料から成る第２の絶縁膜が形成されており、
熱膨張率の相違により第２の絶縁膜が膨張又は収縮す
る。このため、開口部内において第２の絶縁膜の側面に
凸部又は凹部が生じやすいが、この第２の絶縁膜の側面
を第１の絶縁材料から成るサイドウォールで覆うこと
で、このような凹凸の発生を防止することができる。こ
の結果、コンタクトホール内に配線層を形成した場合に
も断線が発生せず、ステップカバレージが向上する。
の間に、第１の絶縁材料よりも不純物の含有率が高い第
２の絶縁材料から成る第２の絶縁膜が形成されており、
熱膨張率の相違により第２の絶縁膜が膨張又は収縮す
る。このため、開口部内において第２の絶縁膜の側面に
凸部又は凹部が生じやすいが、この第２の絶縁膜の側面
を第１の絶縁材料から成るサイドウォールで覆うこと
で、このような凹凸の発生を防止することができる。こ
の結果、コンタクトホール内に配線層を形成した場合に
も断線が発生せず、ステップカバレージが向上する。
【００１６】
【実施例】以下、本発明の一実施例による半導体装置の
製造方法について説明する。
製造方法について説明する。
【００１７】図１（ａ）に、本実施例による製造方法を
工程別に示す。図２を用いて説明した従来の方法と同様
に、半導体基板１上に熱酸化法によりシリコン酸化膜２
が形成され、ＣＶＤ法によりシリコン酸化膜３、BPSG膜
４、シリコン酸化膜５、及びBPSG膜６が順次堆積され
る。ここで、シリコン酸化膜３、BPSG膜４、シリコン酸
化膜５及びBPSG膜６の膜厚は、これらを全て合計した膜
厚が約０．６〜１μm となるように設定してもよい。
工程別に示す。図２を用いて説明した従来の方法と同様
に、半導体基板１上に熱酸化法によりシリコン酸化膜２
が形成され、ＣＶＤ法によりシリコン酸化膜３、BPSG膜
４、シリコン酸化膜５、及びBPSG膜６が順次堆積され
る。ここで、シリコン酸化膜３、BPSG膜４、シリコン酸
化膜５及びBPSG膜６の膜厚は、これらを全て合計した膜
厚が約０．６〜１μm となるように設定してもよい。
【００１８】コンタクトホールを形成すべき領域が開口
したレジスト膜７が形成され、このレジスト膜７をマス
クとしてＣＤＥ法によりシリコン酸化膜６に等方性エッ
チングが行われて開口部９が形成される。さらに、レジ
スト膜７をマスクとしてＲＩＥ法により異方性エッチン
グが行われてシリコン酸化膜３、BPSG膜４、シリコン酸
化膜５に開口部８が形成される。この後、レジスト膜７
を除去し、イオン注入用に形成した図示されていないレ
ジスト膜をマスクとして不純物イオンが半導体基板１の
表面部分に注入されて、不純物拡散層１０が形成され
る。イオン注入用のレジスト膜が除去され、熱拡散が行
われて不純物拡散層１０内の不純物イオンが活性化され
る。
したレジスト膜７が形成され、このレジスト膜７をマス
クとしてＣＤＥ法によりシリコン酸化膜６に等方性エッ
チングが行われて開口部９が形成される。さらに、レジ
スト膜７をマスクとしてＲＩＥ法により異方性エッチン
グが行われてシリコン酸化膜３、BPSG膜４、シリコン酸
化膜５に開口部８が形成される。この後、レジスト膜７
を除去し、イオン注入用に形成した図示されていないレ
ジスト膜をマスクとして不純物イオンが半導体基板１の
表面部分に注入されて、不純物拡散層１０が形成され
る。イオン注入用のレジスト膜が除去され、熱拡散が行
われて不純物拡散層１０内の不純物イオンが活性化され
る。
【００１９】図１（ｂ）に示されたように、開口部８及
び９の内壁とBPSG膜６の表面上を覆うように、ＣＶＤ法
によりシリコン酸化膜１１が約０．０２μm の膜厚で堆
積される。ＲＩＥ法による異方性エッチングがシリコン
酸化膜１１に対して行われ、図１（ｃ）に示されるよう
に開口部８の内壁にシリコン酸化膜によるサイドウォー
ル１１ａが形成される。このサイドウォール１１ａは、
膨張又は収縮が発生するBPSG膜４の側面を少なくとも覆
うように形成する必要がある。
び９の内壁とBPSG膜６の表面上を覆うように、ＣＶＤ法
によりシリコン酸化膜１１が約０．０２μm の膜厚で堆
積される。ＲＩＥ法による異方性エッチングがシリコン
酸化膜１１に対して行われ、図１（ｃ）に示されるよう
に開口部８の内壁にシリコン酸化膜によるサイドウォー
ル１１ａが形成される。このサイドウォール１１ａは、
膨張又は収縮が発生するBPSG膜４の側面を少なくとも覆
うように形成する必要がある。
【００２０】この後、図１（ｄ）に示されたように、開
口部８及び９の内壁及び不純物拡散層１０の上面を少な
くとも覆うように、バリアメタル膜１２が形成される。
次に、図１（ｅ）のようにバリアメタル膜１２の表面上
にAl-Si-Cuが堆積され、所望の領域に残るようにパター
ニングが行われてＡｌ配線層１３が形成される。
口部８及び９の内壁及び不純物拡散層１０の上面を少な
くとも覆うように、バリアメタル膜１２が形成される。
次に、図１（ｅ）のようにバリアメタル膜１２の表面上
にAl-Si-Cuが堆積され、所望の領域に残るようにパター
ニングが行われてＡｌ配線層１３が形成される。
【００２１】このように、本実施例による製造方法によ
れば、BPSG膜４の側面がサイドウォール１１ａによって
覆われている。このため、BPSG膜４の膨張又は収縮によ
る断線が発生せず、ステップカバレージを向上させるこ
とができる。
れば、BPSG膜４の側面がサイドウォール１１ａによって
覆われている。このため、BPSG膜４の膨張又は収縮によ
る断線が発生せず、ステップカバレージを向上させるこ
とができる。
【００２２】上述した実施例は一例に過ぎず、本発明を
限定するものではない。例えば、実施例ではBPSG膜４及
び６が形成されているが、この膜は平坦性を確保してス
テップカバレージを向上させる目的で形成されるもので
ある。従って、BPSG膜の替わりに平坦性を向上させるこ
とができるSOG （スピンオングラス）膜等を用いてもよ
い。また、実施例ではシリコン酸化膜３上にBPSG膜４が
形成され、さらにその上のシリコン酸化膜５上にもBPSG
膜６が形成されている。しかし、平坦性を向上させるた
めのBPSG膜あるいはSOG 膜等は、二つのシリコン酸化膜
３及び５の間に少なくとも１層形成されていればよく、
さらにこの膜の側面がサイドウォールで覆われていれば
よい。
限定するものではない。例えば、実施例ではBPSG膜４及
び６が形成されているが、この膜は平坦性を確保してス
テップカバレージを向上させる目的で形成されるもので
ある。従って、BPSG膜の替わりに平坦性を向上させるこ
とができるSOG （スピンオングラス）膜等を用いてもよ
い。また、実施例ではシリコン酸化膜３上にBPSG膜４が
形成され、さらにその上のシリコン酸化膜５上にもBPSG
膜６が形成されている。しかし、平坦性を向上させるた
めのBPSG膜あるいはSOG 膜等は、二つのシリコン酸化膜
３及び５の間に少なくとも１層形成されていればよく、
さらにこの膜の側面がサイドウォールで覆われていれば
よい。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、不純物を殆ど含まない第１の絶
縁材料から成る二つの絶縁膜の間に、第１の絶縁材料よ
りも不純物を多く含有する第２の絶縁材料から成る絶縁
膜が形成されており、開口部内において第２の絶縁材料
から成る絶縁膜の側面が第１の絶縁材料から成るサイド
ウォールにより覆われることで、配線層を形成した場合
に熱膨張又は収縮により断線が発生することが防止され
る。
置の製造方法によれば、不純物を殆ど含まない第１の絶
縁材料から成る二つの絶縁膜の間に、第１の絶縁材料よ
りも不純物を多く含有する第２の絶縁材料から成る絶縁
膜が形成されており、開口部内において第２の絶縁材料
から成る絶縁膜の側面が第１の絶縁材料から成るサイド
ウォールにより覆われることで、配線層を形成した場合
に熱膨張又は収縮により断線が発生することが防止され
る。
【図１】本発明の一実施例による半導体装置の製造方法
を示した工程別素子断面図。
を示した工程別素子断面図。
【図２】従来の半導体装置の製造方法を示した素子の縦
断面図。
断面図。
【図３】従来の半導体装置の製造方法により製造したコ
ンタクトホールの内壁においてBPSG膜が膨張した様子を
示した縦断面図。
ンタクトホールの内壁においてBPSG膜が膨張した様子を
示した縦断面図。
【図４】従来の半導体装置の製造方法により製造したコ
ンタクトホールの内壁においてBPSG膜が収縮した様子を
示した縦断面図。
ンタクトホールの内壁においてBPSG膜が収縮した様子を
示した縦断面図。
【図５】図３に示されたコンタクトホール内にバリアメ
タル膜及びＡｌ膜を形成した状態を示した縦断面図。
タル膜及びＡｌ膜を形成した状態を示した縦断面図。
【図６】図４に示されたコンタクトホール内にバリアメ
タル膜及びＡｌ膜を形成した状態を示した縦断面図。
タル膜及びＡｌ膜を形成した状態を示した縦断面図。
１ 半導体基板 ２、３、５、１１ シリコン酸化膜 ４、６ BPSG膜 ７ レジスト膜 ８、９ 開口部 １０ 不純物拡散層 １１ａ サイドウォール １２ バリアメタル膜 １３ Ａｌ配線層
Claims (4)
- 【請求項１】半導体基板の表面上に、第１の絶縁材料か
ら成る第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の表面上に、前記第１の絶縁材料より
も不純物の含有率が高い第２の絶縁材料から成る第２の
絶縁膜を形成する工程と、 前記第２の絶縁膜の表面上に、前記第１の絶縁材料から
成る第３の絶縁膜を形成する工程と、 前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶
縁膜に写真蝕刻法を用いてエッチングを行い、所望の領
域に開口部を設ける工程と、 少なくとも前記開口部の内壁を覆うように、前記第１の
絶縁材料から成る第４の絶縁膜を形成する工程と、 前記第４の絶縁膜に異方性エッチングを行い、少なくと
も前記開口部における前記第２の絶縁膜の側面を覆うサ
イドウォールを形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板の表面上に、第１の絶縁材料か
ら成る第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の表面上に、前記第１の絶縁材料より
も不純物の含有率が高い第２の絶縁材料から成る第２の
絶縁膜を形成する工程と、 前記第２の絶縁膜の表面上に前記第１の絶縁材料から成
る第３の絶縁膜を形成する工程と、 前記第３の絶縁膜の表面上に、前記第２の絶縁材料から
成る第４の絶縁膜を形成する工程と、 前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁
膜及び前記第４の絶縁膜に写真蝕刻法を用いてエッチン
グを行い、所望の領域に開口部を設ける工程と、 少なくとも前記開口部の内壁を覆うように、前記第１の
絶縁材料から成る第５の絶縁膜を形成する工程と、 前記第５の絶縁膜に異方性エッチングを行い、少なくと
も前記開口部における前記第２の絶縁膜の側面を覆うサ
イドウォールを形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】半導体基板の表面上に、第１の絶縁材料か
ら成る第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の表面上に、前記第１の絶縁材料より
も不純物の含有率が高い第２の絶縁材料から成る第２の
絶縁膜を形成する工程と、 前記第２の絶縁膜の表面上に前記第１の絶縁材料から成
る第３の絶縁膜を形成する工程と、 前記第３の絶縁膜の表面上に、前記第２の絶縁材料から
成る第４の絶縁膜を形成する工程と、 前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁
膜及び前記第４の絶縁膜に写真蝕刻法を用いてエッチン
グを行い所望の領域に開口部を設け、前記半導体基板の
表面を露出させる工程と、 露出した前記半導体基板の表面部分に不純物イオンを注
入して不純物拡散層を形成する工程と、 少なくとも前記開口部の内壁を覆うように、前記第１の
絶縁材料から成る第５の絶縁膜を形成する工程と、 前記第５の絶縁膜に異方性エッチングを行い、少なくと
も前記開口部内における前記第２の絶縁膜の側面を覆う
サイドウォールを形成する工程と、 少なくとも前記開口部内の底面及び側面を覆うようにバ
リアメタル層を形成する工程と、 前記バリアメタル層で覆われた前記コンタクトホールの
内部及び前記第４の絶縁膜の所定領域上に配線層を形成
する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項４】前記第１の絶縁膜、第２の絶縁膜、第３の
絶縁膜及び前記第４の絶縁膜の所望の領域に開口部を形
成する工程では、前記第４の絶縁膜の表面上に所望の領
域が開口したレジスト膜を形成し、このレジスト膜をマ
スクとして所定の深さまで等方性エッチングを行い、こ
の後前記レジスト膜をマスクとして前記半導体基板の表
面が露出するまで異方性エッチングを行って前記開口部
を形成することを特徴とする請求項２ないし４のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13068795A JPH08330252A (ja) | 1995-05-29 | 1995-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13068795A JPH08330252A (ja) | 1995-05-29 | 1995-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330252A true JPH08330252A (ja) | 1996-12-13 |
Family
ID=15040224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13068795A Pending JPH08330252A (ja) | 1995-05-29 | 1995-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330252A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218289B1 (en) * | 1996-09-25 | 2001-04-17 | Vanguard International Semiconductor Corporation | Method for contact anneal in a doped dielectric layer without dopant diffusion problem |
| KR100522761B1 (ko) * | 1999-12-30 | 2005-10-21 | 주식회사 하이닉스반도체 | 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법 |
| JP2009054948A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置の製造方法 |
-
1995
- 1995-05-29 JP JP13068795A patent/JPH08330252A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218289B1 (en) * | 1996-09-25 | 2001-04-17 | Vanguard International Semiconductor Corporation | Method for contact anneal in a doped dielectric layer without dopant diffusion problem |
| KR100522761B1 (ko) * | 1999-12-30 | 2005-10-21 | 주식회사 하이닉스반도체 | 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법 |
| JP2009054948A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置の製造方法 |
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