JPH1050830A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1050830A
JPH1050830A JP20139996A JP20139996A JPH1050830A JP H1050830 A JPH1050830 A JP H1050830A JP 20139996 A JP20139996 A JP 20139996A JP 20139996 A JP20139996 A JP 20139996A JP H1050830 A JPH1050830 A JP H1050830A
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JP
Japan
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insulating layer
contact hole
diameter
forming
etching
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Application number
JP20139996A
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English (en)
Inventor
Hirobumi Shinohara
博文 篠原
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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  • Insulated Gate Type Field-Effect Transistor (AREA)
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 サイドウォールを用いて形成したコンタクト
ホールはその開口径が小さいためコンタクト抵抗が大き
くなる。またコンタクトホールを形成するには成膜工程
とエッチング工程とを順次繰り返すのでプロセス的な負
荷が大きい。 【解決手段】 半導体基板10上のトランジスタ11を覆う
状態に第1絶縁層21、第1絶縁層21とは異なる材質の第
2絶縁層22、第2絶縁層22とは異なる材質の第3絶縁層
23が順次積層されていている。トランジスタ11の拡散層
16上方の第3絶縁層23には第1コンタクトホール31が形
成されている。第1コンタクトホール31に連続しその下
部の径と同等の径を上部に有し、第1絶縁層21方向に向
かうにしたがって径が小さくなる第2コンタクトホール
32が第2絶縁層22に形成されている。第2コンタクトホ
ール32と連続しその下部の径と同等の径を有する第3コ
ンタクトホール33が拡散層16に達するように第1絶縁層
21に形成されているものである。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものである。
【0002】
【従来の技術】半導体装置に使用されるコンタクトホー
ルは、素子の高集積化、微細化にともない、ますます径
が小さく深さが深いもの、すなわち高アスペクト比のも
のが必要になってきている。例えば、64MbitDR
AM以降の世代のデバイスのメモリセル領域では、コン
タクトと配線、あるいはコンタクトとシリコン基板の拡
散層との合わせ余裕を確保するために0.2μm以下の
径のコンタクトホールが必要不可欠である。
【0003】そこで従来から量産工程で採用されている
i線露光を用いかつ安定して0.2μm以下の径のコン
タクトホールを形成する方法が開示されている。この方
法は、まず層間絶縁膜を形成し、その上に膜を成膜して
この膜に孔を形成する。続いて孔の側壁にサイドウォー
ルを形成した後、このサイドウォールと上記膜とをマス
クにして上記層間絶縁膜をエッチングして、露光限界よ
りも小さな0.2μm程度の径のコンタクトホールを形
成するという方法である。したがって、上記方法では、
層間絶縁膜の成膜工程、層間絶縁膜上への膜の成膜工
程、膜に孔を形成するためのレジストマスクの形成工
程、レジストマスクを用いてエッチングすることにより
膜に孔を形成する工程、サイドウォールとなる膜の成膜
工程、エッチバックによりサイドウォールを形成する工
程、層間絶縁膜にコンタクトホールを形成する工程が必
要になる。
【0004】
【発明が解決しようとする課題】しかしながら、上記従
来の技術ではコンタクトホールを形成するまでの工程が
非常に長くなる。すなわち、層間絶縁膜の成膜工程、層
間絶縁膜上への膜の成膜工程、サイドウォールとなる膜
の成膜工程の3回の成膜工程、レジストマスクを形成す
るための1回のフォトリソグラフィー工程、膜に孔を形
成する工程、サイドウォールを形成する工程、層間絶縁
膜にコンタクトホールを形成する工程の3回のエッチン
グ(エッチバック)工程が必要になる。そして上記膜の
成膜工程とサイドウォールとなる膜の成膜工程との間に
はリソグラフィー工程やエッチング工程が入るため、成
膜工程を連続して行うことができない。したがって、最
少2回の成膜工程が必要である。また上記膜に孔を形成
する工程とサイドウォールを形成する工程との間には、
成膜工程が入るため、エッチング(エッチバック)工程
を連続して行うことができない。したがって、最少2回
のエッチング(エッチバック)工程が必要である。
【0005】またコンタクトホール上部と配線との接触
部分は、64MbitDRAMや256MbitDRA
Mレベルにおいては、0.3μm〜0.4μmの径が必
要である。しかしながら、上記コンタクトホールは、上
記開口径が0.2μm程度であり小さい。そのため、配
線との接触面積が小さくなるため、コンタクト抵抗が高
くなるという欠点を持つ。
【0006】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびの製造方法であ
る。半導体装置は以下のような構成になる。すなわち、
半導体基板上にはトランジスタのゲートが形成され、ゲ
ートの両側の半導体基板には拡散層が形成されている。
この半導体基板上にはゲートと拡散層とを覆う第1絶縁
層が形成され、さらに第1絶縁層とは異なる材質からな
る第2絶縁層と、第2絶縁層とは異なる材質からなる第
3絶縁層とが積層されている。そして拡散層の上方の第
3絶縁層には第1コンタクトホールが形成されている。
さらに第2絶縁層には、第1コンタクトホールに連続
し、かつ第3絶縁層側の径がこの第3絶縁層と第2絶縁
層とが接する第3絶縁層部分の第1コンタクトホールの
径と同等であるとともに、第3絶縁層側から第1絶縁層
側に向かうにしたがって径が小さくなる第2コンタクト
ホールが形成されている。そして第1絶縁層には、第2
コンタクトホールと連続するとともに拡散層に達し、か
つ第1絶縁層と第2絶縁層とが接する第2絶縁層部分の
該第2コンタクトホールの径と同等の径を有する第3コ
ンタクトホールが形成されているものである。
【0007】上記半導体装置では、第1コンタクトホー
ルの径が第3コンタクトホールの径よりも大きく形成さ
れるので、配線との接続面積が大きくなる。そのため、
コンタクト抵抗が十分に低くなる。
【0008】半導体装置の製造方法は以下のような工程
で行う。すなわち、第1工程では、半導体基板上にトラ
ンジスタのゲートを形成するとともにゲートの両側の半
導体基板にトランジスタの拡散層を形成した後、半導体
基板上にトランジスタを覆う第1絶縁層を形成する。次
いで第2工程で、第1絶縁層上にこの第1絶縁層とは異
なる材質からなる第2絶縁層を形成する。さらに第3工
程で、第2絶縁層上にこの第2絶縁層とは異なる材質か
らなる第3絶縁層を形成する。そして第4工程で、リソ
グラフィー技術によって拡散層の上方の第3絶縁層上に
開口部を設けたエッチングマスクを形成した後、このエ
ッチングマスクを用いたエッチングによって第3絶縁層
をエッチングして第1コンタクトホールを形成する。続
いて第5工程で、第2絶縁層をエッチングして、第1コ
ンタクトホールに連続し、かつ第3絶縁層側の径が第3
絶縁層と第2絶縁層とが接する第3絶縁層部分の第1コ
ンタクトホールの径と同等であるとともに、第3絶縁層
側から第1絶縁層側に向かうにしたがって径が小さくな
る第2コンタクトホールを形成する。さらに第6工程
で、第1絶縁層をエッチングして、第2コンタクトホー
ルと連続するとともに拡散層に達し、かつ第1絶縁層と
第2絶縁層とが接する第2絶縁層部分の第2コンタクト
ホールの径と同等の径を有する第3コンタクトホールを
形成する。
【0009】上記製造方法では、第1絶縁層〜第3絶縁
層を成膜する工程の間に他の工程が入らないため、連続
成膜で形成することが可能になる。そのため、成膜工程
数が最少の場合には1回になる。またリソグラフィー工
程はエッチングマスクを形成する1回である。さらに第
1コンタクトホール〜第3コンタクトホールを形成する
工程の間に他の工程が入らないため、連続エッチングで
形成することが可能になる。そのため、エッチング工程
数が最少の場合には1回になる。
【0010】
【発明の実施の形態】本発明の第1実施形態の一例を図
1の概略構成断面図によって説明する。
【0011】図1に示すように、半導体基板10上には
トランジスタ11のゲート12が形成されている。この
ゲート12は、半導体基板10上にゲート絶縁膜13を
介してゲート電極14を形成して成る。またゲート12
の両側における半導体基板10には拡散層15,16が
形成されている。
【0012】さらに上記半導体基板10上には上記トラ
ンジスタ11を覆う状態に第1絶縁層21が形成されて
いる。この第1絶縁層21は、例えばノンドープトシリ
ケートガラスからなる。上記第1絶縁層21上には、こ
の第1絶縁層21とは異なる材質からなる第2絶縁層2
2が形成されている。この第2絶縁層22は、例えば窒
化シリコン膜からなる。そして上記第2絶縁層22上に
は、この第2絶縁層22とは異なる材質からなる第3絶
縁層23が形成されている。この第3絶縁層23は、例
えばホウ素リンシリケートガラス(BPSG)からな
る。このように、第1〜第3絶縁層21〜23によって
層間絶縁膜20が構成されている。
【0013】上記拡散層16の上方の上記第3絶縁層2
3には第1コンタクトホール31が形成されている。こ
の第1コンタクトホール31は、例えば0.4μm程度
の径を有する断面円形の孔状に形成されている。
【0014】さらに上記第2絶縁層22には、上記第1
コンタクトホール31に連続し、かつ上記第3絶縁層2
3側の径がこの第3絶縁層23と第2絶縁層22とが接
する部分における第1コンタクトホール31の径と同等
であるとともに、上記第3絶縁層23側から第1絶縁層
21側に向かうにしたがって径が小さくなる第2コンタ
クトホール31が形成されている。この第2コンタクト
ホール32は、例えば第1コンタクトホール31側が
0.4μm程度の径を有し、拡散層16側が0.2μm
程度の径を有するロート状に形成されている。なお、コ
ンタクトホール32の縦断面形状は、上記のようにロー
ト状であってもよく、凹状に湾曲した形状であってもよ
く、また凸状に湾曲した形状であってもよい。
【0015】そして上記第1絶縁膜21には、上記第2
コンタクトホール32と連続するとともに上記拡散層1
6に達し、かつ第1絶縁層21と第2絶縁層22とが接
する部分における第2コンタクトホール32の径と同等
の径を有する第3コンタクトホール33が形成されてい
る。この第3コンタクトホール33は、例えば0.2μ
m程度の径を有する断面円形の孔状に形成されている。
【0016】このように、上記第1〜第3コンタクトホ
ール31〜33からコンタクトホール30は構成されて
いる。ここでは、拡散層16上の層間絶縁膜20にコン
タクトホール30を形成したが、拡散層15上の層間絶
縁膜20にコンタクトホールを形成することも可能であ
り、両方の拡散層15,16上の層間絶縁膜20にコン
タクトホールを形成することも可能である。
【0017】さらに、上記コンタクトホール30の内部
には、導電性のポリシリコンからなるプラグ41が形成
され、このプラグ41に接続する配線42が層間絶縁膜
20上に形成されている。なお、プラグ41と配線42
とが一体に形成されていてもよい。
【0018】上記半導体装置では、第1コンタクトホー
ル31の径が第3コンタクトホール33の径よりも大き
く形成されているので、コンタクトホール30内に形成
されるプラグ41と配線42との接続面積が大きくな
る。通常、0.2μm以下のコンタクト径はMIS型ト
ランジスタのゲート12とコンタクトホール30との合
わせ余裕が必要なコンタクト底部で必要不可欠であり、
コンタクトホール30の上部と配線42との接触部分
は、64MbitDRAMや256MbitDRAMレ
ベルにおいては、0.3μm〜0.4μmの径が必要で
ある。したがって、上記コンタクトホール30は合わせ
余裕を確保し、かつコンタクト抵抗を低減するものとな
る。
【0019】また、後の工程で高温熱処理(880℃〜
900℃)を行っても、BPSGからなる第3絶縁層2
3の下層に窒化シリコンからなる第2絶縁層22が形成
されていることから、BPSG中のリン(P)の拡散は
第2絶縁層22によって阻止される。さらに第1絶縁層
21がノンドープトシリケートガラスで形成されている
ため、拡散層15,16への層間絶縁膜20からの直接
のオートドーピングはなくなる。またさらに従来構造と
比較して、層間絶縁膜20の一部分がノンドープトシリ
ケートガラスの第1絶縁層21と窒化シリコンの第2絶
縁層22とで形成されているため、その分だけオートド
ーピングの原因となる不純物量も少なくなる。たとえプ
ラグ41を介してのオートドーピングが生じたとして
も、従来構造よりもリンの拡散量は大幅に低減される。
したがって、層間絶縁膜20中のリンのオートドーピン
グによる影響は無くなるといえるので、256Mbit
DRAM、1GbitDRAMとさらに素子構造が微細
化しても、拡散層15,16が拡大して隣の拡散層とつ
ながるような現象は回避される。
【0020】次に本発明の半導体装置の製造方法に係わ
る第1実施形態を、図2の製造工程図によって説明す
る。図2では、前記図1によって説明した構成部品と同
様のものには同一符号を付す。
【0021】図2の(1)に示すように、第1工程で
は、半導体基板10にアクティブ領域51を分離するた
めの素子分離領域52を、例えば局所酸化法〔例えば、
LOCOS(Local Oxidation of Silicon)法〕によっ
て形成する。次いでLDD(Lightly Doped Drain )構
造のMIS型トランジスタを形成することにする。まず
半導体基板10の表面にゲート絶縁膜13、ゲート電極
14を形成してゲート12を構成する。さらにゲート1
2の両側の半導体基板10にLDDを形成した後、ゲー
ト12の側壁にサイドウォール61,62を形成する、
そしてゲート12の両側に半導体基板10にサイドウォ
ール61,62を介して拡散層15,16を形成する。
したがって、サイドウォール61,62の下方の半導体
基板10にLDD17,18が形成されることになる。
上記のようにしてトランジスタ11が形成される。
【0022】そして化学的気相成長(以下CVDとい
う、CVDはChemical Vapour Depositionの略)法によ
って、上記半導体基板10上にトランジスタ11を覆う
第1絶縁層21を成膜する。この第1絶縁層21はノン
ドープトシリケートガラスで例えば100nm程度の厚
さに形成される。
【0023】続いて第2工程を行う。上記CVDに連続
して、上記第1絶縁層21上に、この第1絶縁層21と
は異なる材質からなる第2絶縁層22を成膜する。この
第2絶縁層22は窒化シリコンで例えば100nm程度
の厚さに形成される。さらに第3工程を行う。上記CV
Dに連続して、上記第2絶縁層22上に、この第2絶縁
層22とは異なる材質からなる第3絶縁層23を成膜す
る。この第3絶縁層23はホウ素リンシリケートガラス
(BPSG)で例えば200nm程度の厚さに形成され
る。このようにして、第1〜第3絶縁膜膜21〜23で
層間絶縁膜20を形成する。
【0024】上記ノンドープトシリケートガラスからな
る第1絶縁層22は、オートドーピングのバリア層とし
て機能、および第1絶縁層21よりも半導体基板(シリ
コン基板)11方向側に形成した各素子にかかる窒化シ
リコンからなる第2絶縁層22の応力を緩和させる機能
を持つ。また第2絶縁層22もオートドーピングのバリ
ア層としての機能も持つ。またBPSGからなる第3絶
縁層23は、その表面に形成する配線層のフォトリソグ
ラフィー工程において、下地膜の平坦性を確保するため
に必要なものである。
【0025】次に図2の(2)に示すように、第4工程
を行う。この工程では、通常のi線露光を用いたフォト
リソグラフィー技術によって、層間絶縁膜20上にエッ
チングマスクとなるレジスト膜71を形成する。このレ
ジスト膜71には上記化学的気相成長層16の上方に径
が0.4μmの開口部72が設けられている。
【0026】次いで図1の(3)に示すように、上記レ
ジスト膜71をエッチングマスクに用いて第3絶縁層2
3を異方性エッチングし、第1コンタクトホール31を
形成する。このエッチングでは、第2絶縁層22がエッ
チングストッパになるため、第3絶縁層23だけに径が
0.4μmの第1コンタクトホール31が形成される。
このエッチングでは、BPSGからなる第3絶縁層23
が異方性エッチングされ窒化シリコンからなる第2絶縁
層22がエッチングされないエッチング条件とする。
【0027】続いて図1の(4)に示すように、第5工
程を行う。この工程では、上記レジスト膜71をエッチ
ングマスクに用いて上記第4工程のエッチングに連続し
て第2絶縁層22をエッチングし、第2コンタクトホー
ル32を形成する。このエッチングでは、第2コンタク
トホール32を、上記第1コンタクトホール31と連続
した状態に、かつ上記第3絶縁層23側の径がこの第3
絶縁層23と第2絶縁層22とが接する第3絶縁層23
の部分の第1コンタクトホール31の径と同等になると
ともに、第3絶縁層23側から第1絶縁層21側に向か
うにしたがって径が小さくなるように形成する。したが
って、コンタクトホール32の底部の径は、0.2μm
またはそれ以下の大きさに形成される。
【0028】上記のようなコンタクトホール32を形成
するエッチングでは、窒化シリコンからなる第2絶縁層
22がエッチングされてノンドープトシリケートガラス
からなる第1絶縁層21がエッチングストッパになるよ
うなエッチング条件を用いる。以下にそのエッチングの
一例を説明する。例えば、プラズマエッチング装置を用
い、エッチングガスにトリフルオロメタン(CHF3
〔流量:40sccm〜80sccm〕、テトラフルオ
ロメタン(CF4 )〔流量:60sccm〜80scc
m〕およびアルゴン(Ar)〔流量:800sccm〕
を用い、エッチング雰囲気の圧力を例えば200Pa、
基板温度を0℃、エッチングパワーを400Wに設定し
た。このような条件でエッチングを行うことにより、コ
ンタクトホール32は半導体基板10の表面の垂線方向
を0°とすると30°〜45°程度のテーパ状に形成さ
れる。
【0029】そしてコンタクトホール32の底部の径
は、エッチング条件、例えばエッチングガスの組成、エ
ッチングパワー、圧力等によって調節する。実験ではト
リフルオロメタン(CHF3 )の流量比を大きくする、
エッチングパワーを低くする、エッチング雰囲気の圧力
を高くする等によって、テーパの角度が大きくなること
がわかっている。または第2絶縁層22の膜厚を調節す
ることによっても、コンタクトホール32の底部の径を
選択することが可能である。なお、コンタクトホール3
2の形状は、いわゆるロート状であってもよく、凹状に
湾曲した形状であってもよく、また凸状に湾曲した形状
であってもよい。
【0030】さらに図2の(5)に示すように、第6工
程を行う。この工程では、上記レジスト膜71および第
2絶縁層22をエッチングマスクに用いて上記第5工程
のエッチングに連続して第1絶縁層21を異方性エッチ
ングし、第3コンタクトホール33を形成する。このエ
ッチングでは、第3コンタクトホール33を、上記第2
コンタクトホール32と連続させる状態で拡散層16に
達するように、かつ第1絶縁層21と第2絶縁層22と
が接するこの第2絶縁層22の部分における第2コンタ
クトホール32の径と同等の径を有するように形成す
る。
【0031】そこで上記エッチングでは、窒化シリコン
からなる第2絶縁膜22をエッチングすることなく、さ
らに半導体基板10に形成された拡散層16がエッチン
グストッパとなる条件で、第1絶縁層21を異方性エッ
チングする。その結果、ノンドープトシリケートガラス
の第1絶縁層21に、上記第2コンタクトホール32の
底部の径と同等の0.2μmの径の第3コンタクトホー
ル33が形成される。このようにして、第1〜第3絶縁
層21〜23からなる層間絶縁膜20に第1〜第3コン
タクトホール31〜33からなるコンタクトホール30
が形成される。このコンタクトホール30は前記図1に
よって説明したものと同様のものとなる。
【0032】上記第3コンタクトホール33の径は、第
2コンタクトホール32の底部の径に依存する。そのた
め、径の小さな第3コンタクトホール33を形成するに
は、第2コンタクトホール32の底部の径を小さく形成
すればよい。なおこの第3コンタクトホール33を形成
するエッチングで用いるエッチングガスはBPSGから
なる第3絶縁層23をエッチングする作用があるもので
もないものでもよい。エッチング作用がない場合には、
第1コンタクトホール31の径は0.4μmのままであ
り、第3絶縁層23の上層の配線層の微細化するのに適
するコンタクトホール径となる。一方、エッチング作用
がある場合であっても、レジスト膜71が形成されてお
り、またエッチング方向に選択性のある異方性エッチン
グを用いているので、第1コンタクトホール31の径は
ほとんど変化しない。
【0033】上記製造方法では、第1絶縁層21〜第3
絶縁層23を成膜する工程の間に他の工程が入らないた
め、連続成膜で形成することが可能になる。そのため、
成膜工程数が最少の場合には1回になる。またリソグラ
フィー工程はエッチングマスクとなるレジスト膜71に
開口部72を形成する工程の1回である。さらに第1コ
ンタクトホール31〜第3コンタクトホール33を形成
する工程の間に他の工程が入らないため、連続したエッ
チングを行うことが可能になる。そのため、エッチング
工程数が最少の場合には1回になる。
【0034】さらに上記製造方法では、第3絶縁層23
は第2絶縁層22とは材質が異なるBPSGで形成され
ることから、第2絶縁層22をエッチングストッパとし
て第3絶縁層23をエッチングすることが可能になる。
また第2コンタクトホールを形成するエッチングでは第
2絶縁層22がテーパ形状にエッチングされるようにエ
ッチング条件を設定していることから、第2コンタクト
ホール32は上部側より下部側のほうが径が小さくなる
ようにエッチングされる。さらに第3絶縁層23をエッ
チングマスクにして第2絶縁層22をエッチングするこ
とが可能になるので、第2コンタクトホール32の上部
の径は第1コンタクトホール31の径になる。しかも上
記第1絶縁層21はノンドープトシリケートガラスで形
成され、上記第2絶縁層22は第1絶縁層21とは材質
が異なる窒化シリコンで形成されることから、第1絶縁
層21をエッチングストッパとして第2絶縁層22をエ
ッチングすることが可能になる。さらに第2絶縁層22
をエッチングマスクにして第1絶縁層21をエッチング
することが可能になるので、第1コンタクトホール31
の径は第2コンタクトホール32の下部の径になり、し
たがって、第1コンタクトホール31の径は第2コンタ
クトホール32の上部の径よりも小さくなる。
【0035】また、量産現場における半導体装置の製造
工程で行われているフォトリソグラフィー工程では、ス
ループットを上げるために光(現在のところ波長が36
5nmのi線が主流)露光が採用されている。上記本発
明の製造方法によれば、レジスト膜71に波長程度の径
を有する開口部72をパターニングして、波長以下の径
を底部側に有するコンタクトホール30を形成すること
が容易にできる。またリソグラフィー工程での開口部の
径は0.4μm程度でよく、コンタクトホール30の底
部側の径が0.2μmまたはそれ以下に形成できるの
で、設計ルールが0.18μm程度、またはそれ以下と
なる1GbitDRAM以降の世代のコンタクトホール
形成にも、上記製造方法は適用できる。
【0036】なお、0.2μm以下の径のコンタクトホ
ールを形成方法の一つに位相シフト法があるが、上記製
造方法では位相シフト法のような複雑なパターンのマス
クを形成する必要がない。そのため、製造コストが安価
になる。
【0037】次に上記コンタクトホール30を用いた配
線構造をその製造方法とともに、図3によって説明す
る。なお、図3では、前記図1によって説明した構成部
品と同様のものには同一符号を付す。
【0038】まず、前記図2によって説明した製造方法
によってコンタクトホール30を形成した後、エッチン
グマスクに用いたレジスト膜71(図2参照)を除去す
る。その後図3の(1)に示すように、例えばCVD法
によって、コンタクトホール30内を埋め込むようにし
て層間絶縁膜20上にポリシリコンまたはドープトポリ
シリコンを堆積して、プラグ形成膜81を例えば500
nmの厚さに形成する。
【0039】次いで図3の(2)に示すように、プラグ
形成膜81の全面をエッチバックして、層間絶縁膜20
上のプラグ形成膜81を除去し、コンタクトホール30
内に上記プラグ形成膜81を残してプラグ41を形成す
る。
【0040】その後図3の(3)に示すように、層間絶
縁膜20上に配線形成層を形成する。この配線形成層
は、例えば150nm程度の厚さのドープトポリシリコ
ンからなる。次にフォトリソグラフィー技術およびエッ
チングによって、上記配線形成層をパターニングし、コ
ンタクトホール30に形成されたプラグ41に接続する
配線42を形成する。
【0041】なお、プラグ形成膜81にはタングステン
のような金属を用いてもよく、また配線形成層にはアル
ミニウム系金属のような金属を用いてもよく、成膜方法
もCVDに限定されることはなくスパッタリングのよう
な別の成膜方法を用いることも可能である。
【0042】上記のようにプラグ41を形成する場合
に、コンタクトホール30が上部開口部が広くなってい
るので、ポリシリコンまたはドープトポリシリコンを堆
積した際に、コンタクトホール30内にボイドを発生さ
せることなくコンタクトホール30内にポリシリコンま
たはドープトポリシリコンを埋め込むことができる。
【0043】次に上記コンタクトホール30を用いた別
の配線構造をその製造方法とともに、図4によって説明
する。なお、図4では、前記図1によって説明した構成
部品と同様のものには同一符号を付す。
【0044】まず、前記図2によって説明した製造方法
によって層間絶縁膜20にコンタクトホール30を形成
した後、エッチングマスクに用いたレジスト膜71(図
2参照)を除去する。その後図4の(1)に示すよう
に、例えばCVD法によって、コンタクトホール30内
を埋め込むようにして層間絶縁膜20上にドープトポリ
シリコンを堆積して、配線形成膜83を例えば150n
mの厚さに形成する。
【0045】次いで図4の(2)に示すように、フォト
リソグラフィー技術およびエッチングによって、上記配
線形成層83をパターニングし、層間絶縁膜20上にコ
ンタクトホール30を埋め込む配線43を形成する。
【0046】なお、配線形成層83にはアルミニウム系
金属のような金属を用いてもよく、成膜方法もCVDに
限定されることはなくスパッタリングのような別の成膜
方法を用いることも可能である。
【0047】上記のように配線43を形成する場合に、
コンタクトホール30が上部開口部が広くなっているの
で、ドープトポリシリコンからなる配線形成層83を堆
積した際に、コンタクトホール30内にボイドを発生さ
せることなくコンタクトホール30内に配線形成層83
を埋め込むことができる。また図3で説明した配線形成
工程よりも、成膜工程を1回、エッチング工程を1回の
計2回の工程を減らすことができる。
【0048】上記のようにプラグ形成プロセスを省略で
きるのは、コンタクトホール30の上部と配線43との
接触部分の径が0.3μm〜0.4μmと従来構造より
も大きいからである。すなわち、従来構造の0.2μm
径のコンタクトホールでは、深さが400nm程度にな
るため、高アスペクト比のコンタクトホールになる。こ
のような高アスペクト比のコンタクトホールの内部が埋
め込まれる状態に配線形成層を成膜させようとすると、
層間絶縁膜上の配線形成層の膜厚は400nm以上にな
る。これは、細くて深いコンタクトホール中の膜成長速
度が、層間絶縁膜上の膜成長速度よりも小さくなるため
である。このように400nm以上の厚さの配線形成層
で配線を形成した場合には、配線による段差が大きくな
り、後工程で行う工程、特にフォトリソグラフィー工程
で高精度なパターン形成ができなくなる。そこで、上記
説明した製造方法によれば、コンタクトホール30の上
部と配線43との接触部分の径が0.3μm〜0.4μ
mになるので、配線層膜厚を200nm程度以下、例え
ば150nmの厚さに形成することが可能になり、プラ
グ形成プロセスもを省略できるようになる。
【0049】
【発明の効果】以上、説明したように本発明の半導体装
置によれば、第1コンタクトホールの径が第3コンタク
トホールの径よりも大きく形成されているので、配線と
の接続面積を従来のコンタクトホールよりも大きくとる
ことができる。そのため、配線とのコンタクト抵抗を十
分に低くすることができる。
【0050】また本発明の半導体装置の製造方法によれ
ば、第1絶縁層〜第3絶縁層までを順次成膜するので、
その成膜工程の間に他の工程が入らない。そのため、連
続成膜で形成することができるので成膜工程数が最少の
場合には1回にできる。さらに第1コンタクトホール〜
第3コンタクトホールまでを順次形成するので、コンタ
クトホールの形成工程の間に他の工程が入らない。その
ため、コンタクトホールを連続形成することが可能にな
るので、コンタクトホールを形成するためのエッチング
工程数が最少の場合には1回にできる。
【図面の簡単な説明】
【図1】本発明の半導体装置に係わる実施形態の概略構
成断面図である。
【図2】本発明の製造方法に係わる実施形態の製造工程
図である。
【図3】配線形成方法を説明する製造工程図である。
【図4】配線形成方法を説明する製造工程図である。
【符号の説明】
10 半導体基板 11 トランジスタ 12 ゲート 15,16 拡散層 21 第1絶縁層 22 第2絶縁層 23 第3絶縁層 31 第1コンタクトホール 32 第2コンタクトホール 33 第3コンタクトホール

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に形成されているトランジ
    スタのゲートと、 前記ゲートの両側における前記半導体基板に形成されて
    いる拡散層と、 前記ゲートおよび拡散層を覆うもので前記半導体基板上
    に形成されている第1絶縁層と、 前記第1絶縁層とは異なる材質からなるもので前記第1
    絶縁層上に形成されている第2絶縁層と、 前記第2絶縁層とは異なる材質からなるもので前記第2
    絶縁層上に形成されている第3絶縁層と、 前記拡散層の上方の第3絶縁層に形成した第1コンタク
    トホールと、 前記第1コンタクトホールに連続し、かつ前記第3絶縁
    層側の径が該第3絶縁層と前記第2絶縁層とが接する該
    第3絶縁層部分の該第1コンタクトホールの径と同等で
    あるとともに、前記第3絶縁層側から前記第1絶縁層側
    に向かうにしたがって径が小さくなるもので、前記第2
    絶縁層に形成した第2コンタクトホールと、 前記第2コンタクトホールと連続するとともに前記拡散
    層に達し、かつ前記第1絶縁層と前記第2絶縁層とが接
    する該第2絶縁層部分の該第2コンタクトホールの径と
    同等の径を有するもので、前記第1絶縁層に形成した第
    3コンタクトホールとを備えたことを特徴とする半導体
    装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記第1絶縁層はノンドープトシリケートガラスからな
    ることを特徴とする半導体装置。
  3. 【請求項3】 半導体基板上にトランジスタのゲートを
    形成するとともに該ゲートの両側における該半導体基板
    に該トランジスタの拡散層を形成した後、該半導体基板
    上に該トランジスタを覆う第1絶縁層を形成する第1工
    程と、 前記第1絶縁層上に該第1絶縁層とは異なる材質からな
    る第2絶縁層を形成する第2工程と、 前記第2絶縁層上に該第2絶縁層とは異なる材質からな
    る第3絶縁層を形成する第3工程と、 リソグラフィー技術によって前記拡散層の上方の第3絶
    縁層上に開口部を設けたエッチングマスクを形成した
    後、該エッチングマスクを用いたエッチングによって前
    記第3絶縁層をエッチングして前記拡散層の上方の第3
    絶縁層に第1コンタクトホールを形成する第4工程と、 エッチングによって、前記第2絶縁層に、前記第1コン
    タクトホールと連続し、かつ前記第3絶縁層側の径が該
    第3絶縁層と前記第2絶縁層とが接する該第3絶縁層部
    分の該第1コンタクトホールの径と同等であるととも
    に、前記第3絶縁層側から前記第1絶縁層側に向かうに
    したがって径が小さくなる第2コンタクトホールを形成
    する第5工程と、 前記第1絶縁層に、前記第2コンタクトホールと連続す
    るとともに前記拡散層に達し、かつ前記第1絶縁層と前
    記第2絶縁層とが接する該第2絶縁層部分の該第2コン
    タクトホールの径と同等の径を有する第3コンタクトホ
    ールを形成する第6工程とを備えたことを特徴とする半
    導体装置の製造方法。
  4. 【請求項4】 請求項3記載の半導体装置の製造方法に
    おいて、 前記第1絶縁層はノンドープトシリケートガラスで形成
    されることを特徴とする半導体装置の製造方法。
JP20139996A 1996-07-31 1996-07-31 半導体装置およびその製造方法 Pending JPH1050830A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443730B2 (en) 2014-07-18 2016-09-13 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US9837271B2 (en) 2014-07-18 2017-12-05 Asm Ip Holding B.V. Process for forming silicon-filled openings with a reduced occurrence of voids
US10460932B2 (en) 2017-03-31 2019-10-29 Asm Ip Holding B.V. Semiconductor device with amorphous silicon filled gaps and methods for forming

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