JPH1041505A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1041505A JPH1041505A JP19498496A JP19498496A JPH1041505A JP H1041505 A JPH1041505 A JP H1041505A JP 19498496 A JP19498496 A JP 19498496A JP 19498496 A JP19498496 A JP 19498496A JP H1041505 A JPH1041505 A JP H1041505A
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Abstract
(57)【要約】
【課題】 サイドウォール酸化膜の形状保存性の良い自
己整合型コンタクトホールを形成して、絶縁耐圧低下の
無いポリシリコンによる埋め込みプラグを形成する半導
体装置の製造方法を提供する。 【解決手段】 サイドウォール酸化膜１６形成後、第１
のＳｉＯ2 膜３１を堆積し、第１のポリシリコン膜３２
と第２のＳｉＯ2 膜３３を堆積する。その後パターニン
グして自己整合型コンタクトホール３５を形成し、不純
物をドープした第２のポリシリコン膜堆積とエッチバッ
クにてポリシリコンプラグ３６を形成する。その後ポリ
シリコンプラグ３６上の埋め込みＳｉＯ2 膜厚形成、第
１のポリシリコン膜３２のエッチング、層間絶縁膜の堆
積、ポリシリコンプラグ３６上の層間絶縁膜の除去等を
行う。 【効果】 半導体装置の製造歩留向上および信頼性向上
が可能である。
己整合型コンタクトホールを形成して、絶縁耐圧低下の
無いポリシリコンによる埋め込みプラグを形成する半導
体装置の製造方法を提供する。 【解決手段】 サイドウォール酸化膜１６形成後、第１
のＳｉＯ2 膜３１を堆積し、第１のポリシリコン膜３２
と第２のＳｉＯ2 膜３３を堆積する。その後パターニン
グして自己整合型コンタクトホール３５を形成し、不純
物をドープした第２のポリシリコン膜堆積とエッチバッ
クにてポリシリコンプラグ３６を形成する。その後ポリ
シリコンプラグ３６上の埋め込みＳｉＯ2 膜厚形成、第
１のポリシリコン膜３２のエッチング、層間絶縁膜の堆
積、ポリシリコンプラグ３６上の層間絶縁膜の除去等を
行う。 【効果】 半導体装置の製造歩留向上および信頼性向上
が可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、自己整合型コンタクトホー
ルへの埋め込みプラグ構造を持つ半導体装置の製造方法
に関する。
法に関し、さらに詳しくは、自己整合型コンタクトホー
ルへの埋め込みプラグ構造を持つ半導体装置の製造方法
に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、高速化に
伴い、半導体製造工程の加工寸法ルールがますます微細
化し、更に配線容量の増加抑止、低抵抗率の電極や配線
の使用等が要望されている。このような要望により、特
にコンタクトホールに関しては、膜厚の厚い層間絶縁膜
に微細なコンタクトホールを形成する必要がある。この
コンタクトホールの深さとコンタクトホール径の比、所
謂アスペクト比の大きいコンタクトホールによる、半導
体基板の拡散層やゲート電極と配線間、又は多層配線に
おける下層配線と上層配線間の接続は、従来のような蒸
着やスパッタリングという物理的な堆積法では接続が困
難になり、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｉｐｏｓｉｔｉｏｎ）法による導電材料を堆積してコン
タクトホールに導電材料を埋め込む、所謂埋め込みプラ
グ法による接続が、近年盛んに用いられている。
伴い、半導体製造工程の加工寸法ルールがますます微細
化し、更に配線容量の増加抑止、低抵抗率の電極や配線
の使用等が要望されている。このような要望により、特
にコンタクトホールに関しては、膜厚の厚い層間絶縁膜
に微細なコンタクトホールを形成する必要がある。この
コンタクトホールの深さとコンタクトホール径の比、所
謂アスペクト比の大きいコンタクトホールによる、半導
体基板の拡散層やゲート電極と配線間、又は多層配線に
おける下層配線と上層配線間の接続は、従来のような蒸
着やスパッタリングという物理的な堆積法では接続が困
難になり、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄ
ｉｐｏｓｉｔｉｏｎ）法による導電材料を堆積してコン
タクトホールに導電材料を埋め込む、所謂埋め込みプラ
グ法による接続が、近年盛んに用いられている。
【０００３】この埋め込みプラグの導電材料としては、
ＣＶＤ法による堆積が可能なポリシリコンやタングステ
ン（Ｗ）等が用いられており、低抵抗率の面ではＣＶＤ
法で堆積するタングステンを用いた方が有利であるが、
埋め込みプラグ形成後の高温熱処理が可能なこと、コン
タクトホールへの埋め込み性が良いこと、埋め込みプラ
グ形成時のＰＮ接合部破壊がないこと等の面では、ポリ
シリコンの方が優れていて、埋め込みプラグ形成後の高
温熱処理の有無、コンタクトホールのアスペクト比およ
び埋め込みプラグの抵抗等を考慮し、用途に応じて使用
されているのが現状である。また、パターンの微細化と
伴い、パターンの合わせ精度も厳しくなり、このためコ
ンタクトホール形成には自己整合型コンタクトホール形
成法が盛んに用いられている。
ＣＶＤ法による堆積が可能なポリシリコンやタングステ
ン（Ｗ）等が用いられており、低抵抗率の面ではＣＶＤ
法で堆積するタングステンを用いた方が有利であるが、
埋め込みプラグ形成後の高温熱処理が可能なこと、コン
タクトホールへの埋め込み性が良いこと、埋め込みプラ
グ形成時のＰＮ接合部破壊がないこと等の面では、ポリ
シリコンの方が優れていて、埋め込みプラグ形成後の高
温熱処理の有無、コンタクトホールのアスペクト比およ
び埋め込みプラグの抵抗等を考慮し、用途に応じて使用
されているのが現状である。また、パターンの微細化と
伴い、パターンの合わせ精度も厳しくなり、このためコ
ンタクトホール形成には自己整合型コンタクトホール形
成法が盛んに用いられている。
【０００４】上記の自己整合型コンタクトホール形成法
で形成されるコンタクトホールへの埋め込みプラグとし
て、ポリシリコンプラグを用いる従来の半導体装置の製
造方法を、図３を参照して説明する。まず、図３（ａ）
に示すように、半導体基板１１上にゲート酸化膜１２、
不純物がドープされたポリシリコン膜１３ａとＷＳｉ2
膜１３ｂとによるゲート電極１３およびゲート電極１３
上のＣＶＤ酸化膜１４によるゲート電極部２を形成す
る。その後、イオン注入法によるソース・ドレイン部３
のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
拡散層１５形成を行い、更にその後、ゲート電極部２の
側壁にサイドウォール酸化膜１６を形成する。次に、イ
オン注入法によるソース・ドレイン層１７形成等を行っ
た後、シリコン窒化膜（ＳｉＮ膜）１８を堆積する。
で形成されるコンタクトホールへの埋め込みプラグとし
て、ポリシリコンプラグを用いる従来の半導体装置の製
造方法を、図３を参照して説明する。まず、図３（ａ）
に示すように、半導体基板１１上にゲート酸化膜１２、
不純物がドープされたポリシリコン膜１３ａとＷＳｉ2
膜１３ｂとによるゲート電極１３およびゲート電極１３
上のＣＶＤ酸化膜１４によるゲート電極部２を形成す
る。その後、イオン注入法によるソース・ドレイン部３
のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
拡散層１５形成を行い、更にその後、ゲート電極部２の
側壁にサイドウォール酸化膜１６を形成する。次に、イ
オン注入法によるソース・ドレイン層１７形成等を行っ
た後、シリコン窒化膜（ＳｉＮ膜）１８を堆積する。
【０００５】次に、図３（ｂ）に示すように、ＢＰＳＧ
（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）膜等による層間絶縁膜１９を堆積し、その後パ
ターニングしたフォトレジスト（図示省略）をマスクと
して、層間絶縁膜１９等をＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりエッチングして、ソ
ース・ドレイン部３等に自己整合型コンタクトホール２
０を形成する。なお上述したＲＩＥのエッチング条件
は、層間絶縁膜１９とＳｉＮ膜１８とのエッチング速度
比、所謂エッチング選択比が大きい条件とする。このコ
ンタクトホール２０形成は、ソース・ドレイン部３のサ
イドウォール酸化膜１６底部の幅より広い開口のフォト
レジストパターンをマスクにしたエッチングで形成され
る。従って、始め層間絶縁膜１９がフォトレジストの開
口とほぼ同じ大きさでエッチングされるが、エッチング
がＳｉＮ膜１８に到達すると、この部分でのエッチング
速度が遅くなるために、コンタクトホール２０は、図３
（ｂ）に示すように、当初のサイドウォール酸化膜１６
の形状を概略保存した状態となり、自己整合型コンタク
トホール２０が形成される。
（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ）膜等による層間絶縁膜１９を堆積し、その後パ
ターニングしたフォトレジスト（図示省略）をマスクと
して、層間絶縁膜１９等をＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりエッチングして、ソ
ース・ドレイン部３等に自己整合型コンタクトホール２
０を形成する。なお上述したＲＩＥのエッチング条件
は、層間絶縁膜１９とＳｉＮ膜１８とのエッチング速度
比、所謂エッチング選択比が大きい条件とする。このコ
ンタクトホール２０形成は、ソース・ドレイン部３のサ
イドウォール酸化膜１６底部の幅より広い開口のフォト
レジストパターンをマスクにしたエッチングで形成され
る。従って、始め層間絶縁膜１９がフォトレジストの開
口とほぼ同じ大きさでエッチングされるが、エッチング
がＳｉＮ膜１８に到達すると、この部分でのエッチング
速度が遅くなるために、コンタクトホール２０は、図３
（ｂ）に示すように、当初のサイドウォール酸化膜１６
の形状を概略保存した状態となり、自己整合型コンタク
トホール２０が形成される。
【０００６】次に、図３（ｃ）に示すように、不純物が
ドープされたポリシリコンを堆積し、その後エッチバッ
クして、ソース・ドレイン部３等のコンタクトホール２
０にポリシリコンプラグ２１を形成する。その後は、図
面は省略するが、配線形成、パッシベーション膜形成お
よび配線形のパッド部の開口形成等を行って半導体装置
を作製する。
ドープされたポリシリコンを堆積し、その後エッチバッ
クして、ソース・ドレイン部３等のコンタクトホール２
０にポリシリコンプラグ２１を形成する。その後は、図
面は省略するが、配線形成、パッシベーション膜形成お
よび配線形のパッド部の開口形成等を行って半導体装置
を作製する。
【０００７】しかしながら、上述した半導体装置の製造
方法では、ソース・ドレイン部３等のコンタクトホール
２０形成時、ＲＩＥ法によるエッチング条件の層間絶縁
膜１９とＳｉＮ膜１８とのエッチング選択比が十分大き
くできないために、図３（ｂ）に示すサイドウォール酸
化膜１６は、当初のサイドウォール酸化膜１６形状を保
存するのが困難である。特にエッチングが最初にＳｉＮ
膜１８に到達するサイドウォール酸化膜１６上部は、コ
ンタクトホール２０形成完了までの間に、ＳｉＮ膜１８
とその下のサイドウォール酸化膜１６がエッチングされ
て薄くなってしまう。この様になると、ゲート電極１３
の上部とポリシリコンプラグ２１間の絶縁耐圧が低下
し、半導体装置の製造歩留の悪化や信頼性の問題が発生
する虞がある。
方法では、ソース・ドレイン部３等のコンタクトホール
２０形成時、ＲＩＥ法によるエッチング条件の層間絶縁
膜１９とＳｉＮ膜１８とのエッチング選択比が十分大き
くできないために、図３（ｂ）に示すサイドウォール酸
化膜１６は、当初のサイドウォール酸化膜１６形状を保
存するのが困難である。特にエッチングが最初にＳｉＮ
膜１８に到達するサイドウォール酸化膜１６上部は、コ
ンタクトホール２０形成完了までの間に、ＳｉＮ膜１８
とその下のサイドウォール酸化膜１６がエッチングされ
て薄くなってしまう。この様になると、ゲート電極１３
の上部とポリシリコンプラグ２１間の絶縁耐圧が低下
し、半導体装置の製造歩留の悪化や信頼性の問題が発生
する虞がある。
【０００８】
【発明が解決しようとする課題】本発明は、上述した半
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、サイドウォール酸
化膜の形状保存性の良い自己整合型コンタクトホールを
形成して、絶縁耐圧低下の無いポリシリコンによる埋め
込みプラグを形成する半導体装置の製造方法を提供する
ことを目的とする。
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、サイドウォール酸
化膜の形状保存性の良い自己整合型コンタクトホールを
形成して、絶縁耐圧低下の無いポリシリコンによる埋め
込みプラグを形成する半導体装置の製造方法を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、自己整合型コンタクトホールを持つＭＯＳトラン
ジスタを含む半導体装置の製造方法において、ＭＯＳト
ランジスタのゲート電極部側壁にサイドウォール酸化膜
を形成する工程と、ＣＶＤ法により第１の絶縁膜を堆積
する工程と、第１の絶縁膜上に第１のポリシリコン膜を
堆積する工程と、第１のポリシリコン膜上に第２の絶縁
膜を形成する工程と、第２の絶縁膜、第１のポリシリコ
ン膜および第１の絶縁膜をパターニングして自己整合型
コンタクトホールを形成する工程と、ＣＶＤ法により不
純物をドープした第２のポリシリコン膜を堆積し、自己
整合コンタクトホール部の第２のポリシリコン膜表面位
置が第２の絶縁膜表面位置より所定距離Ｌだけ下方にな
るまでエッチバックして、自己整合型コンタクトホール
に第２のポリシリコン膜による埋め込みプラグを形成す
る工程と、ＣＶＤ法により第３の絶縁膜を堆積し、第１
のポリシリコン膜上の第２の絶縁膜が除去されるまでエ
ッチバックし、第２のポリシリコン膜による埋め込みプ
ラグ上に埋め込み絶縁膜を形成する工程と、埋め込みプ
ラグ上の埋め込み絶縁膜をマスクとして、第１のポリシ
リコン膜をエッチングする工程と、ＣＶＤ法により層間
絶縁膜を堆積し、埋め込みプラグ上の層間絶縁膜を除去
する工程とを有することを特徴とするものである。
造方法は、上述の課題を解決するために提案するもので
あり、自己整合型コンタクトホールを持つＭＯＳトラン
ジスタを含む半導体装置の製造方法において、ＭＯＳト
ランジスタのゲート電極部側壁にサイドウォール酸化膜
を形成する工程と、ＣＶＤ法により第１の絶縁膜を堆積
する工程と、第１の絶縁膜上に第１のポリシリコン膜を
堆積する工程と、第１のポリシリコン膜上に第２の絶縁
膜を形成する工程と、第２の絶縁膜、第１のポリシリコ
ン膜および第１の絶縁膜をパターニングして自己整合型
コンタクトホールを形成する工程と、ＣＶＤ法により不
純物をドープした第２のポリシリコン膜を堆積し、自己
整合コンタクトホール部の第２のポリシリコン膜表面位
置が第２の絶縁膜表面位置より所定距離Ｌだけ下方にな
るまでエッチバックして、自己整合型コンタクトホール
に第２のポリシリコン膜による埋め込みプラグを形成す
る工程と、ＣＶＤ法により第３の絶縁膜を堆積し、第１
のポリシリコン膜上の第２の絶縁膜が除去されるまでエ
ッチバックし、第２のポリシリコン膜による埋め込みプ
ラグ上に埋め込み絶縁膜を形成する工程と、埋め込みプ
ラグ上の埋め込み絶縁膜をマスクとして、第１のポリシ
リコン膜をエッチングする工程と、ＣＶＤ法により層間
絶縁膜を堆積し、埋め込みプラグ上の層間絶縁膜を除去
する工程とを有することを特徴とするものである。
【００１０】本発明によれば、ポリシリコン膜と絶縁膜
とのＲＩＥ法によるエッチング選択比が大きいことを利
用し、ＭＯＳトランジスタのゲート電極部側壁にサイド
ウォール酸化膜形成後に絶縁膜を堆積し、この絶縁膜上
にポリシリコン膜を堆積した後、ポリシリコン膜と上記
絶縁膜をＲＩＥ法でエッチングして自己整合型コンタク
トホールを形成するので、サイドウォール酸化膜が当初
の形状を維持した状態の自己整合型コンタクトホールが
形成できる。この自己整合型コンタクトホール部にポリ
シリコン膜による埋め込みプラグ、所謂ポリシリコンプ
ラグを形成すれば、ポリシリコンプラグとゲート電極間
の絶縁耐圧低下が無く、従って半導体装置の製造歩留向
上および信頼性向上が可能になる。
とのＲＩＥ法によるエッチング選択比が大きいことを利
用し、ＭＯＳトランジスタのゲート電極部側壁にサイド
ウォール酸化膜形成後に絶縁膜を堆積し、この絶縁膜上
にポリシリコン膜を堆積した後、ポリシリコン膜と上記
絶縁膜をＲＩＥ法でエッチングして自己整合型コンタク
トホールを形成するので、サイドウォール酸化膜が当初
の形状を維持した状態の自己整合型コンタクトホールが
形成できる。この自己整合型コンタクトホール部にポリ
シリコン膜による埋め込みプラグ、所謂ポリシリコンプ
ラグを形成すれば、ポリシリコンプラグとゲート電極間
の絶縁耐圧低下が無く、従って半導体装置の製造歩留向
上および信頼性向上が可能になる。
【００１１】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
【００１２】本実施例は半導体装置の製造方法に本発明
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示すように、素子分離領
域やＮウェルやＰウェル等が形成された半導体基板１１
に、熱酸化により膜厚約１５ｎｍ程度のゲート酸化膜１
２を形成し、続いてゲート電極１３とする不純物をドー
プしたポリシリコン膜１３ａとＷＳｉ2 膜１３ｂとをＣ
ＶＤ法により堆積する。これらの膜厚は各々１００ｎｍ
程度とする。その後、ＣＶＤ法によりＣＶＤ酸化膜１４
を膜厚約２００ｎｍ程堆積する。更にその後、パターニ
ングしたフォトレジスト（図示省略）をマスクとして、
ＣＶＤ酸化膜１４／ＷＳｉ2 膜１３ｂ／ポリシリコン膜
１３ａ／ゲート酸化膜１２等をエッチングし、ＭＯＳト
ランジスタ部１のゲート電極部２を形成する。
を適用した例であり、これを図１および図２を参照して
説明する。まず、図１（ａ）に示すように、素子分離領
域やＮウェルやＰウェル等が形成された半導体基板１１
に、熱酸化により膜厚約１５ｎｍ程度のゲート酸化膜１
２を形成し、続いてゲート電極１３とする不純物をドー
プしたポリシリコン膜１３ａとＷＳｉ2 膜１３ｂとをＣ
ＶＤ法により堆積する。これらの膜厚は各々１００ｎｍ
程度とする。その後、ＣＶＤ法によりＣＶＤ酸化膜１４
を膜厚約２００ｎｍ程堆積する。更にその後、パターニ
ングしたフォトレジスト（図示省略）をマスクとして、
ＣＶＤ酸化膜１４／ＷＳｉ2 膜１３ｂ／ポリシリコン膜
１３ａ／ゲート酸化膜１２等をエッチングし、ＭＯＳト
ランジスタ部１のゲート電極部２を形成する。
【００１３】次に、ＭＯＳトランジスタ部１のソース・
ドレイン部３に、イオン注入法により低濃度のイオン注
入、例えばＡｓイオン注入を行い、ＬＤＤ層１５を形成
する。その後、ＣＶＤ法によりＣＶＤ酸化膜を膜厚約３
００ｎｍ程堆積し、続いてＲＩＥによるエッチバックを
行い、ゲート電極部２側壁にサイドウォール酸化膜１６
を形成する。次に、ＭＯＳトランジスタ部１のソース・
ドレイン部３に、イオン注入法により高濃度のイオン注
入、例えばＡｓイオン注入を行い、ソース・ドレイン層
１７を形成する。その後、ＣＶＤ法により第１の絶縁
膜、例えば第１のＳｉＯ2 膜３１を約５０ｎｍ程堆積す
る。
ドレイン部３に、イオン注入法により低濃度のイオン注
入、例えばＡｓイオン注入を行い、ＬＤＤ層１５を形成
する。その後、ＣＶＤ法によりＣＶＤ酸化膜を膜厚約３
００ｎｍ程堆積し、続いてＲＩＥによるエッチバックを
行い、ゲート電極部２側壁にサイドウォール酸化膜１６
を形成する。次に、ＭＯＳトランジスタ部１のソース・
ドレイン部３に、イオン注入法により高濃度のイオン注
入、例えばＡｓイオン注入を行い、ソース・ドレイン層
１７を形成する。その後、ＣＶＤ法により第１の絶縁
膜、例えば第１のＳｉＯ2 膜３１を約５０ｎｍ程堆積す
る。
【００１４】次に、図１（ｂ）に示すように、低圧ＣＶ
Ｄ（ＬＰＣＶＤ）法により第１のポリシリコン膜３２
を、後述する層間絶縁膜１９と約等しい膜厚、例えば約
６００ｎｍ程堆積し、続いてＣＶＤ法により第２の絶縁
膜、例えば第２のＳｉＯ2 膜を、後述する第１のポリシ
リコン膜３２のエッチング時のマスクとして十分な膜
厚、例えば膜厚約１５０ｎｍ程堆積する。その後、パタ
ーニングしたフォトレジスト（図示省略）をマスクとし
て、第１のポリシリコン膜３２に対してエッチング選択
性の良いＲＩＥ条件で、第２のＳｉＯ2 膜３３をエッチ
ングし、第２のＳｉＯ2 膜３３の開口３４を形成する。
Ｄ（ＬＰＣＶＤ）法により第１のポリシリコン膜３２
を、後述する層間絶縁膜１９と約等しい膜厚、例えば約
６００ｎｍ程堆積し、続いてＣＶＤ法により第２の絶縁
膜、例えば第２のＳｉＯ2 膜を、後述する第１のポリシ
リコン膜３２のエッチング時のマスクとして十分な膜
厚、例えば膜厚約１５０ｎｍ程堆積する。その後、パタ
ーニングしたフォトレジスト（図示省略）をマスクとし
て、第１のポリシリコン膜３２に対してエッチング選択
性の良いＲＩＥ条件で、第２のＳｉＯ2 膜３３をエッチ
ングし、第２のＳｉＯ2 膜３３の開口３４を形成する。
【００１５】次に、フォトレジストを除去した後、第２
のＳｉＯ2 膜３３をマスクとして、ポリシリコン膜のＲ
ＩＥ条件にて、第１のポリシリコン膜３２をＲＩＥ法に
よりエッチングする。通常のポリシリコン膜のＲＩＥ条
件は、エッチング選択比が２０以上あり、上記の第１の
ポリシリコン膜のエッチング完了後にも、サイドウォー
ル酸化膜１６上の第１のＳｉＯ2 膜３１はほとんどエッ
チングされずに残存する。次に、第２のＳｉＯ2 膜３３
と第１のポリシリコン膜３２とをマスクとして、半導体
基板１１に対してエッチング選択性の良いＲＩＥ条件で
第１のＳｉＯ2 膜３１をエッチングする。このエッチン
グで半導体基板１１上およびサイドウォール酸化膜１６
上の第１のＳｉＯ2 ３１はエッチングされるが、サイド
ウォール酸化膜１６はほとんどエッチングされず、当初
のサイドウォール酸化膜１６形状で残る。上述した工程
を経て、ＭＯＳトランジスタ部１のソース・ドレイン部
３等に自己整合型コンタクトホール３５が形成する。
のＳｉＯ2 膜３３をマスクとして、ポリシリコン膜のＲ
ＩＥ条件にて、第１のポリシリコン膜３２をＲＩＥ法に
よりエッチングする。通常のポリシリコン膜のＲＩＥ条
件は、エッチング選択比が２０以上あり、上記の第１の
ポリシリコン膜のエッチング完了後にも、サイドウォー
ル酸化膜１６上の第１のＳｉＯ2 膜３１はほとんどエッ
チングされずに残存する。次に、第２のＳｉＯ2 膜３３
と第１のポリシリコン膜３２とをマスクとして、半導体
基板１１に対してエッチング選択性の良いＲＩＥ条件で
第１のＳｉＯ2 膜３１をエッチングする。このエッチン
グで半導体基板１１上およびサイドウォール酸化膜１６
上の第１のＳｉＯ2 ３１はエッチングされるが、サイド
ウォール酸化膜１６はほとんどエッチングされず、当初
のサイドウォール酸化膜１６形状で残る。上述した工程
を経て、ＭＯＳトランジスタ部１のソース・ドレイン部
３等に自己整合型コンタクトホール３５が形成する。
【００１６】次に、図１（ｃ）に示すように、不純物が
ドープされた第２のポリシリコン膜を堆積し、その後自
己整合コンタクトホール３５部の第２のポリシリコン膜
表面位置が第２のＳｉＯ2 膜表面位置より所定距離Ｌ、
例えば約３００ｎｍ程下方にくる位置までエッチングし
て、ＭＯＳトランジスタ部１のソース・ドレイン部３等
の自己整合型コンタクトホール３５に第２のポリシリコ
ン膜による埋め込みプラグ、所謂ポリシリコンプラグ３
６を形成する。なお、このポリシリコンプラグ３６は第
１のポリシリコン膜３２にも取り囲まれていて、絶縁膜
により取り囲まれた通常のポリシリコンプラグの形態と
なっていないが、後述する工程を経ると、通常と同様な
ポリシリコンプラグになるものである。
ドープされた第２のポリシリコン膜を堆積し、その後自
己整合コンタクトホール３５部の第２のポリシリコン膜
表面位置が第２のＳｉＯ2 膜表面位置より所定距離Ｌ、
例えば約３００ｎｍ程下方にくる位置までエッチングし
て、ＭＯＳトランジスタ部１のソース・ドレイン部３等
の自己整合型コンタクトホール３５に第２のポリシリコ
ン膜による埋め込みプラグ、所謂ポリシリコンプラグ３
６を形成する。なお、このポリシリコンプラグ３６は第
１のポリシリコン膜３２にも取り囲まれていて、絶縁膜
により取り囲まれた通常のポリシリコンプラグの形態と
なっていないが、後述する工程を経ると、通常と同様な
ポリシリコンプラグになるものである。
【００１７】次に、図２（ｄ）に示すように、ＣＶＤ法
により第３の絶縁膜、例えば第３のＳｉＯ2 膜を堆積
し、第１のポリシリコン膜上の第２の絶縁膜３３（図１
（ｃ）参照）が除去されるまでエッチバックして、ポリ
シリコンプラグ３６上に埋め込みＳｉＯ2 膜３７を形成
する。この埋め込みＳｉＯ2 膜３７の膜厚は、後述する
第１のポリシリコン膜３２のエッチング時、エッチング
のマスクとして十分な膜厚、例えば１５０ｎｍ程度とな
っている必要がある。
により第３の絶縁膜、例えば第３のＳｉＯ2 膜を堆積
し、第１のポリシリコン膜上の第２の絶縁膜３３（図１
（ｃ）参照）が除去されるまでエッチバックして、ポリ
シリコンプラグ３６上に埋め込みＳｉＯ2 膜３７を形成
する。この埋め込みＳｉＯ2 膜３７の膜厚は、後述する
第１のポリシリコン膜３２のエッチング時、エッチング
のマスクとして十分な膜厚、例えば１５０ｎｍ程度とな
っている必要がある。
【００１８】次に、図２（ｅ）に示すように、埋め込み
ＳｉＯ2 膜３７をマスクとして第１のポリシリコン膜３
２をＲＩＥ法によりエッチングする。
ＳｉＯ2 膜３７をマスクとして第１のポリシリコン膜３
２をＲＩＥ法によりエッチングする。
【００１９】次に、図２（ｆ）に示すように、ＢＰＳＧ
等による層間絶縁膜３８を膜厚約６００ｎｍ程堆積し、
その後エッチバックして、ポリシリコンプラグ３７上の
層間絶縁膜３８を除去する。なお、この工程では、層間
絶縁膜３８堆積後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、ポ
リシリコンプラグ３７上の層間絶縁膜３８を除去しても
よい。
等による層間絶縁膜３８を膜厚約６００ｎｍ程堆積し、
その後エッチバックして、ポリシリコンプラグ３７上の
層間絶縁膜３８を除去する。なお、この工程では、層間
絶縁膜３８堆積後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃ
ｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて、ポ
リシリコンプラグ３７上の層間絶縁膜３８を除去しても
よい。
【００２０】その後は、図面は省略するが、配線形成、
パッシベーション膜形成および配線形のパッド部の開口
形成等を行って半導体装置を作製する。
パッシベーション膜形成および配線形のパッド部の開口
形成等を行って半導体装置を作製する。
【００２１】上述した半導体装置の製造方法をとれば、
第１のＳｉＯ2 膜３１を堆積した後の第１のポリシリコ
ン膜３２を用いて、自己整合型コンタクトホール３５を
形成するために、サイドウォール酸化膜１６が当初のサ
イドウォール酸化膜１６形状のままで自己整合型コンタ
クトホール３５が形成されるので、ポリシリコンプラグ
３７とゲート電極１３との絶縁耐圧低下のない半導体装
置の作製が可能になる。従って、絶縁耐圧不良による半
導体装置の製造歩留低下や、信頼性の問題が発生する虞
がない。
第１のＳｉＯ2 膜３１を堆積した後の第１のポリシリコ
ン膜３２を用いて、自己整合型コンタクトホール３５を
形成するために、サイドウォール酸化膜１６が当初のサ
イドウォール酸化膜１６形状のままで自己整合型コンタ
クトホール３５が形成されるので、ポリシリコンプラグ
３７とゲート電極１３との絶縁耐圧低下のない半導体装
置の作製が可能になる。従って、絶縁耐圧不良による半
導体装置の製造歩留低下や、信頼性の問題が発生する虞
がない。
【００２２】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、実施例ではＭＯＳトランジスタのソース・ドレイ
ン部の自己整合型コンタクトホールへのポリシリコンプ
ラグ形成について説明したが、サイドウォール酸化膜を
用いた自己整合型コンタクトホール部を持つ他の素子の
自己整合型コンタクトホール部へのポリシリコンプラグ
形成にも適応することができる。また、ゲート電極とし
て、ポリシリコン膜とＷＳｉ2 膜とによるポリサイド膜
のゲート電極としたが、他の高融点金属シリサイド膜と
ポリシリコン膜とによるポリサイド膜のゲート電極、ポ
リシリコン膜のゲート電極、高融点金属シリサイド膜の
ゲート電極等でもよい。更に、サイドウォール酸化膜形
成後堆積する第１の絶縁膜としてＳｉＯ2 膜を用いた
が、ＳｉＯＮ膜でもよい。その他、本発明の技術的思想
の範囲内で、プロセス条件は適宜変更が可能である。
本発明はこの実施例に何ら限定されるものではない。例
えば、実施例ではＭＯＳトランジスタのソース・ドレイ
ン部の自己整合型コンタクトホールへのポリシリコンプ
ラグ形成について説明したが、サイドウォール酸化膜を
用いた自己整合型コンタクトホール部を持つ他の素子の
自己整合型コンタクトホール部へのポリシリコンプラグ
形成にも適応することができる。また、ゲート電極とし
て、ポリシリコン膜とＷＳｉ2 膜とによるポリサイド膜
のゲート電極としたが、他の高融点金属シリサイド膜と
ポリシリコン膜とによるポリサイド膜のゲート電極、ポ
リシリコン膜のゲート電極、高融点金属シリサイド膜の
ゲート電極等でもよい。更に、サイドウォール酸化膜形
成後堆積する第１の絶縁膜としてＳｉＯ2 膜を用いた
が、ＳｉＯＮ膜でもよい。その他、本発明の技術的思想
の範囲内で、プロセス条件は適宜変更が可能である。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法は、ポリシリコンプラグとゲー
ト電極間の絶縁耐圧低下が無く、従って半導体装置の製
造歩留向上および信頼性向上が可能である。
の半導体装置の製造方法は、ポリシリコンプラグとゲー
ト電極間の絶縁耐圧低下が無く、従って半導体装置の製
造歩留向上および信頼性向上が可能である。
【図１】本発明を適用した実施例の工程の前半を工程順
に説明する、半導体装置の概略断面図で、（ａ）はＭＯ
Ｓトランジスタのゲート電極部側壁にサイドウォール酸
化膜を形成し、第１のＳｉＯ2 膜を形成した状態、
（ｂ）は第１のポリシリコン膜と第２のＳｉＯ2 膜を形
成した後、自己整合型コンタクトホールを形成した状
態、（ｃ）は自己整合型コンタクトホール部にポリシリ
コンプラグを形成した状態である。
に説明する、半導体装置の概略断面図で、（ａ）はＭＯ
Ｓトランジスタのゲート電極部側壁にサイドウォール酸
化膜を形成し、第１のＳｉＯ2 膜を形成した状態、
（ｂ）は第１のポリシリコン膜と第２のＳｉＯ2 膜を形
成した後、自己整合型コンタクトホールを形成した状
態、（ｃ）は自己整合型コンタクトホール部にポリシリ
コンプラグを形成した状態である。
【図２】本発明を適用した実施例の工程の後半を工程順
に説明する、半導体装置の概略断面図で、（ｄ）は第３
のＳｉＯ2 を堆積後、エッチバックして埋め込みＳｉＯ
2 膜を形成した状態、（ｅ）は埋め込みＳｉＯ2 膜をマ
スクとして第１のポリシリコン膜をエッチングした状
態、（ｆ）は層間絶縁膜を堆積後、エッチバックしてポ
リシリコンプラグ上の層間絶縁膜を除去した状態であ
る。
に説明する、半導体装置の概略断面図で、（ｄ）は第３
のＳｉＯ2 を堆積後、エッチバックして埋め込みＳｉＯ
2 膜を形成した状態、（ｅ）は埋め込みＳｉＯ2 膜をマ
スクとして第１のポリシリコン膜をエッチングした状
態、（ｆ）は層間絶縁膜を堆積後、エッチバックしてポ
リシリコンプラグ上の層間絶縁膜を除去した状態であ
る。
【図３】従来の半導体装置の製造方法を工程順に説明す
る、半導体装置の概略断面図で、（ａ）はＭＯＳトラン
ジスタのゲート電極部側壁にサイドウォール酸化膜を形
成し、ＳｉＮ膜を形成した状態、（ｂ）は層間絶縁膜を
堆積後、自己整合型コンタクトホールを形成した状態、
（ｃ）は自己整合型コンタクトホール部にポリシリコン
プラグを形成した状態である。
る、半導体装置の概略断面図で、（ａ）はＭＯＳトラン
ジスタのゲート電極部側壁にサイドウォール酸化膜を形
成し、ＳｉＮ膜を形成した状態、（ｂ）は層間絶縁膜を
堆積後、自己整合型コンタクトホールを形成した状態、
（ｃ）は自己整合型コンタクトホール部にポリシリコン
プラグを形成した状態である。
１…ＭＯＳトランジスタ部、２…ゲート電極部、３…ソ
ース・ドレイン部、１１…半導体基板、１２…ゲート酸
化膜、１３…ゲート電極、１３ａ…ポリシリコン膜、１
３ｂ…ＷＳｉ2 膜、１４…ＣＶＤ酸化膜、１５…ＬＤＤ
層、１６…サイドウォール酸化膜、１７…ソース・ドレ
イン層、１８…ＳｉＮ膜、１９，３８…層間絶縁膜、２
０，３５…自己整合型コンタクトホール、２１，３６…
ポリシリコンプラグ、３１…第１のＳｉＯ2 膜、３２…
第１のポリシリコン膜、３３…第２のＳｉＯ2 膜、３４
…開口、３７…埋め込みＳｉＯ2 膜
ース・ドレイン部、１１…半導体基板、１２…ゲート酸
化膜、１３…ゲート電極、１３ａ…ポリシリコン膜、１
３ｂ…ＷＳｉ2 膜、１４…ＣＶＤ酸化膜、１５…ＬＤＤ
層、１６…サイドウォール酸化膜、１７…ソース・ドレ
イン層、１８…ＳｉＮ膜、１９，３８…層間絶縁膜、２
０，３５…自己整合型コンタクトホール、２１，３６…
ポリシリコンプラグ、３１…第１のＳｉＯ2 膜、３２…
第１のポリシリコン膜、３３…第２のＳｉＯ2 膜、３４
…開口、３７…埋め込みＳｉＯ2 膜
Claims (4)
- 【請求項１】 自己整合型コンタクトホールを持つＭＯ
Ｓトランジスタを含む半導体装置の製造方法において、 前記ＭＯＳトランジスタのゲート電極部側壁にサイドウ
ォール酸化膜を形成する工程と、 ＣＶＤ法により第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜上に第１のポリシリコン膜を堆積する
工程と、 前記第１のポリシリコン膜上に第２の絶縁膜を形成する
工程と、 前記第２の絶縁膜、前記第１のポリシリコン膜および前
記第１の絶縁膜をパターニングして自己整合型コンタク
トホールを形成する工程と、 ＣＶＤ法により不純物をドープした第２のポリシリコン
膜を堆積し、前記自己整合コンタクトホール部の前記第
２のポリシリコン膜表面位置が前記第２の絶縁膜表面位
置より所定距離Ｌだけ下方になるまでエッチバックし
て、前記自己整合型コンタクトホールに第２のポリシリ
コン膜による埋め込みプラグを形成する工程と、 ＣＶＤ法により第３の絶縁膜を堆積し、前記第１のポリ
シリコン膜上の第２の絶縁膜が除去されるまでエッチバ
ックし、前記第２のポリシリコン膜による前記埋め込み
プラグ上に埋め込み絶縁膜を形成する工程と、 前記埋め込みプラグ上の前記埋め込み絶縁膜をマスクと
して、前記第１のポリシリコン膜をエッチングする工程
と、 ＣＶＤ法により層間絶縁膜を堆積し、前記埋め込みプラ
グ上の前記層間絶縁膜を除去する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１、第２および第３の絶縁膜とし
て、ＣＶＤ酸化膜を用いることを特徴とする、請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記第１のポリシリコン膜の膜厚は前記
層間絶縁膜の膜厚に略等しいことを特徴とする、請求項
１に記載の半導体装置の製造方法。 - 【請求項４】 前記所定距離Ｌは、前記第２の絶縁膜の
膜厚の略２倍であることを特徴とする、請求項１に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19498496A JPH1041505A (ja) | 1996-07-24 | 1996-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19498496A JPH1041505A (ja) | 1996-07-24 | 1996-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041505A true JPH1041505A (ja) | 1998-02-13 |
Family
ID=16333612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19498496A Pending JPH1041505A (ja) | 1996-07-24 | 1996-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041505A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361210B1 (ko) * | 1999-12-28 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성방법 |
| KR20040008447A (ko) * | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
| JP2005039219A (ja) * | 2004-06-04 | 2005-02-10 | Canon Inc | 固体撮像装置 |
| KR100571653B1 (ko) * | 1999-07-23 | 2006-04-17 | 주식회사 하이닉스반도체 | 확대된 마진의 자기정렬콘택공정에 의한 반도체소자의 제조방법 |
-
1996
- 1996-07-24 JP JP19498496A patent/JPH1041505A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100571653B1 (ko) * | 1999-07-23 | 2006-04-17 | 주식회사 하이닉스반도체 | 확대된 마진의 자기정렬콘택공정에 의한 반도체소자의 제조방법 |
| KR100361210B1 (ko) * | 1999-12-28 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성방법 |
| KR20040008447A (ko) * | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
| JP2005039219A (ja) * | 2004-06-04 | 2005-02-10 | Canon Inc | 固体撮像装置 |
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