JPH10200096A - Ｍｏｓ型電界効果トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH10200096A JPH10200096A JP30697A JP30697A JPH10200096A JP H10200096 A JPH10200096 A JP H10200096A JP 30697 A JP30697 A JP 30697A JP 30697 A JP30697 A JP 30697A JP H10200096 A JPH10200096 A JP H10200096A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- layer
- forming
- gate
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 29
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 29
- 239000010703 silicon Substances 0.000 claims abstract description 29
- 238000009792 diffusion process Methods 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 175
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 54
- 229920005591 polysilicon Polymers 0.000 claims description 53
- 239000011229 interlayer Substances 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 230000008018 melting Effects 0.000 claims description 15
- 238000002844 melting Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 5
- 239000003963 antioxidant agent Substances 0.000 claims description 3
- 230000003078 antioxidant effect Effects 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 微細化しても、高速化の可能なＭＯＳ型電界
効果トランジスタを得る。 【解決手段】 第１導電型の半導体基板１１にそれぞれ
第２導電型のソース領域１５及びドレイン領域１５が形
成され、半導体基板１内のソース領域１５及びドレイン
領域１５間に形成されるべきチャンネルの中央部上にゲ
ート絶縁層１８が形成され、そのゲート絶縁層１８上に
ゲート電極２０が形成さてなるＭＯＳ型電界効果トラン
ジスタにおいて、ソース領域１５上及びドレイン領域１
５上にそれぞれゲート絶縁層１８より厚い絶縁層１３が
形成されてなる。
効果トランジスタを得る。 【解決手段】 第１導電型の半導体基板１１にそれぞれ
第２導電型のソース領域１５及びドレイン領域１５が形
成され、半導体基板１内のソース領域１５及びドレイン
領域１５間に形成されるべきチャンネルの中央部上にゲ
ート絶縁層１８が形成され、そのゲート絶縁層１８上に
ゲート電極２０が形成さてなるＭＯＳ型電界効果トラン
ジスタにおいて、ソース領域１５上及びドレイン領域１
５上にそれぞれゲート絶縁層１８より厚い絶縁層１３が
形成されてなる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型電界効果ト
ランジスタ及びその製造方法に関する。
ランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】最近は半導体の素子の微細化及び高速化
が進んでいる。しかし、素子を微細化するにつれて、ゲ
ートの寄生容量が大きくなるため、高速化が困難になっ
てきている。
が進んでいる。しかし、素子を微細化するにつれて、ゲ
ートの寄生容量が大きくなるため、高速化が困難になっ
てきている。
【０００３】そこで、図９Ａを参照して、ＭＯＳ型電界
効果トランジスタの従来例を説明する。第１導電型（ｎ
型又はｐ型）のシリコン基板１上に、所定距離離れて一
対の第２導電型（ｐ型又はｎ型）の高濃度の拡散層１
５、１５が形成されている。これら拡散層１５、１５は
その一方がソース領域、他方がドレイン領域となる。シ
リコン基板１１上及び拡散層１５、１５上に亘って、ゲ
ート酸化膜１３が形成されている。ゲート絶縁層１３上
には、シリコン基板１のチャンネル中央部に対応して、
ゲート絶縁層としてのポリシリコン層３２が形成されて
いる。ポリシリコン層３２上には、ゲート電極としての
金属シリサイド層３３が形成されている。これらポリシ
リコン層３２及び金属シリサイド層３３をまとめて、ポ
リサイドゲートと呼ばれている。ゲート酸化膜１３上に
おいて、ポリシリコン層３２及び金属シリサイド層３３
の両側面には、サイドウォール１６が形成されている。
効果トランジスタの従来例を説明する。第１導電型（ｎ
型又はｐ型）のシリコン基板１上に、所定距離離れて一
対の第２導電型（ｐ型又はｎ型）の高濃度の拡散層１
５、１５が形成されている。これら拡散層１５、１５は
その一方がソース領域、他方がドレイン領域となる。シ
リコン基板１１上及び拡散層１５、１５上に亘って、ゲ
ート酸化膜１３が形成されている。ゲート絶縁層１３上
には、シリコン基板１のチャンネル中央部に対応して、
ゲート絶縁層としてのポリシリコン層３２が形成されて
いる。ポリシリコン層３２上には、ゲート電極としての
金属シリサイド層３３が形成されている。これらポリシ
リコン層３２及び金属シリサイド層３３をまとめて、ポ
リサイドゲートと呼ばれている。ゲート酸化膜１３上に
おいて、ポリシリコン層３２及び金属シリサイド層３３
の両側面には、サイドウォール１６が形成されている。
【０００４】又、図９ＡのＭＯＳ型電界効果トランジス
タにおいて、ポリシリコン層３２を酸化することによっ
て、図９Ｂに示す如く、ゲート酸化膜１３のポリシリコ
ン層３２のエッジ部の厚さを厚くすることも行われてい
る。
タにおいて、ポリシリコン層３２を酸化することによっ
て、図９Ｂに示す如く、ゲート酸化膜１３のポリシリコ
ン層３２のエッジ部の厚さを厚くすることも行われてい
る。
【０００５】更に、図９ＡのＭＯＳ型電界効果トランジ
スタにおいて、ポリサイドゲートの代わりに、サリサイ
ドゲートを使用することも行われている。
スタにおいて、ポリサイドゲートの代わりに、サリサイ
ドゲートを使用することも行われている。
【０００６】更に、図９ＡのＭＯＳ型電界効果トランジ
スタにおいて、ポリシリコン層３２を一層低抵抗化する
ために、ポリシリコン層３２に不純物を導入することも
行われている。この場合、Ｎ型チャンネル、Ｐ型チャン
ネルにそれぞれ高濃度のＮ型不純物、Ｐ型不純物を導入
して、デュアルゲート構造とする。
スタにおいて、ポリシリコン層３２を一層低抵抗化する
ために、ポリシリコン層３２に不純物を導入することも
行われている。この場合、Ｎ型チャンネル、Ｐ型チャン
ネルにそれぞれ高濃度のＮ型不純物、Ｐ型不純物を導入
して、デュアルゲート構造とする。
【０００７】
【発明が解決しようとする課題】図９ＡのＭＯＳ型電界
効果トランジスタでは、ゲート絶縁層の低抵抗化のため
に、ポリサイドゲートを用いているが、素子の微細化に
伴って、ポリシリコン層の抵抗が高くなってしまう。
効果トランジスタでは、ゲート絶縁層の低抵抗化のため
に、ポリサイドゲートを用いているが、素子の微細化に
伴って、ポリシリコン層の抵抗が高くなってしまう。
【０００８】図９ＡのＭＯＳ型電界効果トランジスタに
おいて、図９Ｂに示すように、ポリシリコン層３２を酸
化することによって、図９Ｂに示す如く、ゲート酸化膜
１３のポリシリコン層３２のエッジ部の厚さを厚くする
のは、高速化のために、ポリシリコンの代わりに、Ｗ等
の金属を用いると、ＥＭ耐性が劣化するため、この金属
に熱が掛けられなくなる問題がある。
おいて、図９Ｂに示すように、ポリシリコン層３２を酸
化することによって、図９Ｂに示す如く、ゲート酸化膜
１３のポリシリコン層３２のエッジ部の厚さを厚くする
のは、高速化のために、ポリシリコンの代わりに、Ｗ等
の金属を用いると、ＥＭ耐性が劣化するため、この金属
に熱が掛けられなくなる問題がある。
【０００９】図９ＡのＭＯＳ型電界効果トランジスタに
おいて、ポリサイドゲートの代わりに、サリサイドゲー
トを使用するのは、細線効果による抵抗上昇が問題とな
る。
おいて、ポリサイドゲートの代わりに、サリサイドゲー
トを使用するのは、細線効果による抵抗上昇が問題とな
る。
【００１０】図９ＡのＭＯＳ型電界効果トランジスタに
おいて、ポリシリコン層３２を一層低抵抗化するため
に、ポリシリコン層３２に不純物を導入することも行わ
れている。この場合、Ｎ型チャンネル、Ｐ型チャンネル
にそれぞれ高濃度のＮ型不純物、Ｐ型不純物を導入し
て、デュアルゲート構造とするのは、拡散層を形成する
際の熱処理により、相互拡散を引き起こす。
おいて、ポリシリコン層３２を一層低抵抗化するため
に、ポリシリコン層３２に不純物を導入することも行わ
れている。この場合、Ｎ型チャンネル、Ｐ型チャンネル
にそれぞれ高濃度のＮ型不純物、Ｐ型不純物を導入し
て、デュアルゲート構造とするのは、拡散層を形成する
際の熱処理により、相互拡散を引き起こす。
【００１１】かかる点に鑑み、本発明は、微細化して
も、高速化の可能なＭＯＳ型電界効果トランジスタ及び
その製造方法を提案しようとするものである。
も、高速化の可能なＭＯＳ型電界効果トランジスタ及び
その製造方法を提案しようとするものである。
【００１２】
【課題を解決するための手段】本発明によるＭＯＳ型電
界効果トランジスタは、第１導電型の半導体基板にそれ
ぞれ第２導電型のソース領域及びドレイン領域が形成さ
れ、半導体基板内のソース領域及びドレイン領域間に形
成されるべきチャンネルの中央部上にゲート絶縁層が形
成され、そのゲート絶縁層上にゲート電極が形成さてな
るＭＯＳ型電界効果トランジスタにおいて、ソース領域
上及びドレイン領域上にそれぞれゲート絶縁層より厚い
絶縁層が形成されてなるものである。
界効果トランジスタは、第１導電型の半導体基板にそれ
ぞれ第２導電型のソース領域及びドレイン領域が形成さ
れ、半導体基板内のソース領域及びドレイン領域間に形
成されるべきチャンネルの中央部上にゲート絶縁層が形
成され、そのゲート絶縁層上にゲート電極が形成さてな
るＭＯＳ型電界効果トランジスタにおいて、ソース領域
上及びドレイン領域上にそれぞれゲート絶縁層より厚い
絶縁層が形成されてなるものである。
【００１３】かかる本発明によれば、ソース領域上及び
ドレイン領域上にそれぞれゲート絶縁層より厚い絶縁層
が形成されているので、ゲート絶縁層のエッジが中央部
より厚くなり、このため寄生容量が減少し、微細化して
も、高速化が可能となる。
ドレイン領域上にそれぞれゲート絶縁層より厚い絶縁層
が形成されているので、ゲート絶縁層のエッジが中央部
より厚くなり、このため寄生容量が減少し、微細化して
も、高速化が可能となる。
【００１４】
【発明の実施の形態】以下に、図１を参照して、本発明
の実施の形態のＭＯＳ型電界効果トランジスタを説明す
る。第１導電型（ｎ型又はｐ型）のシリコン基板１上
に、所定距離離れて一対の第２導電型（ｐ型又はｎ型）
の高濃度の拡散層１５、１５が形成されている。これら
拡散層１５、１５はその一方がソース領域、他方がドレ
イン領域となる。シリコン基板１１上及び拡散層１５、
１５上に亘って、ゲート絶縁層としてのゲート酸化膜
（SiO2) １３が形成されているが、拡散層１５、１５間
のチャンネル中央部上の部分の厚さに比べて、拡散層１
５、１５上の部分の厚さが厚く構成されている。ゲート
酸化膜１３上の厚みの薄い部分及びその両側の厚みの厚
い部分の極一部に亘って、ゲート電極としての高融点金
属層２０が形成されている。ゲート酸化膜１３及び高融
点金属層２０上に亘って、層間膜（層間絶縁膜）１７が
形成されている。
の実施の形態のＭＯＳ型電界効果トランジスタを説明す
る。第１導電型（ｎ型又はｐ型）のシリコン基板１上
に、所定距離離れて一対の第２導電型（ｐ型又はｎ型）
の高濃度の拡散層１５、１５が形成されている。これら
拡散層１５、１５はその一方がソース領域、他方がドレ
イン領域となる。シリコン基板１１上及び拡散層１５、
１５上に亘って、ゲート絶縁層としてのゲート酸化膜
（SiO2) １３が形成されているが、拡散層１５、１５間
のチャンネル中央部上の部分の厚さに比べて、拡散層１
５、１５上の部分の厚さが厚く構成されている。ゲート
酸化膜１３上の厚みの薄い部分及びその両側の厚みの厚
い部分の極一部に亘って、ゲート電極としての高融点金
属層２０が形成されている。ゲート酸化膜１３及び高融
点金属層２０上に亘って、層間膜（層間絶縁膜）１７が
形成されている。
【００１５】かかるＭＯＳ型電界効果トランジスタによ
れば、ゲート絶縁層のエッジが中央部より厚くなり、こ
のため寄生容量が減少し、高速となる。即ち、かかるＭ
ＯＳ型電界効果トランジスタをスイッチングとした場
合、スイッチング速度を速くすることができる。
れば、ゲート絶縁層のエッジが中央部より厚くなり、こ
のため寄生容量が減少し、高速となる。即ち、かかるＭ
ＯＳ型電界効果トランジスタをスイッチングとした場
合、スイッチング速度を速くすることができる。
【００１６】次に、図２〜図８を参照して、本発明の実
施の形態のＭＯＳ型電界効果トランジスタの製造方法を
詳細に説明する。図２Ａに示す如く、第１導電型（ｎ型
又はｐ型）のシリコン基板１１上に、薄いシリコン酸化
膜(SiO2 膜) （図示せず）を形成し、その上に酸化防止
膜としての窒化シリコン膜(Si3N4) ( 図示せず）を形成
し、これらシリコン酸化膜及び窒化シリコン膜の所定の
部分の選択的エッチングによって、これら膜の一部を除
去し、この膜の欠如部を通じて、シリコン基板１１を厚
く酸化して、素子分離領域としてのＬＯＣＯＳ（Local
Oxidation ofSilicon :シリコンの局部酸化) 部を形成
する。酸化防止膜（窒化シリコン膜）がサイドウォール
をエッチングする際のエッチングストッパとなるので、
処理が容易になる。酸化防止膜（窒化シリコン膜）を使
用しない場合は、ゲート絶縁層（ゲート酸化膜）とサイ
ドウォールとの間の選択比が必要となる。
施の形態のＭＯＳ型電界効果トランジスタの製造方法を
詳細に説明する。図２Ａに示す如く、第１導電型（ｎ型
又はｐ型）のシリコン基板１１上に、薄いシリコン酸化
膜(SiO2 膜) （図示せず）を形成し、その上に酸化防止
膜としての窒化シリコン膜(Si3N4) ( 図示せず）を形成
し、これらシリコン酸化膜及び窒化シリコン膜の所定の
部分の選択的エッチングによって、これら膜の一部を除
去し、この膜の欠如部を通じて、シリコン基板１１を厚
く酸化して、素子分離領域としてのＬＯＣＯＳ（Local
Oxidation ofSilicon :シリコンの局部酸化) 部を形成
する。酸化防止膜（窒化シリコン膜）がサイドウォール
をエッチングする際のエッチングストッパとなるので、
処理が容易になる。酸化防止膜（窒化シリコン膜）を使
用しない場合は、ゲート絶縁層（ゲート酸化膜）とサイ
ドウォールとの間の選択比が必要となる。
【００１７】そして、図２Ａに示す如く、シリコン基板
１１上及びＬＯＣＯＳ部１２上に亘って、全面に絶縁層
としての第１のゲート酸化膜（SiO2膜) を１３を形成す
る。第１のゲート酸化膜１３上の全面に、ＣＶＤ（Chem
ical Vapor Deposition:化学的気相成長) 法によって、
例えば、４００〜５００ｎｍのポリシリコン層（多結晶
シリコン層）１４を形成する。尚、ＬＯＣＯＳ部１２を
除く第１のゲート酸化膜１３の下には、シリコン酸化膜
及び窒化シリコン膜が残存している。
１１上及びＬＯＣＯＳ部１２上に亘って、全面に絶縁層
としての第１のゲート酸化膜（SiO2膜) を１３を形成す
る。第１のゲート酸化膜１３上の全面に、ＣＶＤ（Chem
ical Vapor Deposition:化学的気相成長) 法によって、
例えば、４００〜５００ｎｍのポリシリコン層（多結晶
シリコン層）１４を形成する。尚、ＬＯＣＯＳ部１２を
除く第１のゲート酸化膜１３の下には、シリコン酸化膜
及び窒化シリコン膜が残存している。
【００１８】図２Ａの工程の後、図２Ｂに示す如く、ポ
リシリコン層１４上の全面にフォトレジスト層を形成
し、これをマスクを通じて露光し、その後、現像するこ
とにより、ポリシリコン層１４上にゲートパターンニン
グ用レジスト層３０を形成する。
リシリコン層１４上の全面にフォトレジスト層を形成
し、これをマスクを通じて露光し、その後、現像するこ
とにより、ポリシリコン層１４上にゲートパターンニン
グ用レジスト層３０を形成する。
【００１９】図２Ｂの工程の後、図３Ａに示す如く、ゲ
ートパターンニング用フォトレジスト層３０をエッチン
グマスクとして、ポリシリコン層１４を選択的にエッチ
ング除去する。
ートパターンニング用フォトレジスト層３０をエッチン
グマスクとして、ポリシリコン層１４を選択的にエッチ
ング除去する。
【００２０】図３Ａの工程の後、図３Ｂに示す如く、パ
ターニングされたポリシリコン層１４をセルフアライニ
ングとして、イオン注入により低濃度の第２導電型（ｐ
型又はｎ型）の拡散層（図示せず）を形成する。その
後、パターニングされたポリシリコン層１４の各両側に
サイドウォール１６を形成し、その後、第２導電型（ｐ
型又はｎ型）の不純物の拡散により、第２導電型（ｐ型
又はｎ型）の高濃度の拡散層（ソース領域又はドレイン
領域となる）１５を形成する。尚、サイドウォール１６
の材料としては、例えば、ＰＳＧ｛Phosho-Silicate Gl
ass:燐を含んだ酸化シリコン(SiO2)｝のようにエッチン
グレートが第１のゲート酸化膜１３に対して速いものを
用いる。その後、バイアスＥＣＲ（Electron Cyclotron
Resonace:電子サイクロトロン共鳴）法によって、第１
のゲート酸化膜１３及びサイドウォール１６上に亘っ
て、第１層間膜１７を形成する。尚、バイアスＥＣＲ
は、常圧ＣＶＤ法に比べて、緻密な膜を形成でき、しか
も平坦化が容易である。
ターニングされたポリシリコン層１４をセルフアライニ
ングとして、イオン注入により低濃度の第２導電型（ｐ
型又はｎ型）の拡散層（図示せず）を形成する。その
後、パターニングされたポリシリコン層１４の各両側に
サイドウォール１６を形成し、その後、第２導電型（ｐ
型又はｎ型）の不純物の拡散により、第２導電型（ｐ型
又はｎ型）の高濃度の拡散層（ソース領域又はドレイン
領域となる）１５を形成する。尚、サイドウォール１６
の材料としては、例えば、ＰＳＧ｛Phosho-Silicate Gl
ass:燐を含んだ酸化シリコン(SiO2)｝のようにエッチン
グレートが第１のゲート酸化膜１３に対して速いものを
用いる。その後、バイアスＥＣＲ（Electron Cyclotron
Resonace:電子サイクロトロン共鳴）法によって、第１
のゲート酸化膜１３及びサイドウォール１６上に亘っ
て、第１層間膜１７を形成する。尚、バイアスＥＣＲ
は、常圧ＣＶＤ法に比べて、緻密な膜を形成でき、しか
も平坦化が容易である。
【００２１】図３Ｂの工程の後、図４Ａに示す如く、ポ
リシリコン１４の頂部が露出するまで、ＣＭＰ（Chemic
al Mecanical Polishing: 化学・物理的研磨) 法によっ
て、第１層間膜１７、ポリシリコン１４及びサイドウォ
ール１６を研磨して、第１層間膜１７、ポリシリコン１
４及びサイドウォール１６が同一平面を共有するように
する。
リシリコン１４の頂部が露出するまで、ＣＭＰ（Chemic
al Mecanical Polishing: 化学・物理的研磨) 法によっ
て、第１層間膜１７、ポリシリコン１４及びサイドウォ
ール１６を研磨して、第１層間膜１７、ポリシリコン１
４及びサイドウォール１６が同一平面を共有するように
する。
【００２２】図３Ｂの工程の後、図４Ｂに示す如く、ウ
エットエッチング、又は、プラズマエッチングによっ
て、ポリシリコン層１４を選択的にエッチング除去す
る。
エットエッチング、又は、プラズマエッチングによっ
て、ポリシリコン層１４を選択的にエッチング除去す
る。
【００２３】図４Ｂの工程の後、図５Ａに示す如く、第
１のゲート酸化膜１３のポリシリコン層１４のあった部
分を選択的にエッチング除去する。その後、ウエットエ
チングによって、サイドウォール１６をエッチング除去
する。この場合、第１のゲート酸化膜１３のサイドウォ
ール１６の下の部分は、エッチングレートの違いによ
り、除去されることはない。又、第１層間膜１７もバイ
アスＥＣＲ法による緻密な膜であるため、膜減り少な
い。
１のゲート酸化膜１３のポリシリコン層１４のあった部
分を選択的にエッチング除去する。その後、ウエットエ
チングによって、サイドウォール１６をエッチング除去
する。この場合、第１のゲート酸化膜１３のサイドウォ
ール１６の下の部分は、エッチングレートの違いによ
り、除去されることはない。又、第１層間膜１７もバイ
アスＥＣＲ法による緻密な膜であるため、膜減り少な
い。
【００２４】図５Ａの工程の後、図５Ｂに示す如く、第
１のゲート酸化膜１３の除去部分に、シリコン基板１１
の熱酸化によって、第１のゲート酸化膜１３より薄い、
絶縁層としての第２のゲート酸化膜１８を形成して、ゲ
ート絶縁層とする。
１のゲート酸化膜１３の除去部分に、シリコン基板１１
の熱酸化によって、第１のゲート酸化膜１３より薄い、
絶縁層としての第２のゲート酸化膜１８を形成して、ゲ
ート絶縁層とする。
【００２５】図５Ｂの工程の後、図６Ａに示す如く、拡
散層１５の各一部上の第１層間膜１７及び第１のゲート
酸化膜１３を選択的にエッチング除去して、コンタクト
ホール１９を形成する。
散層１５の各一部上の第１層間膜１７及び第１のゲート
酸化膜１３を選択的にエッチング除去して、コンタクト
ホール１９を形成する。
【００２６】図６Ａの工程の後、図６Ｂに示す如く、第
１のゲート酸化膜１３上、拡散層１５上、第２ゲート酸
化膜１８上及び第１層間膜１７上に亘って、スパッタリ
ング等によって、タングステン、モリブデン等の高融点
金属層２０を形成する。
１のゲート酸化膜１３上、拡散層１５上、第２ゲート酸
化膜１８上及び第１層間膜１７上に亘って、スパッタリ
ング等によって、タングステン、モリブデン等の高融点
金属層２０を形成する。
【００２７】図６Ｂの工程の後、図７Ａに示す如く、エ
ッチングバック（Etching Back) によって、高融点金属
層２０の上部を除去及び平坦化して、それぞれ独立した
ゲート部分（ゲート電極）２１及びコンタクト部分２２
を残存させる。
ッチングバック（Etching Back) によって、高融点金属
層２０の上部を除去及び平坦化して、それぞれ独立した
ゲート部分（ゲート電極）２１及びコンタクト部分２２
を残存させる。
【００２８】図７Ａの工程の後、図７Ｂに示す如く、第
１層間膜１７上及び高融点金属層２０上に亘って、第２
層間膜（層間絶縁膜）２３を形成する。その後、その第
２層間膜２３を選択的にエッチング除去して、ゲート部
分２１及びコンタクト部分２２の一部に接続されるよう
に、高融点金属プラグ２４を形成する。その後、第２層
間膜２３上及び高融点金属プラグ２４上に亘って金属層
を形成し、これを選択的にエッチング除去することによ
って、高融点金属プラグ２４に接続される第１金属配線
２５を形成する。
１層間膜１７上及び高融点金属層２０上に亘って、第２
層間膜（層間絶縁膜）２３を形成する。その後、その第
２層間膜２３を選択的にエッチング除去して、ゲート部
分２１及びコンタクト部分２２の一部に接続されるよう
に、高融点金属プラグ２４を形成する。その後、第２層
間膜２３上及び高融点金属プラグ２４上に亘って金属層
を形成し、これを選択的にエッチング除去することによ
って、高融点金属プラグ２４に接続される第１金属配線
２５を形成する。
【００２９】図７Ｂの工程の後、図８に示す如く、第２
層間膜２３上及び高融点金属プラグ２４上に亘って、第
３層間膜（層間絶縁膜）２６を形成する。その後、その
第３層間膜２６を選択的にエッチング除去して、高融点
金属プラグ２５の一部に接続されるように、高融点金属
プラグ２７を形成する。その後、第３層間膜２６上及び
高融点金属プラグ２７上に亘って金属層を形成し、これ
を選択的にエッチング除去することによって、高融点金
属プラグ２７に接続される第２金属配線２８を形成す
る。その後、第３層間膜２６上及び第２金属配線２８上
に亘って第４層間膜（層間絶縁膜）３１を形成し、その
第４層間膜３１上にオーバコート２９を形成する。
層間膜２３上及び高融点金属プラグ２４上に亘って、第
３層間膜（層間絶縁膜）２６を形成する。その後、その
第３層間膜２６を選択的にエッチング除去して、高融点
金属プラグ２５の一部に接続されるように、高融点金属
プラグ２７を形成する。その後、第３層間膜２６上及び
高融点金属プラグ２７上に亘って金属層を形成し、これ
を選択的にエッチング除去することによって、高融点金
属プラグ２７に接続される第２金属配線２８を形成す
る。その後、第３層間膜２６上及び第２金属配線２８上
に亘って第４層間膜（層間絶縁膜）３１を形成し、その
第４層間膜３１上にオーバコート２９を形成する。
【００３０】かくして、第１導電型（ｎ型又はｐ型）の
半導体基板（シリコン基板）１１にそれぞれ第２導電型
（ｐ型又はｎ型）のソース領域１５及びドレイン領域１
５が形成され、半導体基板１１内のソース領域１５及び
ドレイン領域１５間に形成されるべきチャンネルの中央
部上にゲート絶縁層１８が形成され、そのゲート絶縁層
１８上にゲート電極２１が形成さてなるＭＯＳ型電界効
果トランジスタにおいて、ソース領域１５上及びドレイ
ン領域１５上にそれぞれゲート絶縁層１８より厚い絶縁
層１３が形成されてなるＭＯＳ型電界効果トランジスタ
が得られる。
半導体基板（シリコン基板）１１にそれぞれ第２導電型
（ｐ型又はｎ型）のソース領域１５及びドレイン領域１
５が形成され、半導体基板１１内のソース領域１５及び
ドレイン領域１５間に形成されるべきチャンネルの中央
部上にゲート絶縁層１８が形成され、そのゲート絶縁層
１８上にゲート電極２１が形成さてなるＭＯＳ型電界効
果トランジスタにおいて、ソース領域１５上及びドレイ
ン領域１５上にそれぞれゲート絶縁層１８より厚い絶縁
層１３が形成されてなるＭＯＳ型電界効果トランジスタ
が得られる。
【００３１】
【発明の効果】第１の本発明によれば、第１導電型の半
導体基板にそれぞれ第２導電型のソース領域及びドレイ
ン領域が形成され、半導体基板内のソース領域及びドレ
イン領域間に形成されるべきチャンネルの中央部上にゲ
ート絶縁層が形成され、そのゲート絶縁層上にゲート電
極が形成さてなるＭＯＳ型電界効果トランジスタにおい
て、ソース領域上及びドレイン領域上にそれぞれゲート
絶縁層より厚い絶縁層が形成されてなるので、微細化し
ても、高速化の可能なＭＯＳ型電界効果トランジスタを
得ることができる。
導体基板にそれぞれ第２導電型のソース領域及びドレイ
ン領域が形成され、半導体基板内のソース領域及びドレ
イン領域間に形成されるべきチャンネルの中央部上にゲ
ート絶縁層が形成され、そのゲート絶縁層上にゲート電
極が形成さてなるＭＯＳ型電界効果トランジスタにおい
て、ソース領域上及びドレイン領域上にそれぞれゲート
絶縁層より厚い絶縁層が形成されてなるので、微細化し
ても、高速化の可能なＭＯＳ型電界効果トランジスタを
得ることができる。
【００３２】第２の本発明によれば、第１の本発明のＭ
ＯＳ型電界効果トランジスタにおいて、ソース領域上及
びドレイン領域上の絶縁層は、酸化防止膜を含むように
したので、第１の本発明と同様な効果が得られると共
に、酸化防止膜がサイドウォールをエッチングする際の
エッチングストッパとなるので、処理が容易になる。
ＯＳ型電界効果トランジスタにおいて、ソース領域上及
びドレイン領域上の絶縁層は、酸化防止膜を含むように
したので、第１の本発明と同様な効果が得られると共
に、酸化防止膜がサイドウォールをエッチングする際の
エッチングストッパとなるので、処理が容易になる。
【００３３】第３の本発明によれば、シリコン基板上に
少なくとも一対の素子分離膜を所定間隔を置いて形成す
る工程と、シリコン基板上の少なくとも一対の素子分離
膜間に第１の絶縁層を形成する工程と、その第１の絶縁
層上のゲート絶縁層を形成すべき部分にパターニングさ
れたポリシリコン層を形成する工程と、そのポリシリコ
ン層の両側に、第１の絶縁層よりもエッチングレートの
速いサイドウォールを形成する工程と、ポリシリコン層
を基にセルフアライニングで、シリコン基板にそれぞれ
ソース領域及びドレイン領域となる拡散層を形成する工
程と、第１の絶縁層上、ポリシリコン層上及びサイドウ
ォール上に亘って、層間絶縁膜を形成する工程と、ポリ
シリコン層の頂部が露出するように、層間絶縁膜の頂部
を除去して平坦化する工程と、ポリシリコン層及び第１
の絶縁層のそのポリシリコン層の下の部分を除去する工
程と、サイドウォールの下の第１の絶縁層を残した状態
でそのサイドウォールを除去する工程と、第１の絶縁層
の除去部分に、その第１の絶縁層より厚さの薄い、ゲー
ト絶縁層としての第２の絶縁層を形成する工程と、その
ゲート絶縁層上にゲート電極としての高融点金属層を直
接形成する工程とを有するので、ゲート絶縁層のエッジ
が中央部より厚くなり、微細化しても、高速化の可能な
ＭＯＳ型電界効果トランジスタを製造することのできる
ＭＯＳ型電界効果トランジスタの製造方法を得ることが
できる。又、金属からなるゲート電極を用い、熱処理を
行うことなく、厚さの異なるゲート絶縁層を形成するこ
とができる。
少なくとも一対の素子分離膜を所定間隔を置いて形成す
る工程と、シリコン基板上の少なくとも一対の素子分離
膜間に第１の絶縁層を形成する工程と、その第１の絶縁
層上のゲート絶縁層を形成すべき部分にパターニングさ
れたポリシリコン層を形成する工程と、そのポリシリコ
ン層の両側に、第１の絶縁層よりもエッチングレートの
速いサイドウォールを形成する工程と、ポリシリコン層
を基にセルフアライニングで、シリコン基板にそれぞれ
ソース領域及びドレイン領域となる拡散層を形成する工
程と、第１の絶縁層上、ポリシリコン層上及びサイドウ
ォール上に亘って、層間絶縁膜を形成する工程と、ポリ
シリコン層の頂部が露出するように、層間絶縁膜の頂部
を除去して平坦化する工程と、ポリシリコン層及び第１
の絶縁層のそのポリシリコン層の下の部分を除去する工
程と、サイドウォールの下の第１の絶縁層を残した状態
でそのサイドウォールを除去する工程と、第１の絶縁層
の除去部分に、その第１の絶縁層より厚さの薄い、ゲー
ト絶縁層としての第２の絶縁層を形成する工程と、その
ゲート絶縁層上にゲート電極としての高融点金属層を直
接形成する工程とを有するので、ゲート絶縁層のエッジ
が中央部より厚くなり、微細化しても、高速化の可能な
ＭＯＳ型電界効果トランジスタを製造することのできる
ＭＯＳ型電界効果トランジスタの製造方法を得ることが
できる。又、金属からなるゲート電極を用い、熱処理を
行うことなく、厚さの異なるゲート絶縁層を形成するこ
とができる。
【００３４】第４の本発明によれば、シリコン基板上を
その上に形成された所定パターンの耐酸化膜を通じて酸
化することにより、ＬＯＣＯＳ部からなる少なくとも一
対の素子分離膜を所定間隔を置いて形成する工程と、シ
リコン基板上の少なくとも一対の素子分離膜間に第１の
絶縁層を形成する工程と、その第１の絶縁層上のゲート
絶縁層を形成すべき部分にパターニングされたポリシリ
コン層を形成する工程と、そのポリシリコン層の両側
に、第１の絶縁層よりもエッチングレートの速いサイド
ウォールを形成する工程と、ポリシリコン層を基にセル
フアライニングで、シリコン基板にそれぞれソース領域
及びドレイン領域となる拡散層を形成する工程と、第１
の絶縁層上、ポリシリコン層上及びサイドウォール上に
亘って、層間絶縁膜を形成する工程と、ポリシリコン層
の頂部が露出するように、層間絶縁膜の頂部を除去して
平坦化する工程と、ポリシリコン層及び第１の絶縁層の
そのポリシリコン層の下の部分を除去する工程と、第１
の絶縁層のゲート絶縁層を形成すべき部分を除去する工
程と、サイドウォールの下の耐酸化膜及び第１の絶縁層
を残した状態でそのサイドウォールを除去する工程と、
第１の絶縁層の除去部分に、その第１の絶縁層より厚さ
の薄い、ゲート絶縁層としての第２の絶縁層を形成する
工程と、そのゲート絶縁層上にゲート電極としての高融
点金属層を直接形成する工程とを有するので、微細化し
ても、高速化の可能なＭＯＳ型電界効果トランジスタを
製造することのできるＭＯＳ型電界効果トランジスタの
製造方法を得ることができる。更に、金属からなるゲー
ト電極を用い、熱処理を行うことなく、厚さの異なるゲ
ート絶縁層を形成することができる。
その上に形成された所定パターンの耐酸化膜を通じて酸
化することにより、ＬＯＣＯＳ部からなる少なくとも一
対の素子分離膜を所定間隔を置いて形成する工程と、シ
リコン基板上の少なくとも一対の素子分離膜間に第１の
絶縁層を形成する工程と、その第１の絶縁層上のゲート
絶縁層を形成すべき部分にパターニングされたポリシリ
コン層を形成する工程と、そのポリシリコン層の両側
に、第１の絶縁層よりもエッチングレートの速いサイド
ウォールを形成する工程と、ポリシリコン層を基にセル
フアライニングで、シリコン基板にそれぞれソース領域
及びドレイン領域となる拡散層を形成する工程と、第１
の絶縁層上、ポリシリコン層上及びサイドウォール上に
亘って、層間絶縁膜を形成する工程と、ポリシリコン層
の頂部が露出するように、層間絶縁膜の頂部を除去して
平坦化する工程と、ポリシリコン層及び第１の絶縁層の
そのポリシリコン層の下の部分を除去する工程と、第１
の絶縁層のゲート絶縁層を形成すべき部分を除去する工
程と、サイドウォールの下の耐酸化膜及び第１の絶縁層
を残した状態でそのサイドウォールを除去する工程と、
第１の絶縁層の除去部分に、その第１の絶縁層より厚さ
の薄い、ゲート絶縁層としての第２の絶縁層を形成する
工程と、そのゲート絶縁層上にゲート電極としての高融
点金属層を直接形成する工程とを有するので、微細化し
ても、高速化の可能なＭＯＳ型電界効果トランジスタを
製造することのできるＭＯＳ型電界効果トランジスタの
製造方法を得ることができる。更に、金属からなるゲー
ト電極を用い、熱処理を行うことなく、厚さの異なるゲ
ート絶縁層を形成することができる。
【図１】本発明の実施の形態のＭＯＳ型電界効果トラン
ジスタを示す断面図である。
ジスタを示す断面図である。
【図２】本発明の実施の形態のＭＯＳ型電界効果トラン
ジスタの製造方法（その１）の工程を示す断面図であ
る。
ジスタの製造方法（その１）の工程を示す断面図であ
る。
【図３】本発明の実施の形態のＭＯＳ型電界効果トラン
ジスタの製造方法（その２）の工程を示す断面図であ
る。
ジスタの製造方法（その２）の工程を示す断面図であ
る。
【図４】本発明の実施の形態のＭＯＳ型電界効果トラン
ジスタの製造方法（その３）の工程を示す断面図であ
る。
ジスタの製造方法（その３）の工程を示す断面図であ
る。
【図５】本発明の実施の形態のＭＯＳ型電界効果トラン
ジスタの製造方法（その４）の工程を示す断面図であ
る。
ジスタの製造方法（その４）の工程を示す断面図であ
る。
【図６】本発明の実施の形態のＭＯＳ型電界効果トラン
ジスタの製造方法（その５）の工程を示す断面図であ
る。
ジスタの製造方法（その５）の工程を示す断面図であ
る。
【図７】本発明の実施の形態のＭＯＳ型電界効果トラン
ジスタの製造方法（その６）の工程を示す断面図であ
る。
ジスタの製造方法（その６）の工程を示す断面図であ
る。
【図８】本発明の実施の形態のＭＯＳ型電界効果トラン
ジスタの製造方法（その６）の工程を示す断面図であ
る。
ジスタの製造方法（その６）の工程を示す断面図であ
る。
【図９】従来例のＭＯＳ型電界効果トランジスタを示す
断面図である。
断面図である。
【符号の説明】 １１ シリコン基板、１２ ＬＯＣＯＳ部、１３ 第１
のゲート絶縁層、１４ポリシリコン層、１５ 拡散層、
１６ サイドウォール、１７ 第１層間膜、１８ 第２
のゲート絶縁層、１９ コンタクトホール、２０ 高融
点金属層、２１ ゲート部分、２２ コンタクト部分、
２３ 第２層間膜、２４ 高融点金属プラグ、２５ 第
１金属配線、２６ 第３層間膜、２７ 高融点金属プラ
グ、２８ 第２金属配線、２９ オーバコート、３１
第４層間膜。
のゲート絶縁層、１４ポリシリコン層、１５ 拡散層、
１６ サイドウォール、１７ 第１層間膜、１８ 第２
のゲート絶縁層、１９ コンタクトホール、２０ 高融
点金属層、２１ ゲート部分、２２ コンタクト部分、
２３ 第２層間膜、２４ 高融点金属プラグ、２５ 第
１金属配線、２６ 第３層間膜、２７ 高融点金属プラ
グ、２８ 第２金属配線、２９ オーバコート、３１
第４層間膜。
Claims (4)
- 【請求項１】 第１導電型の半導体基板にそれぞれ第２
導電型のソース領域及びドレイン領域が形成され、上記
半導体基板内の上記ソース領域及び上記ドレイン領域間
に形成されるべきチャンネルの中央部上にゲート絶縁層
が形成され、該ゲート絶縁層上にゲート電極が形成さて
なるＭＯＳ型電界効果トランジスタにおいて、 上記ソース領域上及び上記ドレイン領域上にそれぞれ上
記ゲート絶縁層より厚い絶縁層が形成されてなることを
特徴とするＭＯＳ型電界効果トランジスタ。 - 【請求項２】 請求項１に記載のＭＯＳ型電界効果トラ
ンジスタにおいて、 上記ソース領域上及び上記ドレイン領域上の絶縁層は、
酸化防止膜を含むことを特徴とするＭＯＳ型電界効果ト
ランジスタ。 - 【請求項３】 シリコン基板上に少なくとも一対の素子
分離膜を所定間隔を置いて形成する工程と、 上記シリコン基板上の上記少なくとも一対の素子分離膜
間に第１の絶縁層を形成する工程と、 該第１の絶縁層上のゲート絶縁層を形成すべき部分にパ
ターニングされたポリシリコン層を形成する工程と、 該ポリシリコン層の両側に、上記第１の絶縁層よりもエ
ッチングレートの速いサイドウォールを形成する工程
と、 上記ポリシリコン層を基にセルフアライニングで、上記
シリコン基板にそれぞれソース領域及びドレイン領域と
なる拡散層を形成する工程と、 上記第１の絶縁層上、上記ポリシリコン層上及び上記サ
イドウォール上に亘って、層間絶縁膜を形成する工程
と、 上記ポリシリコン層の頂部が露出するように、上記層間
絶縁膜の頂部を除去して平坦化する工程と、 上記ポリシリコン層及び上記第１の絶縁層の該ポリシリ
コン層の下の部分を除去する工程と、 上記サイドウォールの下の上記第１の絶縁層を残した状
態で該サイドウォールを除去する工程と、 上記第１の絶縁層の除去部分に、該第１の絶縁層より厚
さの薄い、ゲート絶縁層としての第２の絶縁層を形成す
る工程と、 該ゲート絶縁層上にゲート電極としての高融点金属層を
直接形成する工程とを有することを特徴とするＭＯＳ型
電界効果トランジスタの製造方法。 - 【請求項４】 シリコン基板上をその上に形成された所
定パターンの耐酸化膜を通じて酸化することにより、Ｌ
ＯＣＯＳ部からなる少なくとも一対の素子分離膜を所定
間隔を置いて形成する工程と、 上記シリコン基板上の上記少なくとも一対の素子分離膜
間に第１の絶縁層を形成する工程と、 該第１の絶縁層上のゲート絶縁層を形成すべき部分にパ
ターニングされたポリシリコン層を形成する工程と、 該ポリシリコン層の両側に、上記第１の絶縁層よりもエ
ッチングレートの速いサイドウォールを形成する工程
と、 上記ポリシリコン層を基にセルフアライニングで、上記
シリコン基板にそれぞれソース領域及びドレイン領域と
なる拡散層を形成する工程と、 上記第１の絶縁層上、上記ポリシリコン層上及び上記サ
イドウォール上に亘って、層間絶縁膜を形成する工程
と、 上記ポリシリコン層の頂部が露出するように、上記層間
絶縁膜の頂部を除去して平坦化する工程と、 上記ポリシリコン層及び上記第１の絶縁層の該ポリシリ
コン層の下の部分を除去する工程と、 上記第１の絶縁層のゲート絶縁層を形成すべき部分を除
去する工程と、 上記サイドウォールの下の上記耐酸化膜及び上記第１の
絶縁層を残した状態で該サイドウォールを除去する工程
と、 上記第１の絶縁層の除去部分に、該第１の絶縁層より厚
さの薄い、ゲート絶縁層としての第２の絶縁層を形成す
る工程と、 該ゲート絶縁層上にゲート電極としての高融点金属層を
直接形成する工程とを有することを特徴とするＭＯＳ型
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30697A JPH10200096A (ja) | 1997-01-06 | 1997-01-06 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30697A JPH10200096A (ja) | 1997-01-06 | 1997-01-06 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200096A true JPH10200096A (ja) | 1998-07-31 |
Family
ID=11470230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30697A Pending JPH10200096A (ja) | 1997-01-06 | 1997-01-06 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200096A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002543623A (ja) * | 1999-05-03 | 2002-12-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部 |
| US6544827B2 (en) | 1998-08-24 | 2003-04-08 | Nec Corporation | Metal-gate field effect transistor and method for manufacturing the same |
| US6614081B2 (en) * | 2000-04-05 | 2003-09-02 | Nec Electronics Corporation | High-performance MOS transistor of LDD structure having a gate insulating film with a nitride central portion and oxide end portions |
| JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1997
- 1997-01-06 JP JP30697A patent/JPH10200096A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6544827B2 (en) | 1998-08-24 | 2003-04-08 | Nec Corporation | Metal-gate field effect transistor and method for manufacturing the same |
| JP2002543623A (ja) * | 1999-05-03 | 2002-12-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部 |
| JP4988091B2 (ja) * | 1999-05-03 | 2012-08-01 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ダマシンコンタクトおよびゲートプロセスで作製された自己整列ソースおよびドレイン延在部 |
| US6614081B2 (en) * | 2000-04-05 | 2003-09-02 | Nec Electronics Corporation | High-performance MOS transistor of LDD structure having a gate insulating film with a nitride central portion and oxide end portions |
| US6794258B2 (en) | 2000-04-05 | 2004-09-21 | Nec Electronics Corporation | High-performance MOS transistor of LDD structure having a gate insulating film with a nitride central portion and oxide end portions |
| JP2007221158A (ja) * | 2007-04-03 | 2007-08-30 | Toshiba Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7163853B2 (en) | Method of manufacturing a capacitor and a metal gate on a semiconductor device | |
| TW478108B (en) | Methods for forming integrated circuit devices through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region and integrated circuit devices formed thereby | |
| US6004878A (en) | Method for silicide stringer removal in the fabrication of semiconductor integrated circuits | |
| KR100511038B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| JPH08227938A (ja) | 半導体装置及びその製造方法 | |
| JPH09120965A (ja) | 半導体装置の製造方法 | |
| JPH09260655A (ja) | 半導体装置の製造方法 | |
| US6847086B2 (en) | Semiconductor device and method of forming the same | |
| KR100471526B1 (ko) | 반도체 장치의 제조방법 | |
| JP2001237427A (ja) | 拡張されたソース／ドレインコンタクト領域を有する隆起シリサイドソース／ドレイン型ｍｏｓトランジスタおよび方法 | |
| US6969658B2 (en) | Methods providing oxide layers having reduced thicknesses at central portions thereof | |
| KR100433509B1 (ko) | 전계 효과 트랜지스터, 집적 회로, 전계 효과 트랜지스터 형성 방법, 그리고 집적 회로 형성 방법 | |
| JPH10200096A (ja) | Ｍｏｓ型電界効果トランジスタ及びその製造方法 | |
| US7851315B2 (en) | Method for fabricating a field effect transistor having a dual thickness gate electrode | |
| JPH09181197A (ja) | Ｃｍｏｓアナログ半導体装置及びその製造方法 | |
| JP2000091568A (ja) | 半導体装置およびその製造方法 | |
| JPH1041505A (ja) | 半導体装置の製造方法 | |
| JPH1012733A (ja) | 半導体装置およびその製造方法 | |
| KR100265595B1 (ko) | 엠엠엘 반도체소자 및 그 제조방법 | |
| JPH0923007A (ja) | 半導体装置およびその製造方法 | |
| JPH09252124A (ja) | 半導体装置及びその製造方法 | |
| KR100537185B1 (ko) | 반도체소자 제조 방법 | |
| JP2004247504A (ja) | 半導体装置およびその製造方法 | |
| JP2000040817A (ja) | 半導体装置及びその製造方法 | |
| JPH08316475A (ja) | 半導体装置およびその製造方法 |