KR100471526B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
(a) 반도체 기판의 표면 상에 소스/드레인 영역을 형성하는 단계와 동시에, 반도체 기판 상에 측벽에 측벽스페이서가 제공된 더미 게이트 및 그 상부에 실리사이데이션 방지막을 형성하는 단계;
(b) 획득된 반도체 기판의 전체 표면 상에 금속막을 형성하고, 그 결과물에 실리사이드 반응을 행하여 소스/드레인 영역 상에만 실리사이드층을 형성하는 단계;
(c) 획득된 기판 상에 층간 유전막을 형성하고, 상기 실리사이데이션 방지막이 노출될 때까지 상기 층간 유전막의 표면을 제거하는 단계;
(d) 상기 실리사이데이션 방지막과 상기 더미 게이트를 제거하여 상기 층간 유전막에 트렌치를 형성하는 단계; 및
(e) 트렌치내에 게이트 절연막과 게이트 전극재료를 적층하고, 상기 층간 유전막의 표면이 노출될 때까지, 트렌치에 상기 게이트 절연막과 상기 게이트 전극재료를 제거하여, 상기 게이트절연막과 상기 게이트 전극재료를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
Description
본 발명은 반도체 장치의 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 실리사이데이션 (silicidation) 공정과 더미 게이트 (dummy gate) 공정을 이용하여 반도체 장치를 제조하는 방법에 관한 것이다.
MOS 트랜지스터가 초소형으로 제조되고 고정밀도를 갖도록 만들어짐에 따라, 게이트 길이가 감소되면, 게이트 전극의 배선저항의 증가로 인한 트랜지스터 성능 열화의 문제가 발생한다.
도 3 의 (a) 내지 도 3 의 (e) 에 나타낸 바와 같이, 종래 트랜지스터는 더미 게이트 (64) 를 이용한다. 특히, 일본 특개평 10-189966 호는 확산층 (68a, 68b) 을 형성한 후, 더미 게이트 전극 (64) 을 금속 게이트 전극 (74a) 으로 대체하는 기술을 개시한다.
도 3 의 (a) 에 나타낸 바와 같이, 우선, Si 기판 (61) 에 RIE 기술을 이용하여 트렌치를 형성한 후, 트렌치에 절연막을 매립 (embedded) 하여 소자 분리층 (62) 을 형성한다. 그 후, 약 5 ㎚ 의 두께를 갖는 SiO2 막 (63) 을 형성하고, 그 위에 더미 게이트 전극 패턴 (64) 용 질화막을 약 300 ㎚ 두께로 완전히 증착한다. 이 질화막을 패터닝하여 더미 게이트 전극 패턴 (64) 을 형성한다. 이 더미 게이트 패턴 (64) 을 마스크로 하여, 이온 주입을 행하여, LDD 영역으로서 기능하는 확산층 (68b) 을 형성한다. 그 후, 이 더미 게이트 패턴 (64) 의 측벽에 측벽 스페이서 (67) 를 형성한다. 이 더미게이트 패턴 (64) 과 측벽 스페이서 (67) 를 마스크로 하여 이온주입을 행하여 확산층 (68a) 을 형성한다.
이렇게 형성된 Si 기판 (61) 의 전체 표면에 CVD-SiO2 막 (72) 을 증착한 후, 열처리에 의해, 주입된 이온의 활성을 야기하여, 소스/드레인 영역을 형성한다. 그 후, 도 3 의 (b) 에 나타낸 바와 같이, 이 CVD-SiO2 막 (72) 을 CMP 방법에 의해 평탄화시켜, 더미 게이트 패턴 (64) 으로 기능하는 질화막을 노출시킨다.
다음으로, 도 3 의 (c) 에 나타낸 바와 같이, 이 노출된 더미 게이트 패턴 (64) 을 선택적으로 제거하고 측벽 스페이서 (67) 과 SiO2 막 (63) 의 각 표면을 노출시킨다. 그 후, (나타내지 않은) 레지스트막, CVD-SiO2 막 (72), 및 측벽 스페이서 (67) 를 마스크로 하여, 원하는 채널 영역에 채널 이온 주입을 행한다.
그 후, 도 3 의 (d) 에 나타낸 바와 같이, SiO2 막 (63) 을 제거하고, 획득된 Si 기판 (61) 의 전체 표면에 게이트 절연막 (73) 과 금속 막 (74) 을 증착한다.
그 후, 도 3 의 (e) 에 나타낸 바와 같이, 획득된 Si 기판 (61) 의 전체 표면을 CMP 방법으로 연마하고, 더미 게이트 패턴 (64) 을 제거한 트렌치 형태에 금속막 (74) 과 게이트 절연막 (73) 을 매립하여, 게이트 전극 (74a) 을 형성한다. 획득된 Si 기판 (61) 의 전체 표면에 층간 유전막 (76) 을 증착한다. 그 후, 소스/드레인 영역 (68) 과 게이트 전극 (74a) 의 깊이까지 완전히 연장하는 콘택트 홀을 형성한다. 콘택트 홀과 층간 유전막 (76) 상에 Al 막을 증착한 후, 패터닝을 행하여, 배선 (75) 를 형성한다.
상술한 더미 게이트 공정 (더미 게이트 전극을 금속 게이트 전극으로 대체하는 공정) 은 게이트 전극의 배선저항의 증가, 게이트 절연막의 에지 부분의 열화 등을 피할 수 있다.
반면에, 소스/드레인 영역으로 표현되는 확산층은 초소형의 얕은 접합두께를 가지므로, 배선저항의 증가를 야기한다. 그러나, 일반적으로, 이러한 문제는 살리사이드 (salicide) 기술을 이용하여 해결하고 있다. 이 살리사이드 기술은 액티브 영역의 소스/드레인 영역과 게이트 전극으로서 기능하는 다결정 실리콘 상에 Ti, Co, Ni 등과 같은 8 족 전이금속을 증착하는 것으로, 이 경우, 실리콘과 금속 간의 열처리에 의해 실리사이데이션 반응을 이용한다. 이는 소스/드레인 영역의 확산층 저항과 게이트 전극 배선저항을 감소시킨다는 관점에서 중요한 기술 중의 하나이다.
따라서, 이러한 실리사이드 기술은 더미 게이트 공정에 채택될 것으로 기대되고 있다.
예를 들면, 도 4 의 (a) 에 나타낸 바와 같이, 분리층 (42) 를 갖는 Si 기판 (41) 상에, 더미 게이트 전극 (44a), 소스/드레인 영역 (48), 측벽 스페이서 (47) 를 형성한다. 공정과 비용의 간단한 이용의 관점에서, 더미 게이트 전극 (44a) 의 재료로서 질화 실리콘 또는 다결정 실리콘을 사용한다.
그 후, 도 4 의 (b) 에 나타낸 바와 같이, 그 제조된 표면 전체에 실리사이드 재료가 되는 금속막 (50) 을 증착한다.
그 후, 획득된 Si 기판 (41) 을 열처리하여 소스/드레인 영역 (48) 의 표면 상에 실리사이드 반응을 일으켜, 금속 실리사이드층 (51) 을 형성한다. 그 후, 비반응 금속 막 (50) 을 황산을 함유하는 산 세정체에 의해 제거한다. 더미 게이트 전극 (44a) 으로서 사용되는 물질인 질화 실리콘 또는 다결정 실리콘은, 실리사이드 재료가 되는 금속막 (50) 에 대하여 활성이므로, 이러한 더미 게이트 전극 (44a) 은 금속막 (50) 과 실리사이드 반응하여, 더미 게이트 전극 (44a) 의 표면상에 금속 실리사이드층 (55) 이 형성된다.
다음으로, 도 4 의 (d) 에 나타낸 바와 같이, 층간 유전막 (52) 을 증착한 후, CMP 로 평탄화 공정을 행하여, 더미 게이트 전극의 표면을 노출시킨다.
그 후, 더미 게이트 전극 (44a) 을 습식에칭 방법에 의해 제거한다.
그러나, 금속 실리사이드층 (55) 은 희석 불산 용액 등으로 이루어진 에천트에 내성을 갖기 때문에, 완전히 제거되지 않고 잔존한다. 따라서, 도 4 의 (e) 에 나타낸 바와 같이, 금속 실리사이드층 (55) 이 잔존하거나 더미 게이트 전극의 제거를 방해하거나, 도 4 의 (f) 에 나타낸 바와 같이 더미 게이트 전극을 제거한 영역 상에서 잔존 금속 실리사이드층 (55) 이 게이트 절연층 (53) 과 금속 전극막 (54) 의 증착을 방해하는 문제가 발생한다.
따라서, 본 발명은,
(a) 반도체 기판상에, 소스/드레인 영역을 형성할 뿐만 아니라 측벽에 측벽스페이서가 제공되는 더미 게이트와 그 위에 실리사이데이션 방지막을 형성하는 단계;
(b) 획득된 반도체 기판의 전체 표면 상에 금속막을 형성하고, 그 결과물에 실리사이드 반응을 행하여 소스/드레인 영역 상에만 실리사이드층을 형성하는 단계;
(c) 획득된 기판 상에 층간 유전막을 형성하고 실리사이데이션 방지막이 노출될 때까지 층간 유전막의 표면을 제거하는 단계;
(d) 실리사이데이션 방지막과 더미 게이트를 제거하여 상기 층간 유전막에 트렌치를 형성하는 단계; 및
(e) 트렌치내에 게이트 절연막과 게이트 전극재료를 적층하고, 층간 유전막의 표면이 노출될 때까지, 게이트 절연막과 게이트 전극재료를 제거하여 트렌치에 게이트절연막과 게이트 전극재료를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
따라서, 본 발명의 반도체 장치를 제조하는 방법은, 간단하고 확실하게 실리사이드 기술을 더미 게이트 공정에 적용시킬 수 있다.
본 발명의 반도체 장치의 제조방법에서, 단계 (a) 에서는, 반도체 기판상에, 소스/드레인 영역을 형성할 뿐만 아니라 측벽에 측벽스페이서가 제공되는 더미 게이트와 그 위에 실리사이데이션 방지막을 형성한다.
주로, 이러한 방법을 실현하기 위해서, 반도체 기판 상에 더미 게이트 형성막을 형성한 후, 포토리소그라피 또는 에칭 공정을 하여 원하는 형태를 갖도록 그 막을 패터닝하여, 더미 게이트를 형성한다. 더미 게이트 형성 막은 특별히 제한되지는 않는다. 이 막의 예는 도전막, 절연막 등을 포함하여 그 중에서 다결정 실리콘, 실리콘 질화물, 실리콘 질화 산화물, SiGe 등이 적당하다. 더미 게이트 형성막의 두께는 최종적으로 획득되는 반도체 장치 내에서의 게이트 전극 두께를 고려하여 적당하게 조절한다. 아래 설명한 바와 같이, 실리사이데이션을 방지할 수 있는 막 (실리사이데이션 방지막) 은 더미 게이트 형성막 상에 형성되는 것이 바람직하다. 이 예로서, 실리사이데이션을 방지할 수 있는 막은 티타늄 산화물 등을 포함한다. 바람직하게는, 이 막의 두께는 약 5 내지 100 ㎚ 이다. 이 막은, 더미 게이트 상에 제공되는 실리사이데이션 방지막을 제공하여, 더미 게이트의 형성을 단순화할 수 있다. 반도체 기판 상에 스텝 부분을 형성하는 경우, 노출이 스텝 부분에 기여하는 광의 간섭반사를 야기하여, 전사 패턴 (transferring pattern) 이 부분적으로 얇아질 수 있다. 더미 게이트 형성막 상에 간섭반사 방지용 막을 형성하여, 실리사이데이션 방지막을 대신하거나 실리사이데이션 방지막으로서 기능할 수 있는 반사 방지막을 형성할 수도 있다. 이 반사 방지막은 유기재료 또는 무기재료를 이용할 수 있다. 특정한 예에는 질화 티타늄 등이 있다. 바람직하게는, 막의 두께는 약 5 내지 50 ㎚ 이다.
그 후, 기지의 방법에 의해, 특히 절연막의 형성과 에칭에 의해, 측벽을 형성한다. 측벽 스페이서의 재료와 두께는 획득할 반도체 장치의 성능에 따라 적당히 조절할 수 있다.
더미게이트 상에 반사 방지막을 형성하는 경우, 반사 방지막을 측벽 스페이서의 형성 이전 또는 이후에 산화시켜, 실리사이데이션 방지막으로 개질하는 것이 바람직하다. 바람직하게는, 이 산화는 약 350 내지 500 ℃ 의 온도에서 행한다. 또한, 열산화 또는 산소나 오존을 사용하는 플라즈마 산화가 바람직하다. 반사 방지막은 깊이 방향으로 전체 길이까지 산화시킬 필요는 없다. 그것은 표면으로부터 약 5 ㎚ 까지 산화시킬 수도 있다.
획득한 반도체 기판 상에 소스/드레인 영역을 형성한다. 이 소스/드레인 영역의 형성은, 바람직하게는, 획득된 더미 게이트와 측벽 스페이서를 마스크로서 사용하여 이온 주입에 의해 형성한다. 이온 주입의 조건은 획득되는 반도체 장치의 성능에 따라 적당히 조절할 수 있다.
단계 (b) 에서, 획득한 반도체 장치의 전체 표면 상에 금속막을 형성한다. 이 금속 막은 실리사이드를 형성할 수 있으면, 특별히 제한되지는 않는다. 금속막의 예는 티타늄, 코발트, 니켈, 텅스텐, 백금, 몰리브덴, 팔라듐, 탄탈륨 등과 같은 금속막을 포함하며, 티타늄, 코발트, 니켈 등이 바람직하다. 이 금속막은 스퍼터링, 기상증착방법, EB 방법등에 의해 약 5 내지 100 ㎚ 의 두께로 형성할 수 있다.
금속막이 형성된 반도체 기판은 실리사이드 반응을 하며, 실리사이드층은 단지 소스/드레인 영역에만 형성할 수도 있다. 이 실리사이드 반응은 예를 들면, 약 400 내지 800 ℃ 의 온도에서 약 5 초 내지 60 분 동안 질소 가스 분위기 또는 노 (furnace) 어닐링, 램프 어닐링, 레이저 어닐링 등의 분위기에서 행할 수도 있다. 필요에 따라, 실리사이드 막의 낮은 저항을 달성하기 위해, 실리사이드 반응 후에, 반응되지 않은 금속막을, 예를 들면, 기지의 습식 에칭 방법에 의해 제거한 후, 열처리를 행하는 것이 바람직하다. 상술한 조건은 이러한 열처리에 적용될 수 있다.
단계 (c) 에서, 획득된 기판 상에 층간 유전막을 형성하고, 실리사이데이션 방지막이 노출될 때까지 상기 층간 유전막의 표면을 제거한다. 이 층간 유전막은, 스퍼터링, CVD 방법 등에 의한 단층막으로서 또는 실리콘 산화막, 실리콘 질화막, SOG, PSG, BPSG 등의 여러 재료를 사용한 적층 구조막으로서 형성할 수 있다. 층간 유전막은 더미 게이트와 실리사이데이션 방지막의 총 두께보다 더 큰 두께를 갖도록 형성하는 것이 바람직하다. 이러한 층간 유전막의 제거는 습식 에칭, RIE 방법 또는 CMP 방법을 포함하는 건식에칭 등의 여러 방법에 의해 행할 수 있으며, 그 중에서 CMP 방법이 바람직하다.
단계 (d) 에서, 실리사이데이션 방지막과 더미 게이트를 제거하여 상기 층간 유전막에 트렌치를 형성한다. 이 막들의 제거방법은 실리사이데이션 방지막과 더미게이트로서 사용되는 재료에 따라 적당히 선택할 수 있다. 예를 들면, 습식 에칭이 적합하다.
단계 (e) 에서, 트렌치 내에 게이트 절연막과 게이트 전극 재료막을 적층한다. 층간 유전막이 노출될 때까지 게이트 전극재료막과 게이트 절연막을 제거하고, 트렌치에 게이트 전극과 게이트 절연막을 형성할 수 있다. 이 게이트 절연막은 특별히 제한되지는 않는다. 이 막의 예는 실리콘 산화막, 실리콘 질화막 등과 같은 절연막, Ta2O5 또는 ZrO2 등의 고유전막의 단층막 또는 적층막을 포함한다. 바람직한 두께는 5 내지 50 ㎚ 이다. 그것이 도전막이면, 어느 물질이라도 게이트 전극으로서 이용할 수 있다. 게이트 전극의 예는 폴리실리콘; 백금, 알루미늄, 니켈, 구리 등과 같은 금속; 티타늄, 탄탈륨, 코발트, 텅스텐 등과 같은 고융점 금속; 이 물질들의 실리사이드, 폴리사이드 등으로 이루어진 단일막 층 또는 적층 구조막을 포함한다. 게이트 전극을 형성하는 막은 이미 형성된 층간 유전막의 두께보다 큰 두께를 갖는 것이 바람직하다. 이 막들은 CVD 방법, 스퍼터링, 애노드 산화 방법 등과 같은 여러 방법에 의해 형성할 수 있다.
상술한 단계들 이외에도 열처리, 절연막 형성, 콘택트 홀의 형성, 배선 층의 형성 등의 반도체 장치의 제조방법으로서 사용되는 단계들을 적합하게 행함으로써, 반도체 장치를 완성할 수 있다.
이하, 본 발명에 따른 반도체 장치를 제조하는 방법을, 도면을 참조하여, 설명한다.
실시예 1
먼저, 도 1 의 (a) 에 나타낸 바와 같이 소자 분리막 (2) 이 형성된 반도체 기판 (1) 상에, 더미 게이트 산화막 (3) 과 더미 게이트 전극으로서 기능하는 다결정 실리콘 막 (4) 을, 증착한다.
그 후, 도 1 의 (b) 에 나타낸 바와 같이, 전단 (front end) 의 계단 부분에 의해 야기되는 노출 반사의 방지를 위한 반사 방지막으로서, 티타늄 질화막 (5) 을 약 10 ㎚ 두께로 증착한 후, 그 위에 포토레지스트막 (6) 을 도포한다.
다음, 도 1 의 (c) 에 나타낸 바와 같이, 그 포토레지스트막 (6) 을 포토리소그라피 기술로 패터닝시킨다. 획득된 레지스트 패턴을 마스트로 하여 티타늄 질화막 (5) 과 다결정 실리콘 막 (4) 을 건식에칭 방법으로 연속적으로 에칭하여 패터닝 하며, 티타늄 질화막 (5a) 과 더미 게이트 전극 (4a) 을 형성한다. 에칭 후, 마스크로서 기능하는 포토레지스트 막 (6) 을 산소 플라즈마로 처리하여 제거한다.
또한, 도 1 의 (d) 에 나타낸 바와 같이, 약 100 ㎚ 두께로, CVD 방법에 의해 반도체 기판 (1) 상에 실리콘 산화막을 증착한 후, 그 결과물을 건식 에칭 방법에 의해 에치 백 (etch back) 하여, 더미 게이트 전극 (4a) 의 측벽에 측벽 스페이서 (7) 를 형성한다. 그 후, 800 ℃ 이하의 온도, 예를 들면 700 ℃, 에서의 이온 주입과, 실리콘 결정의 결함을 복구하기 위한 열 어닐링 처리를 행하여, 소스/드레인 영역 (8) 을 형성한다. 이러한 어닐링 온도는 질화 티타늄과 다결정 실리콘 간의 경계에서의 변형을 회피할 수 있게 한다.
다음으로, 도 1 의 (e) 에 나타낸 바와 같이, 획득된 반도체 기판 (1) 을 약 10 분 동안 400 ℃ 의 오존/산소 혼합 가스의 플라즈마 분위기에서 유지하여, 티타늄 질화막 (5a) 을, 실리사이데이션 방지막으로서 기능하는 티타늄 산화막 (9) 으로, 개질시킨다. 또한, 이 경우, 소스/드레인 영역 (8) 의 표면이 산화되지만, 추후, 불산을 이용함으로써 습식에칭 처리를 행하여 제거한다. 티타늄 산화막 (9) 은 불산에 의한 낮은 에칭 속도로 인하여 에칭되지 않고 잔존하게 된다.
도 1 의 (f) 에 나타낸 바와 같이, 다음 공정은 반도체 기판 (1) 상에 Ti 막 (10) 을 PVD 방법에 의해 약 50 ㎚ 의 두께로 형성하는 것이다.
그 후, 도 1 의 (g) 에 나타낸 바와 같이, 반도체 기판 (1) 을, 열처리하여 소스/드레인 영역 (8) 의 표면에 실리사이드 반응을 야기하여, 티타늄 실리사이드층 (11) 을 형성한다. 그 다음, 반응하지 않은 Ti 막 (10) 을 황산을 함유하는 산 세정액에 의해 제거한다. 티타늄 질화막 (5a) 과 티타늄 산화막 (9) 각각은 실리콘과의 반응성이 금속 티타늄과의 반응성보다 더 낮기 때문에, 이 막들은, 실리사이데이션을 위한 저온 등의 어닐링 조건하에서, 더미 게이트 전극 (4a) 인 다결정 실리콘의 실리사이데이션을 제한할 수 있다. 티타늄 산화막 (9) 은, 부분적으로 반응하지 않은 Ti 막 (10) 의 제거 및 세척시, 장치에 문제가 생기지 않을 정도로 부분적으로 에칭한다.
그 후, 도 1 의 (h) 에 나타낸 바와 같이, 실리콘 산화막 (12) 을 CVD 방법을 이용하여 약 1500 ㎚ 의 두께로 증착한 후, 그 결과물은 더미 게이트 전극의 표면이 노출될 때까지 CMP 방법에 의해 연마한다. CMP 방법은 실리콘 산화막 (12) 과 게이트 전극 재료 간의 연마 선택성을 향상시키는 이점을 갖는 반면에, 더미 게이트 전극의 표면이 노출될 때에 연마 공정을 종결시키는데 어려움이 있다. 특히, 예를 들면, 공정 동안에 도입되는 CMP 장치에서의 연마포 또는 연마제를 선택함으로써, 선택도를 향상시킬 수 있다. 범용 실리카 타입의 연마제를 사용하면, 실리콘 산화막에 대한 티타늄 산화막의 연마 선택도가 수백배의 비율이 된다. 이 비율이 실리콘 산화막 대 다결정 실리콘의 1 이하의 연마 선택도, 또는 실리콘 산화막 대 실리콘 질화막의 4 이하의 연마 선택도에 비해 매우 높기 때문에, CMP 에 의한 공정의 종점을 검출할 수 있다.
이러한 방식으로, 티타늄 산화막 (9) 의 형성은 CMP 의 연마종결의 검출을 용이하게 하여, 게이트 전극을 얇게 제조할 수 있고, 실리콘 산화막 (12) 의 연마량 변동을 감소시킬 수 있다.
그 후, 도 1 의 (i) 에 나타낸 바와 같이, 농축 황산을 이용하여, 티타늄 산화막 (9) 을 분해하여 제거하는 반면에, 불산 - 질산의 혼합 산을 이용하여 더미 게이트 전극 (4a) 를 제거함으로써, 실리콘 산화막 (12) 내에 트렌치를 형성한다.
그 다음, 도 1 의 (j) 에 나타낸 바와 같이, 약 5 ㎚ 의 두께를 갖는 Ta2O5 를 이용하여, 획득된 반도체 기판 (1) 상에 고유전 게이트막 (13) 과 금속 게이트 전극재료 (14) 를 증착한다.
그 다음, 도 1 의 (k) 에 나타낸 바와 같이, 고유전 게이트막 (13) 과 금속 게이트 전극재료를 실리콘 산화막 (12) 의 표면이 노출될 때까지, CMP 방법으로 연마하여, 트렌치 내에 고유전 게이트막 (13) 과 금속 게이트 전극 (14a) 을 형성한다.
그 후, 보호막의 형성, 콘택트 홀의 형성, 금속 배선의 형성, 또는 다른 공정을 행하여, 반도체 장치를 완성한다.
실시예 2
도 2a 내지 도 2c 에 나타낸 바와 같이, 실시예 1 과 동일한 방식에 의하여, 소자 분리층 (2) 를 갖는 반도체 기판 (1) 상에 티타늄 질화막 (5a) 과 더미 게이트 전극 (4a) 을 형성한다.
그 후, 도 2 의 (d) 에 나타낸 바와 같이, 그 획득된 반도체 장치 (1) 를 10 분 동안 400 ℃ 의 오존/산소 혼합가스의 플라스마 분위기 하에서 유지하여, 티타늄 질화막 (5a) 을 티타늄 산화막 (9) 으로 개질한다.
다음, 도 2 의 (e) 에 나타낸 바와 같이, 측벽 절연막 (7) 을 실시예 1 과 동일한 방식으로 형성한 후, 이온 주입으로 소스/드레인 영역 (8) 을 형성한다.
그 후, 도 2 의 (f) 에 나타낸 바와 같이, 그 획득된 반도체 기판 (1) 상에, Ti 막 (30) 을 실시예 1 과 동일한 방식에 의해 형성한다.
그 다음, 도 2 의 (g) 내지 도 2 의 (k) 에 나타낸 바와 같이, 실시예 1 과 동일한 방식에 의해 반도체 장치를 완성한다.
본 발명에 의하면, 실리사이드 막의 형성에 의해 소스/드레인 영역의 저항을 감소시킬 뿐만 아니라 더미 게이트 전극의 실리사이데이션을 방지할 수 있으므로, 더미 게이트 공정을 용이하고 확실하게 행할 수 있다.
또한, 광 정렬 (light alignment) 공정에서 반사 방지막으로서 증착된 티타늄 질화물을 산화시켜, 실리사이드 반응을 방지하기 위한 장벽으로서 사용되는 티타늄 산화물을 형성하기 때문에, 실리콘 반응 방지용 막을 새로 형성하는 것이 불필요하다. 이는 광 정렬의 공정 정밀도를 향상시킬 수 있다.
또한, 층간 유전막을 평탄화하는 경우, CMP 방법의 종점을 검출하는 정밀도를 향상시킬 수 있어, 안정된 공정을 달성할 수 있다.
도 1 의 (a) 내지 도 1 의 (k) 는 본 발명에 따른 반도체 장치를 제조하는 방법의 일실시예의 필수 구성요소를 나타내는 개략 단면공정도.
도 2 의 (a) 내지 도 2 의 (k) 는 본 발명에 따른 반도체 장치를 제조하는 방법의 다른 실시예의 필수 구성요소를 나타내는 개략 단면도.
도 3 의 (a) 내지 도 3 의 (e) 는 반도체 장치를 제조하는 종래 방법의 필수 구성요소를 나타내는 개략 단면도.
도 4 의 (a) 내지 도 4 의 (f) 는 반도체 장치를 제조하는 다른 종래 방법의 필수 구성요소를 나나태는 개략 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 소자 분리막
3 : 더미 게이트 산화막 4 : 다결정 실리콘 막
4a : 더미 게이트 전극 5 : 티타늄 질화막
6 : 포토레지스트막 7 : 측벽 스페이서
8 : 소스/드레인 영역 9 : 티타늄 산화막
10 : Ti 막 11 : 티타늄 실리사이드층
12 : 실리콘 산화막 30 : Ti 막
41 : Si 기판 42: 절연층
44a : 더미 게이트 전극 48 : 소스/드레인 영역
50 : 금속막 53 : 게이트 절연층
54 : 금속 전극막 55 : 금속 실리사이드층
61 : Si 기판 62 : 소자 분리층
63 : SiO2 막 64 : 더미 게이트
67 : 측벽 스페이서 68 : 소스/드레인 영역
68a, 68b : 확산층 72 : CVD-SiO2 막
73 : 게이트 절연막 74a : 금속 게이트 전극
76 : 층간 유전막
Claims (7)
- (a) 반도체 기판상에 소스/드레인 영역을 형성할 뿐만 아니라, 측벽에 측벽스페이서가 제공되는 더미 게이트와 그 위에 실리사이데이션 방지막을 형성하는 단계;(b) 획득된 반도체 기판의 전체 표면 상에 금속막을 형성하고, 그 결과물에 실리사이드 반응을 행하여 소스/드레인 영역 상에만 실리사이드층을 형성하는 단계;(c) 획득된 기판 상에 층간 유전막을 형성하고, 상기 실리사이데이션 방지막이 노출될 때까지 상기 층간 유전막의 표면을 제거하는 단계;(d) 상기 실리사이데이션 방지막과 상기 더미 게이트를 제거하여 상기 층간 유전막에 트렌치를 형성하는 단계; 및(e) 트렌치내에 게이트 절연막과 게이트 전극재료를 적층하고, 상기 층간 유전막의 표면이 노출될 때까지, 트렌치에 상기 게이트 절연막과 상기 게이트 전극재료를 제거하여, 상기 게이트절연막과 상기 게이트 전극재료를 형성하는 단계를 포함하고,상기 단계 (a) 는,상기 반도체 기판 상에, 더미 게이트를 형성하기 위한 막, 반사 방지막, 및 레지스트막을 형성하는 단계;상기 레지스트막을 패터닝하는 단계;상기 획득된 레지스트막을 마스크로 하여 상기 더미 게이트를 형성하기 위한 막을 에칭하여 더미 게이트를 형성하는 단계;상기 레지스트막을 제거하는 단계;실리사이데이션 방지막을 개질하기 위하여, 상기 반사 방지막을 산화시키는 단계;상기 개질 전후에, 상기 획득된 더미 게이트의 측벽에 측벽 스페이서를 형성하는 단계; 및상기 반도체 기판 상에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 실리사이데이션 방지막은 티타늄 산화물인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 반사 방지막은 티타늄 질화물인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 반사 방지막을 산화시키는 단계는 열산화 또는 산소나 오존을 이용하는 플라즈마 산화 단계인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 금속막은 티타늄, 코발트 또는 니켈인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 더미 게이트는 다결정 실리콘 또는 실리콘 질화물인 것을 특징으로 하는 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101334465B1 (ko) | 2011-09-08 | 2013-11-29 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 개선된 실리사이드 형성 및 연관된 장치 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040056839A (ko) * | 2002-12-24 | 2004-07-01 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100583962B1 (ko) | 2004-01-29 | 2006-05-26 | 삼성전자주식회사 | 반도체 장치의 트랜지스터들 및 그 제조 방법들 |
| JP4679830B2 (ja) * | 2004-04-02 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4968063B2 (ja) * | 2005-03-01 | 2012-07-04 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR100680505B1 (ko) * | 2005-12-14 | 2007-02-08 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7745295B2 (en) * | 2007-11-26 | 2010-06-29 | Micron Technology, Inc. | Methods of forming memory cells |
| US10199232B2 (en) | 2011-02-24 | 2019-02-05 | United Microelectronics Corporation | Conductor line structure |
| CN102683392B (zh) * | 2011-03-11 | 2017-02-22 | 联华电子股份有限公司 | 金属导线结构以及沟槽制造方法 |
| US8860135B2 (en) * | 2012-02-21 | 2014-10-14 | United Microelectronics Corp. | Semiconductor structure having aluminum layer with high reflectivity |
| US10374041B2 (en) | 2017-12-21 | 2019-08-06 | International Business Machines Corporation | Field effect transistor with controllable resistance |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006491A (ko) * | 1996-06-29 | 1998-03-30 | 김광호 | 모오스 트랜지스터 및 그 제조방법 |
| JPH10189966A (ja) * | 1996-12-26 | 1998-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR19990007474A (ko) * | 1997-06-30 | 1999-01-25 | 니시무로 다이조 | 반도체 장치 및 그 제조 방법 |
| US6171910B1 (en) * | 1999-07-21 | 2001-01-09 | Motorola Inc. | Method for forming a semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5079180A (en) * | 1988-12-22 | 1992-01-07 | Texas Instruments Incorporated | Method of fabricating a raised source/drain transistor |
| US6063675A (en) * | 1996-10-28 | 2000-05-16 | Texas Instruments Incorporated | Method of forming a MOSFET using a disposable gate with a sidewall dielectric |
| JP2002100762A (ja) * | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2001
- 2001-02-26 JP JP2001049596A patent/JP3539491B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-01 TW TW091101796A patent/TWI247382B/zh not_active IP Right Cessation
- 2002-02-05 US US10/062,492 patent/US6750108B2/en not_active Expired - Lifetime
- 2002-02-26 KR KR10-2002-0010286A patent/KR100471526B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980006491A (ko) * | 1996-06-29 | 1998-03-30 | 김광호 | 모오스 트랜지스터 및 그 제조방법 |
| JPH10189966A (ja) * | 1996-12-26 | 1998-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR19990007474A (ko) * | 1997-06-30 | 1999-01-25 | 니시무로 다이조 | 반도체 장치 및 그 제조 방법 |
| US6171910B1 (en) * | 1999-07-21 | 2001-01-09 | Motorola Inc. | Method for forming a semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101334465B1 (ko) | 2011-09-08 | 2013-11-29 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 개선된 실리사이드 형성 및 연관된 장치 |
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